TWI427639B - 記憶體單元中之金屬線佈局 - Google Patents

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Description

記憶體單元中之金屬線佈局
本發明係關於積體電路領域。尤其是，本發明是關於運用在積體電路之內的記憶體單元之金屬線佈局。
於實體層級(physical level)所形成之積體電路係為已知的，其包括有多晶矽閘極區以及間隔設置之金屬線層序列。該多晶矽閘極材料係沉積成指狀(finger)，並且通常用來形成電晶體內的閘極材料。金屬線是用以載荷信號，並且用以連接至該積體電路之內的其他元件。
就積體電路內部整體觀之，且特別是隨著製程幾何日益縮小，係期望積體電路之整體的多晶矽閘極材料是依單一方向設置，也就是說，其長側存取(long access)平行於一第一方向。同樣地，亦期望至少較高層級的金屬線層是橫越於該積體電路內之記憶體單元及通用邏輯單元兩者而按相同的方向設置。而這些條件會對實體層級之記憶體單元設計方面施加多項限制。更進一步的限制是期望提供對記憶體單元的階層式資料連接(例如，透過位元線然後是資料線)，藉此支援記憶體單元存庫，俾利於運用較短且較簡易的線路來節省電力並提高速度。另一考量則在於通常係期望在鄰近層內的金屬線應為相互正交，藉此減少該等線路之間的電容耦接性。
傳統的記憶體單元無法同時地滿足上述的設計限制。
本發明之一實施例係提供一種記憶體單元，其包括：多晶矽閘極，係設置而實質平行於一第一方向，並且構成記憶體單元內之至少一閘極的一部分；以及一間隔設置之金屬線層序列，其包括：(i)一位元線，係設置而實質平行於一第二方向，且第二方向係實質正交於第一方向；(ii)一資料線，係設置而實質平行於第二方向，並且位在下列各層其中之一：(a)一與位元線相同的層內；以及(b)位元線上方的一層內；以及(iii)一字元線，係設置而實質平行於第一方向，並且位於資料線之上方。
根據本發明之技術的記憶體單元能夠同時地滿足如前所述之各種設計限制。位元線係實質垂直於多晶矽閘極，且資料線係實質平行於位元線；這可充分地發揮在實作上並非同時地使用該等資料線及位元線之事實。接著，設置於資料線上方且平行於多晶矽閘極的字元線可讓金屬層能夠按如整體而令其定向與橫跨於一積體電路所使用之較高層金屬線一致。
可藉由利用一設置而實質平行於第一方向且與字元線位於相同層內之全域字元線來進一步增進其中佈署有該等記憶體單元之記憶體的階層性質。這可讓字元線能夠有利地較微短並且緩和佈線擁塞度(routing congestion)，特別是在當全域字元線是由在第二方向上之相鄰記憶體單元間所共享，並且載荷一字元線選定信號，以選定存取在第二方向上相鄰之記憶體單元的二列(row)其中之一者時尤甚。
可藉由利用位元線而將一位元線信號載荷至一感測放大器之感測輸入，並且利用資料線以載荷來自感測放大器所感測之資料輸出信號，而可充分地運用位元及資料線的階層性質。因此，感測放大器對於記憶體單元可相對地位於局部，且資料線是用來橫跨於積體電路而在較長距離上載荷感測放大器的輸出。
在鄰近層內之位元線及資料線的平行性質通常會被視為是一項問題，原因在於該等線路之間的電容耦合。然而，該等線路的實際使用方式是，首先利用位元線分別地連接至個別的記憶體單元，並且在一位元線上之位元線信號裡產生一變化，接著一感測放大器感測該變化，然後在資料線上將所感測的輸出驅出。當資料線信號被感測放大器所感測到時，資料線會被保持在一預先充電信號位準，並因而可減少在位元與資料線間之電容耦合的問題。
本發明之記憶體單元設計係特別地適用於其中構件具有65 nm或以下之最小特徵結構尺寸的積體電路。而隨著處理之幾何尺寸變小，前文所述之設計限制即變得更加難以避免。
位元線通常是按組對方式所提供，而在該位元線組對之其一者上的位元線信號變化表示由一記憶體單元所儲存的資料位元。雙連接埠記憶體可提供兩對位元線。
將可瞭解到前述的記憶體單元可運用在各種不同形式的記憶體內，包含RAM記憶體及ROM記憶體。
前述之記憶體單元的位元線、資料線與字元線層在該積體電路的整體金屬線層序列裡具有一絕對位置之範圍，然傳統上，且有利地，是朝向此序列的底部。較佳實施例確實提供設置在該等位元線下方的至少一或多個元件內連線層，藉此提供一在該記憶體單元內，或是在該積體電路之通用邏輯單元內之元件的更細緻連接。
該記憶體單元的至少部分實施例之一較佳特性是在於一接地電力供應線可設置而實質平行於第二方向，並且與資料線位於相同的層內。
自另一實施態樣而觀之，本發明提供一積體電路，其中含有複數個記憶體單元，而各者包含：多晶矽閘極，係設置而實質平行於一第一方向，並且構成記憶體單元內之至少一閘極的一部分；以及一間隔設置之金屬線層序列，其中含有：(i)一位元線，係設置而實質平行於一第二方向，且第二方向係實質正交於第一方向；(ii)一資料線，係設置而實質平行於第二方向，並且位在下列各層其中之一：(a)一與位元線相同的層內；以及(b)位元線上方的一層內；以及(iii)一字元線，係設置而實質平行於第一方向，並且位於資料線上方。
在一含有一記憶體單元之陣列的積體電路內，該記憶體單元可經區分為複數個存庫(bank)，而在一存庫內具有多個記憶體單元之行(column)，並且在第二方向上鄰近而共享一或多個位元線。接著，在鄰近存庫之內的個別記憶體單元行可共享一資料線。
本技術可讓記憶體單元之實體形式能夠按如一整體而互補於該積體電路內之相關通用邏輯單元的形式，使得該等較佳實施例含有至少一邏輯單元，其中含有：多晶矽閘極，係設置而實質平行於第一方向，並且構成邏輯單元內之至少一閘極的一部分；以及一間隔設置之金屬線層的邏輯單元序列，其中含有：一第一線路，係設置而實質平行於第一方向，並且位於與位元線相同的層內；一第二線路，係設置而實質平行於第二方向，並且位於與資料線相同的層內；以及一第三線路，係設置而實質平行於第一方向，並且位於與字元線相同的層內。
自另一實施態樣觀之，本發明提供一種構成一記憶體單元的方法，此單元具有：多晶矽閘極，係設置而實質平行於一第一方向，並且構成記憶體單元內之至少一閘極的一部分；以及一間隔設置之金屬線層序列，該方法包含如下步驟：(i)形成一位元線，其係設置而實質平行於一第二方向，且該第二方向係實質正交於第一方向；(ii)形成一資料線，其係設置而實質平行於第二方向，並且位在下列各層其中之一：(a)一與位元線相同的層內；以及(b)位元線上方的一層內；以及(iii)形成一字元線，其係設置而實質平行於第一方向，並且位於資料線之上方。
自後載之本發明示範性具體實施例的詳細說明，且併同於隨附圖式而閱讀，將即能顯知本發明的該等及其他目的、特性與優點。
第1(a)圖係概要顯示在一記憶體單元內之金屬線的定向(orientation)及順序。該多晶矽閘極材料2係於第一方向沉積。然後，利用一M2金屬層以在一第二方向上提供一或更多位元線4，此方向係實質正交(垂直)於該多晶矽閘極材料2。利用一M3金屬層以提供資料線6，此等係實質平行於該位元線4。一字元線8係設置於M4金屬層之內，且實質平行於第一方向。全域字元線10亦設置於M4金屬層之內，而實質平行於第一方向，並且由鄰近的記憶體單元橫列之間所共享。M5金屬層係實質平行於第二方向，並且更包括另外的金屬線12。後續的金屬線可視需要而在上方處以交替且實質正交方向設置，並且與第2圖之通用邏輯閘極的相對應較高層級之金屬線一致。
於操作過程中，位元線4是用來載荷源自所讀取之記憶體單元的位元線信號。此位元線信號傳送至一局部感測放大器(未示於第1圖中)，而在此偵測到其內之一變化，並且利用此變化來產生一資料輸出，藉以驅動至資料線6上。資料線6在感測位元線4的過程中係經預先充電至一固定位準，並因而可降低資料線6與位元線4之間的電容耦合。
多晶矽閘極材料2是以一傳統方式而在記憶體單元內形成至少一電晶體的閘極。此外，在位元線層下方的M1金屬層可用以在記憶體單元之內提供元件內連線。全域字元線10及字元線8是用來載荷一控制記憶體單元之選定信號，俾控制以透過位元線4及資料線6輸出其所儲存的資料值。
第1圖的記憶體單元係在一支援65 nm或以下之最小特徵結構尺寸的處理程序中形成。圖中所顯示之疊層是在一序列沉積與蝕刻步驟中構成，而該等步驟係為熟諳該項技藝領域之人士所明瞭。65 nm製程可特別地受益於利用根據本技術之記憶體單元，因為可更容易滿足這些製程的各種設計限制。
第1(b)圖顯示本技術之另一範例記憶體(位元)單元。在此範例裡，位元線4及資料線6兩者是位在M2層內。由於位元線4及資料線6並非同時地「作用中」，故電容耦合會減少(當資料線6以感測放大器而自其預先充電狀態驅動時，即已從該(等)位元線4感測到資料值)。
字元線8是位在M3層之內，並且處於平行於多晶矽閘極材料2且實質正交於位元線4及資料線6之第一方向。全域字元線10設置於M4金屬層之內，並處於第一方向，且由第一方向之鄰近記憶體單元所共享。另外的金屬線12係設置於M5層之內，後續的金屬線可視需要而在上方處以交替且實質正交方向設置，並且與第2圖之通用邏輯單元的相對應較高層級之金屬線一致。
可瞭解到第1圖之範例雖顯示一單一位元線4，然實作上將可在一單連接埠記憶體單元內使用一對位元線，並且在可在一雙連接埠記憶體單元內使用兩對位元線。第1圖中所概述之記憶體單元可具有各種不同形式，例如RAM記憶體單元或ROM記憶體單元，即如後文所說明者。M3層亦可用於部份的具體實施例，以對記憶體單元提供一接地電力供應線。第1圖中並未說明之，然在下方討論之第3及4圖中有顯示之。
熟諳本項技藝之人士將可瞭解第1圖的記憶體單元通常係提供作為記憶體單元陣列的一部分。將記憶體單元按此方式放置在陣列之內對於改善電路密度方面非常重要，並且亦可供較大的記憶體尺寸。在此情況下，將記憶體分割成複數個存庫係為有利的，因為可具有改良的存取速度與較低的電力消耗，而代價為必須支援階層式位元和資料線層級，以及在部分具體實施例中必須支援局部及全域字元線。在此情況下，在一鄰近存庫之第二方向上的記憶體單元行(column)共享在第二方向上的相同資料線。
將可瞭解到在製造各種金屬線層M2、M3、M4及M5(第1圖所繪示者)構成其一部分之積體電路時，該些金屬線層M2、M3、M4及M5係按順序而設置。一具有前述特性之積體電路的構成係成為本發明之一實施態樣。
第2圖概要說明用於一待與第1圖記憶體單元併同使用之通用邏輯單元之金屬線定向。由第2圖可見，該等金屬線係於方向上交替，也就是M1層係實質平行於第1圖之第二方向，且M2層係實質平行於第1圖之第一方向。在邏輯單元內所使用的多晶矽閘極材料亦實質平行於第一方向。M3、M4、M5及其他金屬層亦以類似方式交替定向，藉此降低於其間的電容耦合。可自第1圖及第2圖的比較看出，多晶矽閘極、M4及M5金屬層皆共享其定向。這可消緩對於電力網絡線(power grid line)設計的M4及M5金屬層之使用情況。這亦可特別使65nm及以下的微型幾何外形之製造更為容易。
第3圖概要說明利用本發明之技術的單連接埠SRAM位元單元的多晶矽閘極2與金屬線4、6、8、10之實體佈局。在第1圖內已述及之相同構件在第3圖裡採用相同之元件符號。特別是，M2層之二位元線4係顯示其沿著第二方向，且資料線6亦同。
所示之字元線8及全域字元線10係按垂直的第一方向而設置。電力供應線14(此等含有一最終狗足部位；final dog leg portion)係顯示為位在該單元的右上方角落處，並設置在M3層內而與資料線6共享該層。字元線8及全域字元線10共享M4金屬層。第3圖中並未顯示出M5層及其上方者。第3圖之範例係相應於第1(a)圖之範例，位元 線4及資料線6分別地位在M2及M3層之內。
第4圖概要說明在根據本發明之技術的雙連接埠SRAM位元單元設計裡的金屬線實體配置方式。在此範例裡，係顯示有兩組位元線及二字元線，藉此可支援雙連接埠存取。第4圖之範例係相應於第1(b)圖之範例，其中位元線4及資料線6共享M2層。
第5圖概要說明在一本發明之技術的ROM位元單元實作內的金屬線實體佈局。在此範例裡，可觀察到利用一在M2層內而定向於第二方向之單一位元線4，以及利用一在其上之M3層內而平行於位元線4之全域資料線6。字元線8係利用於M4層內並定向於第一方向。
第6圖概要說明一本發明之技術的SRAM實作之存庫及階層式性質。即如前述，感測放大器係在記憶體單元的鄰近存庫16之間，經併同於行解碼器(column decoder)而供置。該等資料線6設置於記憶體的全長，並且是在整個記憶體上之鄰近存庫的記憶體單元行間所共享。位元線4設置於一存庫之內，並且是在存庫內按第二方向上於鄰近記憶體單元間所共享。全域字元線10係於記憶體單元的鄰近列之間所共享，而個別的字元線8則為專屬於一列。即如所述，全域字元線10係經路由連至一存庫的中央處，在此該者經過進一步的解碼/路由處理，使得能夠選定該等字元線8之一適當者，並且具有一對其所發出的選定信號。
第7圖概要說明一本發明之技術的存庫及階層式ROM記憶體範例。位元線(M2)及資料線(M2)是按第二方向設 置，而字元線(M4)則是按第一方向設置。
在此雖既已參照於隨附圖式以詳細描述本發明之示範性具體實施例，然應瞭解本發明並不受限於該等精確具體實施例，並且可由熟諳該項技藝之人士進行各種變化與修改，而不致悖離如後載申請專利範圍所定義的本發明範圍與精神。
2‧‧‧多晶矽閘極材料
4‧‧‧位元線
6‧‧‧資料線
8‧‧‧字元線
10‧‧‧全域字元線
12‧‧‧金屬線
14‧‧‧電力供應線
第1圖係概要說明在兩種形式之記憶體單元內的金屬線層與其定向；第2圖係概要說明在一通用邏輯單元之內的金屬線層與其定向；第3圖說明根據本技術之一範例的單連接埠SRAM位元單元之實體佈局；第4圖概要說明一根據本技術之另一範例的雙連接埠SRAM位元單元之實體佈局；第5圖概要說明一根據本發明技術之進一步範例的ROM位元單元之實體佈局；第6圖概要說明一SRAM記憶體之存庫與階層式性質；以及第7圖概要說明一ROM記憶體之階層式與存庫性質。
2．．．多晶矽閘極材料
4．．．位元線
6．．．資料線
8．．．字元線
10．．．全域字元線
12．．．金屬線

Claims (18)

  1. 一種包含複數個記憶體單元的積體電路，該等記憶體單元之每一者包含：多晶矽閘極，係設置而實質平行於一第一方向，並且構成該記憶體單元內之至少一閘極的一部分；以及一間隔設置之金屬線層序列，其包括：(i)一位元線，係設置而實質平行於一第二方向，該第二方向係實質正交於該第一方向；(ii)一資料線，係設置而實質平行於該第二方向，並且位在該位元線上方的一層內；以及(iii)一字元線，係設置而實質平行於該第一方向，並且位於該資料線上方；以及該積體電路更包含至少一個邏輯單元，該邏輯單元包含一間隔設置之金屬線層的邏輯單元序列，該邏輯單元序列包括：(i)一金屬線，該金屬線係設置而實質平行於該第一方向，並且與該位元線位於一相同的層內；以及(ii)一金屬線，該金屬線係設置而實質平行於該第二方向，並且與該資料線位於一相同的層內。
  2. 如申請專利範圍第1項所述之積體電路，其中該等記憶體單元之每一者更包含一全域字元線(global word line)，該全域字元線係設置而實質平行於該第一方向。
  3. 如申請專利範圍第2項所述之積體電路，其中該全域字元線係與在該第二方向之相鄰記憶體單元所共享，並且載荷一字元線選定信號，以選定存取在該第二方向上相鄰之該些記憶體單元之兩列(row)的其中之一者。
  4. 如申請專利範圍第1項所述之積體電路，其中該等記憶體單元之每一者包含一或多個記憶體單元電晶體，該記憶體單元電晶體可回應於在該字元線上的一選定信號，以將一儲存資料值耦合至該位元線。
  5. 如申請專利範圍第1項所述之積體電路，其中該位元線載荷一供應至一感測放大器之一感測輸入的位元線信號，並且該資料線載荷一來自該感測放大器的一感測資料輸出信號。
  6. 如申請專利範圍第5項所述之積體電路，其中當該位元線所載荷的該位元線信號由該感測放大器所感測到時，該資料線係保持在一預先充電的信號位準。
  7. 如申請專利範圍第1項所述之積體電路，其中該記憶體單元是由具有65nm或以下之最小特徵結構尺寸的構件所形成。
  8. 如申請專利範圍第1項所述之積體電路，其中該等記憶體單元之每一者更包含一另外的位元線，該另外的位元線係設置而實質平行於該第二方向，並且與該位元線位於相同的一層內，當對該記憶體單元進行存取時，該位元線或該另外的位元線上之一信號值係經改變以代表該記憶體單元的一資料值。
  9. 如申請專利範圍第1項所述之積體電路，其中該記憶體單元之每一者係一RAM記憶體單元。
  10. 如申請專利範圍第9項所述之積體電路，其中該記憶體單元之每一者係一雙連接埠記憶體單元，其具有一第一對位元線及一第二對位元線，該第一對位元線及該第二對位元線皆實質平行於該第二方向並位在一相同的層內。
  11. 如申請專利範圍第1項所述之積體電路，其中該記憶體單元之每一者係一ROM記憶體單元。
  12. 如申請專利範圍第1項所述之積體電路，其中該間隔設置之金屬線層序列包含一設置於該位元線下方處的一或多個元件內連線的層。
  13. 如申請專利範圍第1項所述之積體電路，其中該等記憶體單元之每一者包含一接地電力供應線，該接地電力供應線係設置而實質平行於該第二方向，並且與該資料線位於一相同層內。
  14. 如申請專利範圍第1項所述之積體電路，其中該些記憶體單元係區分成複數個存庫(bank)，且各個該些存庫係形成該些記憶體單元之一陣列，於該第二方向及在一存庫內之該些記憶體單元之個別行(column)係共享一位元線。
  15. 如申請專利範圍第14項所述之積體電路，其中在該第二方向上相鄰之該些存庫內的該些記憶體單元之個別行係共享一資料線。
  16. 如申請專利範圍第14項所述之積體電路，其中該至少一邏輯單元包含：多晶矽閘極，係設置而實質平行於該第一方向，並且構成該邏輯單元內之至少一閘極的一部分；以及該間隔設置之金屬線層的邏輯單元序列，其包括：(i)一第一電力網絡線(power grid line)，係設置而實質平行於該第一方向，並且與該字元線位於一相同的層內；以及(ii)一第二電力網絡線，係設置而實質平行於該 第二方向，並且位於該第一電力網絡線上方之一層內。
  17. 如申請專利範圍第16項所述之積體電路，其中該間隔設置之金屬線層的邏輯單元序列包含一設置於該第一電力網絡線下方處的一或多個元件之內連線的層。
  18. 一種形成包含複數個記憶體單元以及至少一個邏輯單元之積體電路的方法，該等記憶體單元之每一者具有多晶矽閘極以及一間隔設置之金屬線層序列，該些多晶矽閘極係設置而實質平行於一第一方向，並且構成該記憶體單元內之至少一閘極的一部分，且該至少一個邏輯單元包含一間隔設置之金屬線層的邏輯單元序列，該方法包含如下步驟：(i)形成該等記憶體單元之每一者之一位元線，該位元線係設置而實質平行於一第二方向，且該第二方向係實質正交於該第一方向，且形成該至少一個邏輯單元之一金屬線，該至少一個邏輯單元係設置而實質平行於該第一方向且與該位元線位於一相同的層內；(ii)形成該等記憶體單元之每一者之一資料線，該資料線係設置而實質平行於該第二方向，並且位在該位元線上方的一層內，且形成該至少一個邏輯單元之一金屬線，該至少一個邏輯單元係設置而實質平行於該第二方向且與該資料線位於一相同的層內；以及 (iii)形成該等記憶體單元之每一者之一字元線，該字元線係設置而實質平行於該第一方向，並且位於該資料線上方。
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