JP5680737B2 - メモリ・セルにおける金属ラインのレイアウト - Google Patents
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Description
メモリ・セルであって、
第1の方向と実質的に平行に配置され、前記メモリ・セル内に少なくとも1つのゲートの部分を形成するポリシリコン・ゲートと、
金属ラインの一連の離間された層であって、
(i)前記第1の方向と実質的に直交する第2の方向と実質的に平行に配置されたビット・ライン、
(ii)(a)前記ビット・ラインと同じ層、及び(b)前記ビット・ラインの上の層の一方において、前記第2の方向と実質的に平行に配置されたデータ・ライン、及び
(iii)前記データ・ラインの上で、前記第1の方向と実質的に平行に配置されたワード・ライン、
を備えた前記金属ラインの一連の離間された層と、
を備えたメモリ・セルが提供される。
複数のメモリ・セルを備えた集積回路であって、
該メモリ・セルの各々は、
第1の方向と実質的に平行に配置され、前記メモリ・セル内に少なくとも1つのゲートの部分を形成するポリシリコン・ゲートと、
金属ラインの一連の離間された層であって、
(i)前記第1の方向と実質的に直交する第2の方向と実質的に平行に配置されたビット・ライン、
(ii)(a)前記ビット・ラインと同じ層、及び(b)前記ビット・ラインの上の層の一方において、前記第2の方向と実質的に平行に配置されたデータ・ライン、及び
(iii)前記データ・ラインの上で、前記第1の方向と実質的に平行に配置されたワード・ライン、
を備えた前記金属ラインの一連の離間された層と、
を備えた集積回路が提供される。
該ロジック・セルは、
第1の方向と実質的に平行に配置され、前記ロジック・セル内に少なくとも1つのゲートの部分を形成するポリシリコン・ゲートと、
金属ラインの離間された層のロジック・セル・シーケンスであって、
前記ビット・ラインと同じ層内に前記第1の方向と実質的に平行に配置された第1のライン、
前記データ・ラインと同じ層内に前記第2の方向と実質的に平行に配置された第2のライン、及び
前記ワード・ラインと同じ層内で前記第1の方向と実質的に平行に配置された第3のラインを備えた前記金属ラインの離間された層のロジック・セル・シーケンスと、
を備えている。
第1の方向と実質的に平行に配置され、前記メモリ・セル内に少なくとも1つのゲートの部分を形成するポリシリコン・ゲートと、金属ラインの一連の離間された層とを有するメモリ・セルを形成する方法であって、
(i)前記第1の方向と実質的に直交する第2の方向と実質的に平行に配置されたビット・ラインを形成するステップと、
(ii)(a)前記ビット・ラインと同じ層、及び(b)前記ビット・ラインの上の層の一方において、前記第2の方向と実質的に平行に配置されたデータ・ラインを形成するステップと、
(iii)前記データ・ラインの上で、前記第1の方向と実質的に平行に配置されたワード・ラインを形成するステップと、
を含む方法が提供される。
4 ビット・ライン
6 データ・ライン
8 ワード・ライン
10 グローバル・ワード・ライン
12 金属ライン
Claims (18)
- 複数のメモリ・セルを備えた集積回路であって、各メモリ・セルは:
第1の方向と実質的に平行に配置され、前記メモリ・セル内に少なくとも1つのゲートの部分を形成するポリシリコン・ゲートと;
(i)前記第1の方向と実質的に直交する第2の方向と実質的に平行に配置されたビット・ライン、
(ii)前記ビット・ラインの上の層において、前記第2の方向と実質的に平行に配置されたデータ・ラインであって、前記ビット・ラインおよび前記データ・ラインは、隣接する層にある、データ・ライン、および
(iii)前記データ・ラインの上において、前記第1の方向と実質的に平行に配置されたワード・ライン
を備えた金属ラインの一連の離間された層と;
を具備し、
集積回路は:
(i)前記ビット・ラインと同じ層において、前記第1の方向と実質的に平行に配置された金属ライン、および
(ii)前記データ・ラインと同じ層において、前記第2の方向と実質的に平行に配置された金属ライン
を備えた金属ラインの離間された層のロジック・セル・シーケンスを備えた少なくとも1つのロジック・セルをさらに具備する集積回路。 - 各メモリ・セルは、前記第1の方向と実質的に平行に配置されたグローバル・ワード・ラインをさらに備えた請求項1に記載の集積回路。
- 前記グローバル・ワード・ラインは、前記第2の方向における隣接メモリ・セルと共用され、ワード・ライン選択信号を運んで、前記第2の方向において隣接する前記メモリ・セルの2つの行のアクセスする一方を選択する請求項2に記載の集積回路。
- 各メモリ・セルは、記憶されたデータ値を前記ビット・ラインに結合するよう前記ワード・ライン上の選択信号に応答する1つまたは2つ以上のメモリ・セル・トランジスタを含む請求項1に記載の集積回路。
- 前記ビット・ラインは、感知増幅器の感知入力に供給されるビット・ライン信号を運び、前記データ・ラインは、前記感知増幅器からの感知されたデータ出力信号を運ぶ請求項1に記載の集積回路。
- 前記データ・ラインは、前記ビットによって運ばれる前記ビット・ライン信号が前記感知増幅器によって感知されている間、プリチャージされた信号レベルに保持される請求項5に記載の集積回路。
- 前記メモリ・セルは、65nm以下の最小特徴サイズを有する素子から形成される請求項1に記載の集積回路。
- ビット・ラインと同じ層において前記第2の方向と実質的に平行に配置されたさらなるビット・ラインをさらに備え、前記ビット・ラインまたは前記さらなるビット・ライン上の信号値は、前記メモリ・セルがアクセスされたときに前記メモリ・セルのためのデータ値を表わすよう変化される請求項1に記載の集積回路。
- 前記メモリ・セルは、RAMメモリ・セルである請求項1に記載の集積回路。
- 前記メモリ・セルは、同じ層において前記第2の方向と実質的に平行である第1の対のビット・ライン及び第2の対のビット・ラインを有するデュアル・ポート・メモリ・セルである請求項9に記載の集積回路。
- 各メモリ・セルは、ROMメモリ・セルである請求項1に記載の集積回路。
- 前記金属ラインの一連の離間された層は、前記ビット・ラインの下に配置された1つまたは2つ以上の構成要素相互接続ラインの層を備える請求項1に記載の集積回路。
- 各メモリ・セルは、前記データ・ラインと同じ層において前記第2の方向と実質的に平行に配置された接地電源線を備えた請求項1に記載の集積回路。
- 前記複数のメモリ・セルは、複数のバンクに分割され、該バンクの各々は、前記メモリ・セルのアレイとして形成され、バンク内で前記第2の方向におけるそれぞれの列のメモリ・セルはビット・ラインを共用する請求項1に記載の集積回路。
- 前記第2の方向において隣接するバンク内のメモリ・セルのそれぞれの列は、データ・ラインを共用する請求項14に記載の集積回路。
- 前記少なくとも1つのロジック・セルは:
第1の方向と実質的に平行に配置され、前記ロジック・セル内に少なくとも1つのゲートの部分を形成するポリシリコン・ゲートと;
(i)前記ワード・ラインと同じ層において前記第1の方向と実質的に平行に配置された第1の電力グリッド・ライン、及び
(ii)前記第1の電力グリッド・ライン上の層において、前記第2の方向と実質的に平行に配置された第2の電力グリッド・ライン、
を備えた金属ラインの離間された層のロジック・セル・シーケンスと;
を具備する請求項1に記載の集積回路。 - 前記金属ラインの離間された層のロジック・セル・シーケンスは、前記第1のラインの下に配置された1つまたは2つ以上の構成要素相互接続ラインの層を備える請求項16に記載の集積回路。
- 複数のメモリ・セルおよび少なくとも1つのロジック・セルを備えた集積回路を形成する方法であって、各メモリ・セルは、第1の方向と実質的に平行に配置され、前記メモリ・セル内に少なくとも1つのゲートの部分を形成するポリシリコン・ゲートと、金属ラインの一連の離間された層とを有し、少なくとも1つのロジック・セルは、金属ラインの離間された層のロジック・セル・シーケンスを備え、前記方法は:
(i)前記第1の方向と実質的に直交する第2の方向と実質的に平行に配置された各メモリ・セルのビット・ラインを形成し、前記ビット・ラインと同じ層において、前記第1の方向と実質的に平行に配置された前記少なくとも1つのロジック・セルの金属ラインを形成するステップと;
(ii)前記ビット・ラインの上の層において、前記第2の方向と実質的に平行に配置された各メモリ・セルのデータ・ラインを形成し、前記データ・ラインおよび前記ビット・ラインは、隣接する層にあり、前記データ・ラインと同じ層において、前記第2の方向と実質的に平行に配置された前記少なくとも1つのロジック・セルの金属ラインを形成するステップと;
(iii)前記データ・ラインの上において、前記第1の方向と実質的に平行に配置された各メモリ・セルのワード・ラインを形成するステップと;
を具備する方法。
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