CN101083268A - 存储单元中的金属线布局 - Google Patents

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Abstract

提供存储单元，它具有延伸在第一方向的多晶硅栅2。提供一序列金属线层，它包括延伸在基本上与第一方向正交的第二方向的位线4、随后是延伸在第二方向的数据线6、然后是延伸在第一方向的字线8的层。将数据线6预充电到在位线4用于读出存储在存储单元内的数据值时保持的值。

Description

存储单元中的金属线布局
技术领域
本发明涉及集成电路领域。更具体地说，本发明涉及用在集成电路中的存储单元的金属线布局。
背景技术
在一个物理级形成集成电路是已知的，该物理级包括多晶硅栅区以及一序列隔开的金属线层。多晶硅栅材料沉积在指条中，并且一般用于形成晶体管内的栅材料。金属线用来承载信号并且连接到集成电路内的其它组件。
在作为一个整体的集成电路内，并且具体地说，由于工艺几何形状变得更小，因此期望作为一个整体的集成电路的多晶硅栅材料布置在单个方向，即它的长通路与第一方向平行。类似地，期望在集成电路内的存储单元和通用逻辑单元中，至少更高级的金属线层布置在相同的方向。这些条件在物理级对存储单元设计施加约束。进一步的约束是期望提供到存储单元的分层数据连接(例如通过位线然后数据线)，以便支持成组的存储单元，以致通过使用较短和较容易的驱动线来节省电力并提高速度。另一个考虑因素是通常期望相邻层中的金属线应该彼此正交，以便减少那些线之间的电容耦合。
常规的存储单元不能同时满足上述设计约束。
发明内容
根据本发明的一个方面，提供一种存储单元，它包括：
多晶硅栅，配置为基本上与第一方向平行，并且形成所述存储单元内至少一个栅的一部分；以及
一序列隔开的金属线层，包括：
(i)位线，配置为基本上与第二方向平行，所述第二方向基本上与所述第一方向正交；
(ii)数据线，配置为基本上与所述第二方向平行，并在如下层之一中：(a)与所述位线相同的层；和(b)在所述位线之上的层；以及
(iii)字线，配置为基本上与所述第一方向平行，并且在所述数据线之上。
根据本发明技术的存储单元能够同时满足上述各种设计约束。位线基本上垂直于多晶硅栅，并且数据线基本上平行于位线；这开发了位线和数据线在实践中没有同时使用的实现。字线配置为在数据线之上并且平行于多晶硅栅，因此允许在作为一个整体的集成电路中，金属层在它们的方向与使用的更高级的金属线进入同步。
其中配置存储单元的存储器的分层特性能够通过利用配置为基本上与第一方向平行并且与字线在同一层中的全局字线而进一步增强。这允许字线有利地缩短并且减轻了布线拥塞，特别是在全局字线在第二方向在相邻存储单元之间共享，并且承载字线选择信号以选择存取在第二方向相邻的两行存储单元中的一行时。
通过利用位线承载到读出放大器读出输入的位线信号并且利用数据线承载来自读出放大器的读出数据输出信号，来开发位线和数据线的分层特性。因此，读出放大器对存储单元可以是相对局部的，其中数据线用来在集成电路中经较长距离承载读出放大器的输出。
相邻层中位线和数据线的平行特性通常将被视为一个由这些线之间的电容耦合引起的问题。但是，这些线的实际用途是，位线首先用于连接到相应的各个存储单元并且产生位线上位线信号的变化，该变化然后由读出放大器读出并且读出的输出然后经数据线驱动出。在位线信号由读出放大器读出的时候，数据线保持在预充电信号电平，并且因此减少了位线和数据线之间的电容耦合问题。
本发明的存储单元设计特别适用于其中元件具有65nm或者更小的最小形体尺寸的集成电路。先前提到的设计约束变得越来越难以避免，因为加工的几何形状变得更小了。
位线一般成对提供，其中该对位线之一上的位线信号变化指示由存储单元存储的数据位。双端口存储器可提供两对位线。
应该理解，上述存储单元可被用于各种不同形式的存储器中，包括RAM存储器和ROM存储器。
上述存储单元的位线、数据线和字线层在集成电路的整个序列的金属线层内可以具有绝对位置范围，但是传统地并且有利地朝向此序列的底部。优选实施例确实提供至少一层一个或多个组件互连线，该互连线配置在位线下面，以在存储单元内或者集成电路的通用逻辑单元内提供更细粒的组件连接。
存储单元的至少一些实施例的特别优选特征在于，可以提供地电源线，它基本上与第二方向平行，并且与数据线在同一层。
根据本发明的另一个方面，提供一种集成电路，它包括多个存储单元，每个存储单元包括：
多晶硅栅，配置为基本上与第一方向平行，并且形成所述存储单元内至少一个栅的一部分；以及
一序列隔开的金属线层，包括：
(i)位线，配置为基本上与第二方向平行，所述第二方向基本上与所述第一方向正交；
(ii)数据线，配置为基本上与所述第二方向平行，并且在如下层之一中：(a)与所述位线相同的层；和(b)在所述位线之上的层；以及
(iii)字线，配置为基本上与所述第一方向平行，并且在所述数据线之上。
在包括存储单元阵列的集成电路内，存储单元可以被分成多个组，其中一组内并在第二方向相邻的多列存储单元共享一个或多个位线。相邻组内的相应列的存储单元然后能共享数据线。
本发明的技术允许存储单元的物理形式补充作为一个整体的集成电路内相关通用逻辑单元的形式，使得优选实施例包括至少一个逻辑单元，该逻辑单元包括：多晶硅栅，配置为基本上与所述第一方向平行，并且形成所述逻辑单元内至少一个栅的一部分；以及逻辑单元序列的隔开的金属线层，包括：
第一线，配置为基本上与所述第一方向平行，并且与所述位线在同一层；
第二线，配置为基本上与所述第二方向平行，并且与所述数据线在同一层；以及
第三线，配置为基本上与所述第一方向平行，并且与所述字线在同一层。
根据本发明的另一个方面，提供一种形成存储单元的方法，所述存储单元具有：多晶硅栅，配置为基本上与第一方向平行并且形成所述存储单元内至少一个栅的一部分；以及一序列隔开的金属线层，所述方法包括如下步骤：
(i)形成位线，所述位线配置为基本上与第二方向平行，所述第二方向基本上与所述第一方向正交；
(ii)形成数据线，所述数据线配置为基本上与所述第二方向平行，并且在如下层之一中：(a)与所述位线相同的层；和(b)在所述位线之上的层；以及
(iii)形成字线，所述字线配置为基本上与所述第一方向平行，并且在所述数据线之上。
本发明的以上及其它目的、特征和优点根据以下结合附图阅读的说明性实施例的详细说明而显而易见。
附图说明
图1示意地图解两种形式的存储单元内的金属线层及其方向；
图2示意地图解通用逻辑单元内的金属线层及其方向；
图3图解根据本发明的技术的一个实例，单端口SRAM位单元的物理布局；
图4图解根据本发明的技术的另一个实例，双端口SRAM位单元的物理布局；
图5图解根据本发明的技术的再一个例子，ROM位单元的物理布局；
图6示意地图解SRAM存储器的分组和分层特性；以及
图7示意地图解ROM存储器的分层和分组特性。
具体实施方式
图1实例(a)示意地显示存储单元内金属线的方向和序列。多晶硅栅材料2沉积在第一方向。然后，M2金属层则用于在第二方向提供一个或多个位线4，第二方向基本上与多晶硅栅材料2正交(垂直)。M3金属层用来提供数据线6，数据线6基本上与位线4平行。在M4金属层中提供字线8，它基本上与第一方向平行。在M4金属层中还提供全局字线10，它基本上与第一方向平行并且在相邻行的存储单元之间共享。M5金属层基本上与第二方向平行并且包括另外的金属线12。如上所要求的，在交替的基本上正交方向提供随后的金属线，并且与图2的通用逻辑门的对应较高级金属线同步。
操作中，位线4用来承载来源于被读取的存储单元的位线信号。该位线信号传递到局部读出放大器(图1中未显示)，在此检测其中的改变，并且用于产生驱动到数据线6上的数据输出。在读出位线4期间将数据线6预充电到固定电平，并且因此减少了数据线6和位线4之间的电容耦合。
多晶硅栅材料2用来以常规方式形成存储单元内至少一个晶体管的栅。此外，位线层下面的M1金属层可以用来提供存储单元内的组件互连。全局字线10和字线8用来承载控制存储单元的选择信号，以控制它经由位线4和数据线6输出它的存储数据值。
用支持65nm或者更小的最小形体尺寸的工艺形成图1的存储单元。图示的层在一序列沉积和蚀刻步骤中形成，沉积和蚀刻步骤是本领域技术人员熟知的。65nm工艺特别受益于根据本发明技术的存储单元的使用，因为它能够更容易地满足这些工艺的各种设计约束。
图1实例(b)显示本发明技术的另一个实例存储(位)单元。在此实例中，位线4和数据线6都在M2层中。减少了电容耦合，因为位线4和数据线6没有同时″有效″(在数据线6由读出放大器从它的预充电状态驱动时，数据值已经从位线4读出)。
字线8以第一方向处于M3层中，第一方向平行于多晶硅栅材料2并且基本上与位线4和数据线6正交。全局字线10以第一方向处于M4层中并在第一方向与相邻存储单元共享。在M5层中提供另一金属线12，其中如上所要求的，在交替的基本上正交的方向提供随后的金属线，并与图2的通用逻辑单元的对应较高级金属线同步。
应该理解，图1的实例显示单个位线4，但是在实践中，一对位线将用于单端口存储单元，而两对位线将用于双端口存储单元。一般地图解在图1中的存储单元可具有各种不同的形式，比如RAM存储单元或者ROM存储单元，如下面将说明的。M3层还可以用于一些实施例中以向存储单元提供地电源线。这在图1中没有示出，但是在下面讨论的图3和4中给出了。
本领域技术人员应该理解，图1的存储单元通常提供为存储单元阵列的一部分。将存储单元以这种方式放置在阵列中对于改进电路密度并因此允许较大存储器大小是重要的。在这种环境中，将存储器分成多个组是有利的，因为在一些实施例中，它能够改进存取速度并且降低功耗，而以必须支持位线和数据线以及局部和全局字线的层次级为代价。在这种环境中，第二方向的相邻组中的多列存储单元共享第二方向的相同数据线。
应该理解，在它们形成一部分的集成电路生产时，图1图解的各种金属层M2、M3、M4和M5按照次序布置。形成具有上述特征的集成电路形成了本发明的一个方面。
图2示意地图解用于与图1的存储单元结合使用的通用逻辑单元的金属线方向。如图2所示，金属线在方向上交替，其中M1层基本上平行于图1的第二方向，并且M2层基本上平行于图1的第一方向。逻辑单元内使用的多晶硅栅材料也基本上平行于第一方向。M3、M4、M5和其它金属层类似地在方向上交替，以便减少其间的电容耦合。从图1和图2的比较可以看出，多晶硅栅、M4和M5金属层全都共享它们的方向。这易于电力网设计中M4和M5金属层的使用。这还易于生产，在诸如65nm和以下的小几何形状下尤其如此。
图3示意地图解本发明技术的单端口SRAM位单元实现的物理布局。图1所示的相同元件在图3中给予了相同的附图标记。具体地说，给出了延伸在第二方向上M2层的两个位线4，以及数据线6。显示了延伸在垂直的第一方向的字线8和全局字线10。电源线14(它包括最终的折线部分)显示在单元的上侧右手边的角落，并且配置在与数据线6共享它的M3层内。字线8和全局字线10共享M4金属层。M5层和以上没有在图3中示出。图3实例对应于图1实例(a)，其中位线4和数据线6分别在M2和M3层中。
图4示意地图解根据本发明技术的双端口SRAM位单元设计内金属线的物理配置。在此实例中，显示了两组位线以及两个字线，从而允许支持双端口存取。图4实例对应于图1实例(b)，其中位线4和数据线6共享M2层。
图5示意地图解本发明技术的ROM位单元实现内金属线的物理布局。在此实例中，可以看到，使用在M2层定向在第二方向的单个位线4，使用平行于位线4并且在以上M3层中的全局数据线6。使用定向在第一方向在M4层中的字线8。
图6示意地图解本发明技术的SRAM实现的分组和分层特性。如图所示，在存储单元的相邻组16之间提供读出放大器14以及列解码器。数据线6延伸存储器的整个高度，并在整个存储器的相邻组中的存储单元列之间共享。位线4在一个组内延伸，并且与该组在第二方向的相邻存储单元之间共享。全局字线10与专用于一行的各个字线8在存储单元的相邻行之间共享。如图所示，全局字线10布线到组的中心，其中它进行进一步的解码/布线，使得适当的一个字线8被选择，并且在其上使选择信号被断言。
图7示意地图解本发明技术的分组和分层ROM存储器实例。位线(M2)和数据线(M2)延伸在第二方向，而字线(M4)在第一方向。
尽管在本文中已经参考附图详细说明本发明的说明性实施例，但应该理解，本发明不局限于那些精确实施例，本领域技术人员能够在其中实行各种改变和修改，并不背离所附权利要求定义的本发明的范围和精神。

Claims (19)

1.一种存储单元，包括：
多晶硅栅，配置为基本上与第一方向平行，并且形成所述存储单元内至少一个栅的一部分；以及
一序列隔开的金属线层，包括：
(i)位线，配置为基本上与第二方向平行，所述第二方向基本上与所述第一方向正交；
(ii)数据线，配置为基本上与所述第二方向平行，并且在如下层之一中：(a)与所述位线相同的层；和(b)在所述位线之上的层；以及
(iii)字线，配置为基本上与所述第一方向平行，并且在所述数据线之上。
2.如权利要求1所述的存储单元，还包括全局字线，所述全局字线配置为基本上平行于所述第一方向。
3.如权利要求2所述的存储单元，其中所述全局字线与在所述第二方向相邻的存储单元共享，并且承载字线选择信号，以选择用于存取在所述第二方向相邻的两行所述存储单元中的一行。
4.如权利要求1所述的存储单元，包括一个或多个存储单元晶体管，所述晶体管在所述字线将存储的数据值耦合到所述位线时对选择信号作出响应。
5.如权利要求1所述的存储单元，其中所述位线承载提供给读出放大器读出输入的位线信号，并且所述数据线承载来自所述读出放大器的读出数据输出信号。
6.如权利要求5所述的存储器，其中在所述位线承载的所述位线信号由所述读出放大器读出时，所述数据线保持在预充电信号电平。
7.如权利要求1所述的存储单元，其中所述存储单元由具有65nm或更小的最小形体尺寸的元件形成。
8.如权利要求1所述的存储单元，还包括另一位线，所述另一位线配置为基本上平行于所述第二方向并且与位线在同一层，当存取所述存储单元时，所述位线或者所述另一位线上的信号值被改变，以代表所述存储单元的数据值。
9.如权利要求1所述的存储单元，其中所述存储单元是RAM存储单元。
10.如权利要求9所述的存储单元，其中所述存储单元是具有第一对位线和第二对位线的双端口存储单元，所述第一对位线和第二对位线都基本上平行于所述第二方向并且在同一层中。
11.如权利要求1所述的存储单元，其中所述存储单元是ROM存储单元。
12.如权利要求1所述的存储单元，其中所述一序列隔开的金属线层包括配置在所述位线下面的一个或多个组件互连线的层。
13.如权利要求1所述的存储单元，包括地电源线，所述地电源线配置为基本上平行于所述第二方向并且与所述数据线在同一层。
14.一种集成电路，包括多个存储单元，每个存储单元包括：
多晶硅栅，配置为基本上与第一方向平行，并且形成所述存储单元内至少一个栅的一部分；以及
一序列隔开的金属线层，包括：
(i)位线，配置为基本上与第二方向平行，所述第二方向基本上与所述第一方向正交；
(ii)数据线，配置为基本上与所述第二方向平行，并且在如下层之一中：(a)与所述位线相同的层；和(b)在所述位线之上的层；以及
(iii)字线，配置为基本上与所述第一方向平行，并且在所述数据线之上。
15.如权利要求14所述的集成电路，其中所述多个存储单元被分成多个组，每个组形成为所述存储单元的阵列，在所述第二方向并且在一组内的相应列的存储单元共享位线。
16.如权利要求15所述的集成电路，其中在所述第二方向相邻组内的相应列的存储单元共享数据线。
17.如权利要求14所述的集成电路，包括至少一个逻辑单元，所述逻辑单元包括：
多晶硅栅，配置为基本上与所述第一方向平行，并且形成所述逻辑单元内至少一个栅的一部分；以及
逻辑单元序列的隔开的金属线层，包括：
(i)第一电力网线，配置为基本上与所述第一方向平行，并且与所述字线在同一层；以及
(ii)第二电力网线，配置为基本上与所述第二方向平行，并且在所述第一电力网线之上的层中。
18.如权利要求17所述的集成电路，其中所述逻辑单元序列的隔开的金属线层包括配置在所述第一线下面的一个或多个组件互连线的层。
19.一种形成存储单元的方法，所述存储单元具有：多晶硅栅，配置为基本上与第一方向平行并且形成所述存储单元内至少一个栅的一部分；以及一序列隔开的金属线层，所述方法包括如下步骤：
(i)形成位线，所述位线配置为基本上与第二方向平行，所述第二方向基本上与所述第一方向正交；
(ii)形成数据线，所述数据线配置为基本上与所述第二方向平行，并且在如下层之一中：(a)与所述位线相同的层；和(b)在所述位线之上的层；以及
(iii)形成字线，所述字线配置为基本上与所述第一方向平行，并且在所述数据线之上。
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