CN107004438B - 具有在相同金属层上的共享第一和第二全局读字线以及全局写字线的3端口位单元阵列 - Google Patents

具有在相同金属层上的共享第一和第二全局读字线以及全局写字线的3端口位单元阵列 Download PDF

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Abstract

一种装置包括位单元阵列(202、204、206、208)，该位单元阵列包括第一行位单元和第二行位单元。该装置还包括第一全局读字线(240)，该第一全局读字线(240)被配置成选择性地耦合到第一行位单元和第二行位单元。该装置进一步包括第二全局读字线(244)，该第二全局读字线(244)被配置成选择性地耦合到第一行位单元和第二行位单元。该装置还包括全局写字线(242)，该全局写字线(242)被配置成选择性地耦合到第一行位单元和第二行位单元。第一全局读字线、第二全局读字线、以及全局写字线位于共用金属层(M4)中。

Description

具有在相同金属层上的共享第一和第二全局读字线以及全局 写字线的3端口位单元阵列
I.优先权要求
本申请要求共同拥有的于2014年11月18日提交的美国非临时专利申请号No.14/546,980的优先权，该非临时专利申请的内容通过援引全部明确纳入于此。
II.领域
本公开一般涉及用于位单元的读字线和写字线。
III.相关技术描述
技术进步已产生越来越小且越来越强大的计算设备。例如，当前存在各种各样的便携式个人计算设备，包括较小、轻量且易于由用户携带的无线电话，诸如移动和智能电话、平板、以及膝上型计算机。这些设备可在无线网络上传达语音和数据分组。此外，许多此类设备纳入附加功能性，诸如数码相机、数码摄像机、数字记录器、以及音频文件播放器。同样，此类设备能够处理可执行指令，包括可被用于访问因特网的软件应用，诸如web浏览器应用。如此，这些设备可包括显著的计算能力。
电子设备(诸如无线电话)可包括包含存储器阵列的存储器，该存储器阵列由一个或多个存储器单元制成。可用于存储器(例如，存储器高速缓存)的一种类型的存储器单元是3端口位单元。3端口位单元可包括两个读端口和一个写端口，并且可被用于静态随机存取存储器(SRAM)器件中。在14纳米(nm)互补金属氧化物半导体(CMOS)技术中，3端口SRAM位单元可通过使用鳍式场效应晶体管(FinFET)以及两个金属层(被称为M1和M2层)的覆盖的双掩模光刻-蚀刻-光刻-蚀刻(LELE)工艺来制造。顶部金属层M2可按非线性方式被图案化并可包括“凹凸部分(jog)”(例如，线圈)。对于小于14nm(例如，10nm或7nm)的制造工艺，由于自对准双图案化(SADP)与LELE相比所提供的降低的成本和改善的过程控制(例如，更精确的线宽和线间隔控制)，因此对于形成M1和M2而言SADP可能比LELE更优选。然而，SADP可能不支持包括凹凸部分的非线性图案。
IV.概览
本公开提供了一种包括共享单个金属层中的共用全局字线的位单元阵列的设计。例如，位单元阵列可包括第一位单元和第二位单元。第一位单元可在位单元阵列的第一行中，并且第二位单元可在位单元阵列的第二行中。第一行可包括两条局部读字线和一局部写字线。第二行也可包括两条局部读字线和一局部写字线。局部读字线可在第二金属层(M2)中，并且局部写字线可在第三金属层(M3)中。在特定示例中，每个位单元(例如，每一行)可具有大约132nm的宽度(例如，接触式多晶间距(CPP)的大约两倍或者位单元的接触式多晶(栅极)线之间的距离的两倍)。
第一全局读字线、第二全局读字线、以及全局写字线可在共用金属层(例如，第四金属层(M4))中。每条全局字线的间距可以是大约80nm。全局字线可跨第一位单元的宽度和第二位单元的宽度(例如，大约264nm的组合宽度)被放置在M4中。行选择逻辑可耦合到全局字线以控制这些全局字线是耦合到第一位单元(例如，第一行)还是第二位单元(例如，第二行)。由此，所有的全局字线可位于单个金属层(M4)中，与每个金属层一条全局字线相对，这可改善位单元内不同组件之间的布线。例如，第六金属层(M6)和第八金属层(M8)可对布线相对开放，因为每条全局字线在M4中。另外，全局字线可具有相对大的间距(例如，80nm)，这会由于减小的字线电阻式-电容式(RC)阻抗而减小读/写等待时间。
在特定方面，一种装置包括位单元阵列，所述位单元阵列包括第一行位单元和第二行位单元。所述装置还包括第一全局读字线，其被配置成选择性地耦合到所述第一行位单元和所述第二行位单元。所述装置进一步包括第二全局读字线，其被配置成选择性地耦合到所述第一行位单元和所述第二行位单元。所述装置还包括全局写字线，其被配置成选择性地耦合到所述第一行位单元和所述第二行位单元。所述第一全局读字线、所述第二全局读字线、以及所述全局写字线位于共用金属层中。
在另一特定方面，一种方法包括：在行选择逻辑处接收选择信号。所述方法还包括：如果所述选择信号具有第一逻辑值，则将第一全局读字线、第二全局读字线、以及全局写字线耦合到第一行位单元。所述方法还包括：如果所述选择信号具有第二逻辑值，则将所述第一全局读字线、所述第二全局读字线、以及所述全局写字线耦合到第二行位单元。所述第一全局读字线、所述第二全局读字线、以及所述全局写字线位于共用金属层中。
在另一特定方面，一种包括指令的非瞬态计算机可读介质，所述指令在由处理器执行时使所述处理器：如果接收到的选择信号具有第一逻辑值，则将第一全局读字线、第二全局读字线、以及全局写字线耦合到第一行位单元。所述指令还可执行以使所述处理器：如果所接收到的选择信号具有第二逻辑值，则将所述第一全局读字线、所述第二全局读字线、以及所述全局写字线耦合到第二行位单元。所述第一全局读字线、所述第二全局读字线、以及所述全局写字线位于共用金属层中。
在另一特定方面，一种装备包括用于执行读操作的第一装置，其被配置成选择性地耦合到第一行位单元和第二行位单元。所述装备还包括用于执行读操作的第二装置，其被配置成选择性地耦合到所述第一行位单元和所述第二行位单元。所述装备进一步包括用于执行写操作的装置，其被配置成选择性地耦合到所述第一行位单元和所述第二行位单元。所述用于执行读操作的第一装置、所述用于执行读操作的第二装置、以及所述用于执行写操作的装置位于共用金属层中。
由所公开的实施例中的至少一个实施例提供的一个特定优点是位单元内不同组件之间改善的布线。例如，上部金属层(M6和M8)可对布线相对开放，因为全局字线(例如，两条读全局字线和一条写全局字线)被放置在单个金属层(M4)中。另外，由于全局字线跨两个位单元(与一个位单元相对)的宽度被放置，因此全局字线可具有相对大的宽度，这会由于减小的字线RC阻抗而减小读/写等待时间。本公开的其他方面、优点和特征将在阅读了整个申请后变得明了，整个申请包括以下章节：附图简述、详细描述、以及权利要求书。
V.附图简述
图1A和图1B是3端口位单元的解说性实施例的电路图；
图2是具有共享的全局读字线和写字线的3端口SRAM阵列的布局图；
图3是具有共享的全局读字线和写字线的3端口SRAM阵列的行选择逻辑的解说性实施例；
图4是操作具有共享的全局读字线和写字线的3端口SRAM阵列的方法的特定解说性实施例的流程图；
图5是包括具有共享的全局读字线和写字线的3端口SRAM阵列的电子设备的框图；以及
图6是用于制造包括具有共享的全局读字线和写字线的3端口SRAM阵列的电子设备的制造过程的特定解说性实施例的数据流图。
VI.详细描述
从14nm技术缩减可提出挑战。例如，对于14nm和更大的技术节点，3端口位单元的宽度可被限制成小于或等于接触式多晶间距(CPP，即接触式多晶(栅极)线之间的距离)的两倍。对于14nm，CPP可以是约80-90nm。如本文中所使用的，单元“宽度”可以垂直于多晶方向且沿鳍方向。对于小于14nm的技术节点，CPP被减小，这引起减小的位单元宽度(例如，大约132nm的位单元宽度)。当位单元宽度被减小(即，缩窄)时，位单元中的写字线和读字线也会被缩窄，从而由于增加的字线电阻器-电容器(RC)阻抗而引起增加的读/写等待时间。
在常规的位单元中，全局字线可位于第四金属层(M4)、第六金属层(M6)、以及第八金属层(M8)中。例如，每条全局字线可具有大约80nm的宽度，这可得到每个金属层单条全局字线。为了解说，第一全局读字线可位于M4中，第二全局读字线可位于M6中，并且全局写字线可位于M8中。将全局字线放置在M4、M6和M8中会降低位单元内的布线能力。例如，使用M4、M6和M8在位单元内的不同组件和层之间的布线可能被降级，因为各层包括相对大的全局字线。
为了规避该问题，本公开在共用金属层(例如，M4)中提供全局字线(例如，第一全局读字线、第二全局读字线、以及全局写字线)。每条全局字线的间距可以是大约80nm，并且全局字线可跨两个位单元的宽度(例如，132nm X 2＝264nm)被放置在共用金属层中。行选择逻辑可耦合到全局字线以控制这些全局字线是耦合到第一位单元(例如，第一行)还是第二位单元(例如，第二行)。
以下参照附图来描述本公开的特定实施例。在本描述和附图中，出于所描绘和描述的实施例的清楚起见，共同特征由共同附图标记来标示。
参照图1A和1B，示出了位单元100的第一解说性实施例的电路图。位单元100包括存储锁存器110。存储锁存器110可包括一对交叉耦合的反相器112、114。反相器112、114中的每一者可包括p型金属氧化物半导体(PMOS)晶体管和n型金属氧化物半导体(NMOS)晶体管，如图1B中所示。
存储锁存器110可连接(例如，耦合)到第一写晶体管121和第二写晶体管122。写晶体管121、122可以是NMOS晶体管，如图所示。第一写晶体管121可连接到第一写位线(WBL1)135和写字线(WWL)137，并且第二写晶体管122可连接到第二写位线(WBL2)136和写字线(WWL)137。第一写晶体管121和第二写晶体管122可以是位单元100的写端口的互补写晶体管。当写字线137以及写位线135或136中的一个写位线被断言时，写端口可用于将逻辑0(例如，低)值写入存储锁存器110。当写字线137以及写位线135或136中的另一个写位线被断言时，写端口可用于将逻辑1(例如，高)值写入存储锁存器110。
存储锁存器110还可连接到第一读驱动晶体管123和第二读驱动晶体管124。第一读驱动晶体管123可连接到第一读晶体管125并且第二读驱动晶体管124可连接到第二读晶体管126。读驱动晶体管123、124和读晶体管125、126可以是NMOS晶体管，如图所示。第一读晶体管125可连接到第一读位线(RBL1)131和第一读字线(RWL1)133。第二读晶体管126可连接到第二读位线(RBL2)132和第二读字线(RWL2)134。晶体管123和125可对应于位单元100的第一读端口，并且晶体管124和126可对应于位单元100的第二读端口。读字线133和/或134可在读操作期间被断言并且这些读端口可以是互补读端口。例如，当第一读端口处的数据值是逻辑0时，第二读端口处的数据值是逻辑1，反之亦然。在图1B的示例中，第一读端口(左侧)被示为读取逻辑0值(“0”)并且第二读端口(右侧)被示为读取逻辑1(“1”)值。
位单元100由此可包括两个读端口和一个写端口，并且可替换地被称为“3端口”位单元。由于位单元100包括十个晶体管，因此位单元100也可被称为“10T”位单元。在特定实施例中，位单元100被包括在静态随机存取存储器(SRAM)器件中并且提供高速并行存储器存取。作为解说性而非限定性示例，包括位单元100的SRAM器件可被用于处理器的L1和/或L2高速缓存中。该SRAM器件可包括以网格状的方式布置的一个或多个位单元阵列，包括多行位单元以及多列位单元。
如本文中进一步描述的，位单元100具有高度(H)和宽度(W)。根据所描述的技术，宽度(W)可以是与位单元100相关联的接触式多晶间距(CPP)的大约两倍，其中CPP对应于接触式多晶(栅极)线之间的距离。CPP可替换地被称为栅极间距。例如，CPP是从多晶线的边沿到毗邻多晶线的对应边沿的距离(例如，顶部边沿到顶部边沿、或底部边沿到底部边沿)。CPP因此也可被认为是等于一个多晶宽度与一个多晶间隔之和。在10nm半导体制造工艺(例如，具有10nm的最小可用线距离/特征大小的工艺)中，CPP可大约等于60-66nm。出于比较目的，针对14nm工艺(例如，具有14nm的最小可用线距离/特征大小的工艺)的CPP可以是大约80-90nm。
为了使针对亚14nm工艺(例如，10nm工艺或7nm工艺)的位单元宽度保持在2*CPP(例如，132nm)或更小并改善位单元的不同组件之间的布线，本公开的技术(如参照图2进一步描述的)描述了共享单个金属层中的共用全局字线的多个位单元行(例如，第一位单元行和第二位单元行)。例如，第一全局读字线、第二全局读字线、以及全局写字线可位于第四金属层(M4)中。每条全局字线的间距可以是大约80nm。由于两个位单元行的宽度是大约264nm(例如，2*132nm)，因此可使用小于两个位单元的宽度的宽度来图案化这三条全局字线。例如，由这三条字线占用的总宽度(例如，3*80nm＝240nm)小于两个位单元行的宽度。
如关于图2进一步描述的，选择逻辑可将全局字线选择性地耦合到第一位单元行或者第二位单元行。由此，所有的全局字线可位于单个金属层(M4)中，与每个金属层一条全局字线相对，这可改善位单元内不同组件之间的布线。例如，第六金属层(M6)和第八金属层(M8)可对布线相对开放，因为每条全局字线在第四金属层(M4)中。另外，全局字线可具有相对大的间距(例如，80nm)，这会由于减小的字线电阻式-电容式(RC)阻抗而减小读/写等待时间。
参照图2，示出了具有共享的全局读字线和写字线的3端口SRAM阵列的布局图200。布局图200包括第一位单元202、第二位单元204、第三位单元206、以及第四位单元208。每个位单元202-208可具有图1A和1B中所示的电路布局。第一位单元202和第三位单元206可被包括在3端口SRAM阵列的第一阵列中，并且第二位单元204和第四位单元208可被包括在3端口SRAM阵列的第二阵列中。第一阵列(例如，第一和第三位单元202、206)可具有等于位单元202-208中的一者的CPP的两倍宽度，并且第二阵列(例如，第二和第四位单元204、208)也可具有等于位单元202-208中的一者的CPP的两倍宽度。例如，在10nm半导体制造工艺中，第一阵列和第二阵列可各自具有大约132nm的宽度。由此，第一阵列和第二阵列的组合宽度可以大约等于264nm。
在制造时，位单元202-208可包括各种组件/层，诸如鳍(包括源极/漏极区的FinFET)、晶体管栅极(替换地被称为多晶线)、用于晶体管源极/漏极区的中部制程触点(MD)(例如，局部互连)、用于栅极/多晶线的中部制程触点(MP)(例如，局部互连)、第一金属层(M1)、将MD和MP连接到M1的通孔(通孔0)、第二金属层(M2)、将M1连接到M2的通孔(通孔1)、第三金属层(M3)、以及将M2连接到M3的通孔(通孔2)。
图2解说了第二金属层(M2)和第三金属层(M3)。第二金属层(M2)可耦合到位单元202-208，并且第三金属层(M3)可被图案化在第二金属层(M2)之上。第一局部读字线220可被包括在第二金属层(M2)中。对于第一阵列中的位单元202、206，第一局部读字线220可对应于图1A和1B的第一读字线(RWL1)133。例如，第一局部读字线220可耦合到第一位单元202中的晶体管(其对应于图1A和1B的晶体管125)的栅极，并且可耦合到第三位单元206中的晶体管(其对应于晶体管125)的栅极。
第一局部写字线222可被包括在第三金属层(M3)中。对于第一阵列中的位单元202、206，第一局部写字线222可对应于图1A和1B的第一写字线(WWL)137。例如，第一局部写字线222可耦合到第一位单元202中的晶体管(其对应于图1A和1B的晶体管121、122)的栅极，并且可耦合到第三位单元206中的晶体管(其对应于晶体管121、122)的栅极。
第二局部读字线224也可被包括在第二金属层(M2)中。对于第一阵列中的位单元202、206，第二局部读字线224可对应于图1A和1B的第二读字线(RWL2)134。例如，第二局部读字线224可耦合到第一位单元202中的晶体管(其对应于图1A和1B的晶体管126)的栅极，并且可耦合到第三位单元206中的晶体管(其对应于晶体管126)的栅极。
第三局部读字线230也可被包括在第二金属层(M2)中。对于第二阵列中的位单元204、208，第三局部读字线230可对应于图1A和1B的第一读字线(RWL1)133。例如，第三局部读字线230可耦合到第二位单元204中的晶体管(其对应于图1A和1B的晶体管125)的栅极，并且可耦合到第四位单元208中的晶体管(其对应于晶体管125)的栅极。
第二局部写字线232也可被包括在第三金属层(M3)中。对于第二阵列中的位单元204、208，第二局部写字线232可对应于图1A和1B的写字线(WWL)137。例如，第二局部写字线232可耦合到第二位单元204中的晶体管(其对应于图1A和1B的晶体管121、122)的栅极，并且可耦合到第四位单元208中的晶体管(其对应于晶体管121、122)的栅极。
第四局部读字线234也可被包括在第二金属层(M2)中。对于第二阵列中的位单元204、208，第四局部读字线234可对应于图1A和1B的第二读字线(RWL2)134。例如，第四局部读字线234可耦合到第二位单元204中的晶体管(其对应于图1A和1B的晶体管126)的栅极，并且可耦合到第四位单元208中的晶体管(其对应于晶体管126)的栅极。
在包括具有在横向方向上取向的长度的多晶-栅极的标准位单元中，第一金属层可具有在纵向方向上取向的长度，第二金属层可具有在横向方向上取向的长度(如图2的实施例中所解说的)，并且第三金属层可具有在纵向方向上取向的长度。然而，由于图2的第三金属层(M3)的长度是在横向方向上取向的，因此第三金属层(M3)是“错误方向层”。由此，第三金属层(M3)的间距可大约等于126nm。由于图2的第一金属层(M1)(未示出)和第二金属层(M2)是“正确方向层”(例如，各层具有在与标准位单元中的对应层类似方向上取向的长度)，因此第一金属层(M1)和第二金属层(M2)具有相对低的间距(例如，大约等于42nm)。
当从14nm工艺迁移到10nm工艺时，对于图案化位单元202-208的各金属层而言SADP可能是优选的。由于SADP可能不适合于凹凸部分/线圈，因此位单元202-208的各金属层可对应于仅线性图案。当在10nm处使用仅线性图案时，三条独立可访问的字线(2条读字线和1条写字线)可被图案化在每个位单元202-208的第二和第三金属层(M2、M3)中。
如上所述，第二金属层(M2)是“正确方向层”并且具有相对低的间距。由此，两条读字线(RWL1、RWL2)133、134可被图案化在第二金属层(M2)中而无需扩展位单元202-208的宽度。例如，每条读字线(RWL1、RWL2)133、134可具有大约23nm的宽度(满足第二金属层(M2)的间距要求)并且可容适位单元202-208的宽度(例如，2*CPP或132nm)。
如上所述，第三金属层(M3)是“错误方向层”并且具有相对高的间距。由此，单条写字线(WWL)137可被图案化在每个位单元202-208的第三金属层(M3)中而无需扩展位单元202-208的宽度。由于单条写字线(WWL)137被图案化在第三金属层(M3)中(与将增加位单元202-208的宽度的两条读字线(RWL1、RWL2)133、134相对)，因此写字线(WWL)137可具有相对大的宽度。例如，写字线(WWL)137可具有大约66nm的宽度(满足第三金属层(M3)的间距要求)并且可容适位单元202-208的宽度。写字线(WWL)137的相对大的宽度会减小位单元202-208的写等待时间。例如，写字线(WWL)137的增加的宽度可减小写字线(WWL)137的RC阻抗，从而引起减小的等待时间。
图2还解说了第四金属层(M4)。第一全局读字线240、全局写字线242、以及第二全局读字线244可被包括在第四金属层(M4)中。第四金属层(M4)可以是“正确方向层”(例如，以与标准位单元中的对应层类似的方式取向)并且可具有相对低的间距要求。例如，在10nm制造工艺中，第四金属层(M4)的间距要求可以是大约80nm。由此，每条全局字线240-244的间距可以是大约80nm。由于第一阵列和第二阵列的组合宽度是大约264nm(例如，2*132nm)，因此可使用比第一阵列和第二阵列的组合宽度更小的宽度来图案化三条全局字线240-244。例如，由这三条全局字线240-244占用的总宽度(例如，3*80nm＝240nm)小于第一和第二阵列的组合宽度。
行选择逻辑250可被配置成控制全局字线240-244是耦合到第一阵列还是第二阵列。例如，基于选择信号的逻辑值(例如，电压电平)，行选择逻辑250可将全局字线240-244中的一者耦合到第一阵列中的对应局部字线220-224或者第二阵列中的对应局部字线230-234。参照图3更详细描述了行选择逻辑250的操作。
图2的布局图200可提供位单元202-208内不同组件之间的改善的布线。例如，与在第四金属层(M4)中具有一条全局字线、在第六金属层(M6)中具有一条全局字线、以及在第八金属层(M8)中具有一条全局字线的位单元架构相比，布局图200在第四金属层(M4)中包括三条全局字线240-244。由此，上部金属层(例如，第六金属层(M6)和第八金属层(M8))可对布线相对开放，因为全局字线240-244被放置在单个金属层(例如，第四金属层(M4))中。另外，由于全局字线240-244跨两个阵列的宽度被放置(与全局字线跨单个阵列的宽度被放置的典型位单元架构相对)，因此全局字线240-244可具有相对大的宽度，这会由于减小的字线RC阻抗而减小读/写等待时间。
参照图3，示出了图2的行选择逻辑250的特定解说性实施例。行选择逻辑250包括第一逻辑与非门302、第二逻辑与非门304、第三逻辑与非门306、第一逻辑与门312、第二逻辑与门314、以及第三逻辑与门316。
行选择逻辑250可被配置成控制全局字线240-244是耦合到第一位单元阵列(例如，图2的第一和第三位单元202、206)还是第二位单元阵列(例如，图2的第二和第四位单元204、208)。为了解说，可将选择信号320提供给每个逻辑与非门302-306的第一输入以及每个逻辑与门312-316的第二输入。第一全局读字线240可耦合到第一逻辑与非门302的第二输入以及第一逻辑与门312的第一输入。全局写字线242可耦合到第二逻辑与非门304的第二输入以及第二逻辑与门314的第一输入。第二全局读字线244可耦合到第三逻辑与非门306的第二输入以及第三逻辑与门316的第一输入。
如果第一全局读字线240具有逻辑高电压电平并且选择信号320具有逻辑低电压电平，则第一逻辑与非门302向第一局部读字线220提供逻辑高电压电平(例如，以将第一全局读字线240“耦合”到第一局部读字线220)，并且第一逻辑与门312向第三局部读字线230提供逻辑低电压电平(例如，以将第一全局读字线240从第三局部读字线230“解耦”)。如果第一全局读字线240具有逻辑高电压电平并且选择信号320具有逻辑高电压电平，则第一逻辑与非门302向第一局部读字线220提供逻辑低电压电平(例如，以将第一全局读字线240从第一局部读字线220“解耦”)，并且第一逻辑与门312向第三局部读字线230提供逻辑高电压电平(例如，以将第一全局读字线240“耦合”到第三局部读字线230)。
如果全局写字线242具有逻辑高电压电平并且选择信号320具有逻辑低电压电平，则第二逻辑与非门304向第一局部写字线222提供逻辑高电压电平(例如，以将全局写字线242“耦合”到第一局部写字线222)，并且第二逻辑与门314向第二局部读字线232提供逻辑低电压电平(例如，以将全局写字线242从第四局部读字线234“解耦”)。如果全局写字线242具有逻辑高电压电平并且选择信号320具有逻辑高电压电平，则第二逻辑与非门304向第一局部写字线222提供逻辑低电压电平(例如，以将全局写字线242从第一局部写字线222“解耦”)，并且第二逻辑与门314向第二局部写字线232提供逻辑高电压电平(例如，以将全局写字线242“耦合”到第二局部写字线232)。
如果第二全局读字线244具有逻辑高电压电平并且选择信号320具有逻辑低电压电平，则第三逻辑与非门306向第二局部读字线224提供逻辑高电压电平(例如，以将第二全局读字线244“耦合”到第二局部读字线224)，并且第三逻辑与门316向第四局部读字线234提供逻辑低电压电平(例如，以将第二全局读字线244从第四局部读字线234“解耦”)。如果第二全局读字线244具有逻辑高电压电平并且选择信号320具有逻辑高电压电平，则第三逻辑与非门306向第二局部读字线224提供逻辑低电压电平(例如，以将第二全局读字线244从第二局部读字线224“解耦”)，并且第三逻辑与门316向第四局部读字线234提供逻辑高电压电平(例如，以将第二全局读字线244“耦合”到第四局部读字线234)。
行选择逻辑250可使得全局字线240-244能够选择性地耦合到相应的局部字线220-224、230-224。行选择逻辑250可使得全局字线240-244能够被放置在第四金属层(M4)中，与三个不同的金属层(例如，第四金属层(M4)、第六金属层(M6)、以及第八金属层(M8))相对。由此，上部金属层(例如，第六金属层(M6)和第八金属层(M8))可对布线相对开放，因为全局字线240-244被放置在单个金属层(例如，第四金属层(M4))中。由此，行选择逻辑250还可使得全局字线240-244能够具有相对大的间距，这会由于减小的字线RC阻抗而减小读/写等待时间。
参照图4，示出了操作具有共享的全局读字线和写字线的3端口SRAM阵列的方法400的特定解说性实施例的流程图。可使用图2和3的行选择逻辑250来执行该方法。
方法400包括：在402处，接收选择信号。例如，参照图3，行选择逻辑250可接收选择信号320。可将选择信号320提供给每个逻辑与非门302-306的第一输入以及每个逻辑与门312-316的第二输入。
在404处，如果选择信号具有第一逻辑值，则第一全局读字线、第二全局读字线、以及全局写字线可耦合到第一行位单元。例如，参照图2和3，如果第一全局读字线240具有逻辑高电压电平并且选择信号320具有逻辑低电压电平，则第一逻辑与非门302向第一局部读字线220提供逻辑高电压电平(例如，以将第一全局读字线240“耦合”到第一局部读字线220)，并且第一逻辑与门312向第三局部读字线230提供逻辑低电压电平(例如，以将第一全局读字线240从第三局部读字线230“解耦”)。第一局部读字线220耦合到第一行位单元(例如，图2中的第一位单元阵列)。
作为另一示例，如果全局写字线242具有逻辑高电压电平并且选择信号320具有逻辑低电压电平，则第二逻辑与非门304向第一局部写字线222提供逻辑高电压电平(例如，以将全局写字线242“耦合”到第一局部写字线222)，并且第二逻辑与门314向第二局部读字线232提供逻辑低电压电平(例如，以将全局写字线242从第四局部读字线234“解耦”)。第一局部写字线222耦合到第一行位单元(例如，图2中的第一位单元阵列)。作为另一示例，如果第二全局读字线244具有逻辑高电压电平并且选择信号320具有逻辑低电压电平，则第三逻辑与非门306向第二局部读字线224提供逻辑高电压电平(例如，以将第二全局读字线244“耦合”到第二局部读字线224)，并且第三逻辑与门316向第四局部读字线234提供逻辑低电压电平(例如，以将第二全局读字线244从第四局部读字线234“解耦”)。第二局部读字线224耦合到第一行位单元(例如，图2中的第一位单元阵列)。
在406处，如果选择信号具有第二逻辑值，则第一全局读字线、第二全局读字线、以及全局写字线可耦合到第二行位单元。例如，参照图2和3，如果第一全局读字线240具有逻辑高电压电平并且选择信号320具有逻辑高电压电平，则第一逻辑与非门302向第一局部读字线220提供逻辑低电压电平(例如，以将第一全局读字线240从第一局部读字线220“解耦”)，并且第一逻辑与门312向第三局部读字线230提供逻辑高电压电平(例如，以将第一全局读字线240“耦合”到第三局部读字线230)。第三局部读字线230耦合到第二行位单元(例如，图2中的第二位单元阵列)。
作为另一示例，如果全局写字线242具有逻辑高电压电平并且选择信号320具有逻辑高电压电平，则第二逻辑与非门304向第一局部写字线222提供逻辑低电压电平(例如，以将全局写字线242从第一局部写字线222“解耦”)，并且第二逻辑与门314向第二局部写字线232提供逻辑高电压电平(例如，以将全局写字线242“耦合”到第二局部写字线232)。第二局部写字线232耦合到第二行位单元(例如，图2中的第二位单元阵列)。作为另一示例，如果第二全局读字线244具有逻辑高电压电平并且选择信号320具有逻辑高电压电平，则第三逻辑与非门306向第二局部读字线224提供逻辑低电压电平(例如，以将第二全局读字线244从第二局部读字线224“解耦”)，并且第三逻辑与门316向第四局部读字线234提供逻辑高电压电平(例如，以将第二全局读字线244“耦合”到第四局部读字线234)。第四局部读字线234耦合到第二行位单元(例如，图2中的第二位单元阵列)。
第一全局读字线240、全局写字线242、以及第二全局读字线244位于共用金属层(例如，图2的第四金属层(M4))中。由此，图4的方法400可提供用于将全局字线240-244耦合到相应的局部字线220-224、230-234以使得全局字线240-244可被放置在共用金属层中的技术。
参照图5，描绘了一种电子设备的特定解说性实施例的框图并将其一般地标示为500。电子设备500包括耦合到存储器532的处理器510，诸如数字信号处理器(DSP)或中央处理单元(CPU)。
处理器510可耦合到SRAM器件564，该SRAM器件564包括具有共享全局字线的位单元阵列。例如，SRAM器件564可包括图2的位单元202-208并且可包括如关于图2所描述的金属层配置。在特定实施例中，SRAM器件564还可包括图2-3的行选择逻辑250。在另一特定实施例中，行选择逻辑250的功能可由处理器510来实现。应当注意，尽管图5解说了对耦合到处理器510的SRAM器件564的使用，但这不应被视为是限制性的。根据本公开的SRAM器件(诸如SRAM器件564)可被包括在任何类型的电子设备的任何类型的存储器中。
图5示出了耦合到处理器510和显示器528的显示控制器526。编码器/解码器(CODEC)534也可耦合到处理器510。扬声器536和话筒538可耦合到CODEC 534。图5还指示无线控制器540可耦合到处理器510和天线542。在特定实施例中，处理器510、显示控制器526、存储器532、CODEC 534以及无线控制器540被包括在系统级封装或片上系统设备(例如，移动站调制解调器(MSM))522中。在特定实施例中，输入设备530和电源544耦合到片上系统设备522。此外，在特定实施例中，如图5中所解说的，显示器528、输入设备530、扬声器536、话筒538、天线542和电源544在片上系统设备522外部。然而，显示器528、输入设备530、扬声器536、话筒538、天线542和电源544中的每一者可耦合到片上系统设备522的组件，诸如接口或控制器。
尽管在图5的无线设备500中描绘了SRAM器件564，但在其他实施例中，SRAM器件564可被包括在其他设备中。作为非限定性示例，SRAM器件564可被包括在机顶盒、娱乐单元、导航设备、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、视频播放器、数字视频播放器、数字视频盘(DVD)播放器、便携式数字视频播放器、或任何其他设备中。
结合所描述的各实施例，一种装备包括用于执行读操作的第一装置，其被配置成选择性地耦合到第一行位单元和第二行位单元。例如，用于执行读操作的第一装置可包括图2-3的第一全局读字线240、图5的SRAM器件564、被配置成执行读操作的一个或多个其他器件、或者其任何组合。
该装备还包括用于执行读操作的第二装置，其被配置成选择性地耦合到第一行位单元和第二行位单元。例如，用于执行读操作的第二装置可包括图2-3的第二全局读字线244、图5的SRAM器件564、被配置成执行读操作的一个或多个其他器件、或者其任何组合。
该装备还包括用于执行写操作的装置，其被配置成选择性地耦合到第一行位单元和第二行位单元。例如，用于执行写操作的装置可包括图2-3的全局写字线242、图5的SRAM器件564、被配置成执行写操作的一个或多个其他器件、或者其任何组合。用于执行读操作的第一装置、用于执行读操作的第二装置、以及用于执行写操作的装置可位于共用金属层(例如，图2的第四金属层(M4))中。
上文公开的器件和功能性可被设计和配置在存储于计算机可读介质上的计算机文件(例如，RTL、GDSII、GERBER等)中。一些或全部此类文件可被提供给基于此类文件来制造器件的制造处理人员。结果得到的产品包括半导体晶片，其随后被切割成半导体管芯并被封装成半导体芯片。这些芯片可被用在电子设备中。图6描绘了电子设备制造过程600的特定解说性实施例。例如，制造过程600可用于制造包括根据关于图2-3所描述的共享全局字线技术的位单元阵列的电子设备。
在制造过程600处(诸如在研究计算机606处)接收物理器件信息602。物理器件信息602可包括表示根据关于图2-3所描述的共享全局字线技术的位单元阵列的至少一个物理性质的设计信息。例如，物理器件信息602可包括经由耦合到研究计算机606的用户接口604输入的物理参数、材料特性、以及结构信息。研究计算机606包括耦合到计算机可读介质(例如，非瞬态计算机可读介质)(诸如存储器610)的处理器608，诸如一个或多个处理核。存储器610可存储计算机可读指令，其可被执行以使处理器608变换物理器件信息602以遵循某一文件格式并生成库文件612。
在特定实施例中，库文件612包括至少一个包括经变换的设计信息的数据文件。例如，库文件612可包括被提供以供与电子设计自动化(EDA)工具620一起使用的位单元的库，包括根据关于图2-3所描述的共享全局字线技术的位单元阵列。
库文件612可在设计计算机614处与EDA工具620协同使用，设计计算机614包括耦合到存储器618的处理器616，诸如一个或多个处理核。EDA工具620可被存储为存储器618处的处理器可执行指令，以使得设计计算机614的用户能够设计库文件612的、包括根据关于图2-3所描述的共享全局字线技术的位单元阵列的电路。例如，设计计算机614的用户可经由耦合到设计计算机614的用户接口624来输入电路设计信息622。电路设计信息622可包括表示根据关于图2-3所描述的共享全局字线技术的位单元阵列的至少一个物理性质的设计信息。为了解说，电路设计性质可包括特定电路的标识以及与电路设计中其他元件的关系、定位信息、特征尺寸信息、互连信息、或表示根据关于图2-3所描述的共享全局字线技术的位单元阵列的物理性质的其他信息。
设计计算机614可被配置成变换设计信息(包括电路设计信息622)以遵循某一文件格式。为了解说，该文件格式可包括以分层格式表示关于电路布局的平面几何形状、文本标记、以及其他信息的数据库二进制文件格式，诸如图形数据系统(GDSII)文件格式。设计计算机614可被配置成生成包括经变换的设计信息的数据文件，诸如包括描述根据关于图2-3所描述的共享全局字线技术的位单元阵列的信息以及其他电路或信息的GDSII文件626。为了解说，数据文件可包括与片上系统(SOC)相对应的信息，该SOC包括根据关于图2-3所描述的共享全局字线技术的位单元阵列，并且还包括该SOC内的附加电子电路和组件。
可在制造过程628处接收GDSII文件626，以根据GDSII文件626中的经变换的信息来制造根据关于图2-3所描述的共享全局字线技术的位单元阵列。例如，器件制造过程可包括将GDSII文件626提供给掩模制造商630以创建一个或多个掩模，诸如用于与光刻处理联用的掩模，其被解说为代表性掩模632。掩模632可在制造过程期间被用于生成一个或多个晶片633，晶片633可被测试并被分成管芯，诸如代表性管芯636。管芯636包括包含一器件的电路，该器件包括根据关于图2-3所描述的共享全局字线技术的位单元阵列。
例如，制造过程628可包括处理器634和存储器635以发起和/或控制制造过程628。存储器635可包括可执行指令，诸如计算机可读指令或处理器可读指令。这些可执行指令可包括可由计算机(诸如处理器634)执行的一个或多个指令。
制造过程628可由全自动化或部分自动化的制造系统来实现。例如，制造过程628可以根据调度来自动化。制造系统可包括用于执行一个或多个操作以形成半导体器件的制造装备(例如，处理工具)。例如，制造装备可被配置成使用化学气相沉积(CVD)和/或物理气相沉积(PVD)来沉积一种或多种材料，使用单掩模或多掩模光刻-蚀刻工艺(例如，双掩模LELE)来图案化材料，使用光刻-冻结-光刻-蚀刻(LFLE)工艺来图案化材料，使用自对准双图案化(SADP)工艺来图案化材料，外延生长一种或多种材料，共形地沉积一种或多种材料，施加硬掩模，施加蚀刻掩模，执行蚀刻，执行平坦化，形成虚设栅极堆叠，形成栅极堆叠，执行标准清理1型，等等。在特定实施例中，制造过程628对应于与小于14nm(例如，10nm、7nm等)的技术节点相关联的半导体制造工艺。用于制造器件(例如，包括根据关于图2-3所描述的共享全局字线技术的位单元阵列)的特定工艺或工艺的组合可基于设计约束和可用材料/装备。由此，在特定实施例中，在器件的制造期间可使用与本文所描述的不同的工艺。
制造系统(例如，执行制造过程628的自动化系统)可具有分布式架构(例如，分层结构)。例如，该制造系统可包括根据该分布式架构分布的一个或多个处理器(诸如处理器634)、一个或多个存储器(诸如存储器635)、和/或控制器。该分布式架构可包括控制或发起一个或多个低级系统的操作的高级处理器。例如，制造过程628的高级部分可包括一个或多个处理器(诸如处理器634)，并且低级系统可各自包括一个或多个对应控制器或可受其控制。特定低级系统的特定控制器可从特定高级系统接收一个或多个指令(例如，命令)，可向下级模块或处理工具发布子命令，以及可反过来向该特定高级系统传达状态数据。一个或多个低级系统中的每个低级系统可与一件或多件对应制造装备(例如，处理工具)相关联。在特定实施例中，该制造系统可包括分布在该制造系统中的多个处理器。例如，低级系统组件的控制器可包括处理器，诸如处理器634。
替换地，处理器634可以是该制造系统的高级系统、子系统、或组件的一部分。在另一实施例中，处理器634包括制造系统的各种等级和组件处的分布式处理。
存储器635中所包括的可执行指令可使得处理器634能够形成(或者发起形成)根据关于图2-3所描述的共享全局字线技术的位单元阵列。管芯636可被提供给封装过程638，其中管芯636被纳入到代表性封装640中。例如，封装640可包括单个管芯636或多个管芯，诸如系统级封装(SiP)安排。封装640可被配置成遵循一个或多个标准或规范，诸如电子器件工程联合委员会(JEDEC)标准。
关于封装640的信息可被分发给各产品设计者(诸如经由存储在计算机646处的组件库)。计算机646可包括耦合到存储器650的处理器648，诸如一个或多个处理核。印刷电路板(PCB)工具可作为处理器可执行指令被存储在存储器650处，以处理经由用户接口644从计算机646的用户接收的PCB设计信息642。PCB设计信息642可包括经封装半导体器件在电路板上的物理定位信息，该经封装半导体器件对应于包括根据关于图2-3所描述的共享全局字线技术的位单元阵列的封装640。
计算机646可被配置成变换PCB设计信息642以生成数据文件，诸如具有包括经封装的半导体器件在电路板上的物理定位信息、以及电连接(诸如迹线和通孔)的布局的数据的GERBER文件652，其中经封装的半导体器件对应于包括根据关于图2-3所描述的共享全局字线技术的位单元阵列的封装640。在其他实施例中，由经变换的PCB设计信息生成的数据文件可具有除GERBER格式以外的格式。
可在板组装过程654处接收GERBER文件652并且该GERBER文件652被用于创建PCB，诸如根据GERBER文件652内存储的设计信息来制造的代表性PCB 656。例如，GERBER文件652可被上传到一个或多个机器以执行PCB生产过程的各个步骤。PCB 656可填充有电子组件(包括封装640)以形成代表性印刷电路组装件(PCA)658。
可在产品制造过程660处接收PCA 658并将PCA 658集成到一个或多个电子设备中，诸如第一代表性电子设备662和第二代表性电子设备664。例如，第一代表性电子设备662、第二代表性电子设备664、或这两者可包括或对应于图5的电子设备500、或其组件，诸如SRAM器件564。作为解说性而非限定性示例，第一代表性电子设备662、第二代表性电子设备664、或这两者可包括通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、卫星电话、计算机、平板设备、便携式计算机、车辆内的处理器(或其他电子设备)、或台式计算机。替换地或另外地，第一代表性电子设备662、第二代表性电子设备664、或这两者可包括其中集成了根据关于图2-3所描述的共享全局字线技术的位单元阵列的机顶盒、娱乐单元、导航设备、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、视频播放器、数字视频播放器、数字视频盘(DVD)播放器、便携式数字视频播放器、存储或检索数据或计算机指令的任何其他设备、或其组合。作为另一解说性而非限定性示例，电子设备662和664中的一者或多者可包括远程单元(诸如移动电话)、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、启用全球定位系统(GPS)的设备、导航设备、固定位置数据单元(诸如仪表读数装备)、或者存储或检索数据或计算机指令的任何其他设备、或其任何组合。尽管图6解说了根据本公开的教导的远程单元，但本公开不限于这些所解说的单元。本公开的各实施例可合适地用在包括包含存储器和片上电路系统的有源集成电路系统的任何设备中。
一种包括根据关于图2-3所描述的共享全局字线技术的位单元阵列的器件可以被制造、处理并纳入到电子设备中，如在解说性过程600中所描述的。关于图1A-6所公开的各实施例的一个或多个方面可被包括在各个处理阶段，诸如被包括在库文件612、GDSII文件626(例如，具有GDSII格式的文件)、以及GERBER文件652(例如，具有GERBER格式的文件)内，以及被存储在研究计算机606的存储器610、设计计算机614的存储器618、计算机646的存储器650、在各个阶段(诸如在板组装过程654处)使用的一个或多个其他计算机或处理器(未示出)的存储器处，并且还被纳入到一个或多个其他物理实施例中，诸如掩模632、管芯636、封装640、PCA 658、其他产品(诸如原型电路或设备(未示出))、或其任何组合。尽管描绘了从物理器件设计到最终产品的各个代表性生产阶段，但在其他实施例中可使用较少的阶段或可包括附加阶段。类似地，过程600可由单个实体或者由执行过程600的各个阶段的一个或多个实体来执行。
尽管图1A-6中的一者或多者可能解说了根据本公开的教导的系统、装置、和/或方法，但本公开不限于这些所解说的系统、装置、和/或方法。本公开的各实施例可以合适地用在包括集成电路系统(包括存储器、处理器和片上电路系统)的任何设备中。图1A-6中任一者的如本文所解说或描述的一个或多个功能或组件可与图1A-6中另一者的一个或多个其他部分相组合。因此，本文中所描述的任何单个实施例都不应被解释为是限定性的，并且可以合适地组合本公开的各实施例而不脱离本公开的教导。
技术人员将进一步领会，结合本文所公开的实施例来描述的各种解说性逻辑框、配置、模块、电路、和算法步骤可被实现为电子硬件、由处理器执行的计算机软件、或这两者的组合。各种解说性组件、框、配置、模块、电路、和步骤已经在上文以其功能性的形式作了一般化描述。此类功能性是被实现为硬件还是处理器可执行指令取决于具体应用和加诸于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。
结合本文所公开的实施例描述的方法或算法的各步骤可直接用硬件、由处理器执行的软件模块或这两者的组合来实现。软件模块可驻留在随机存取存储器(RAM)、闪存、只读存储器(ROM)、可编程只读存储器(PROM)、可擦式可编程只读存储器(EPROM)、电可擦式可编程只读存储器(EEPROM)、寄存器、硬盘、可移动盘、压缩盘只读存储器(CD-ROM)、或本领域中所知的任何其他形式的非瞬态存储介质中。示例性存储介质耦合到处理器，以使该处理器能从/向该存储介质读写信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在专用集成电路(ASIC)中。ASIC可驻留在计算设备或用户终端中。在替换方案中，处理器和存储介质可作为分立组件驻留在计算设备或用户终端中。
提供前面对所公开的实施例的描述是为了使本领域技术人员皆能制作或使用所公开的实施例。对这些实施例的各种修改对于本领域技术人员而言将是显而易见的，并且本文所定义的原理可被应用于其他实施例而不会脱离本公开的范围。因此，本公开并非旨在被限定于本文中示出的实施例，而是应被授予与如由所附权利要求定义的原理和新颖性特征一致的最广的可能范围。

Claims (28)

1.一种存储装置，包括：
位单元阵列，所述位单元阵列包括第一行位单元和第二行位单元；
第一全局读字线，所述第一全局读字线被配置成选择性地耦合到所述第一行位单元和所述第二行位单元；以及
第二全局读字线，所述第二全局读字线被配置成选择性地耦合到所述第一行位单元和所述第二行位单元；
其中，所述第一全局读字线和所述第二全局读字线位于共用金属层中，
其中，所述存储装置进一步包括全局写字线，所述全局写字线被配置成选择性地耦合到所述第一行位单元和所述第二行位单元，其中，所述全局写字线位于所述共用金属层中。
2.如权利要求1所述的存储装置，其特征在于，进一步包括行选择逻辑，所述行选择逻辑被配置成：
接收选择信号；
如果所述选择信号具有第一逻辑值，则将所述第一全局读字线、所述第二全局读字线、以及所述全局写字线耦合到所述第一行位单元；以及
如果所述选择信号具有第二逻辑值，则将所述第一全局读字线、所述第二全局读字线、以及所述全局写字线耦合到所述第二行位单元。
3.如权利要求1所述的存储装置，其特征在于，所述共用金属层是第四金属层。
4.如权利要求1所述的存储装置，其特征在于，所述位单元阵列是使用小于14纳米(nm)的半导体制造工艺来制造的。
5.如权利要求4所述的存储装置，其特征在于，所述半导体制造工艺是10nm工艺。
6.如权利要求5所述的存储装置，其特征在于，所述第一全局读字线的间距是大约80nm，其中，所述第二全局读字线的间距是大约80nm，并且其中，全局写字线的间距是大约80nm。
7.如权利要求4所述的存储装置，其特征在于，所述半导体制造工艺是7nm工艺。
8.如权利要求1所述的存储装置，其特征在于，进一步包括：
耦合到所述第一行位单元的第一局部读字线，所述第一局部读字线是在第二金属层中形成的；
耦合到所述第一行位单元的第二局部读字线，所述第二局部读字线是在所述第二金属层中形成的；以及
耦合到所述第一行位单元的第一局部写字线，所述第一局部写字线是在第三金属层中形成的。
9.如权利要求8所述的存储装置，其特征在于，进一步包括：
耦合到所述第二行位单元的第三局部读字线，所述第三局部读字线是在所述第二金属层中形成的；
耦合到所述第二行位单元的第四局部读字线，所述第四局部读字线是在所述第二金属层中形成的；以及
耦合到所述第二行位单元的第二局部写字线，所述第二局部写字线是在所述第三金属层中形成的。
10.如权利要求1所述的存储装置，其特征在于，所述第一行位单元包括3端口静态随机存取存储器(SRAM)位单元。
11.如权利要求1所述的存储装置，其特征在于，所述位单元阵列、所述第一全局读字线、以及所述第二全局读字线被集成在静态随机存取存储器(SRAM)器件中，并且其中，所述SRAM器件被集成在移动通信设备中。
12.如权利要求1所述的存储装置，其特征在于，所述位单元阵列、所述第一全局读字线、以及所述第二全局读字线被集成在静态随机存取存储器(SRAM)器件中，并且其中，所述SRAM器件被集成在通信单元中。
13.一种用于操作存储装置的方法，包括：
在行选择逻辑处接收选择信号；
如果所述选择信号具有第一逻辑值，则将第一全局读字线和第二全局读字线耦合到第一行位单元；以及
如果所述选择信号具有第二逻辑值，则将所述第一全局读字线和所述第二全局读字线耦合到第二行位单元；
其中，所述第一全局读字线和所述第二全局读字线位于共用金属层中，
其中，所述方法进一步包括：
将全局写字线选择性地耦合到所述第一行位单元和所述第二行位单元，其中，所述全局写字线位于所述共用金属层中。
14.如权利要求13所述的方法，其特征在于，进一步包括：
如果所述选择信号具有所述第一逻辑值，则将所述全局写字线耦合到所述第一行位单元；以及
如果所述选择信号具有所述第二逻辑值，则将所述全局写字线耦合到所述第二行位单元。
15.如权利要求13所述的方法，其特征在于，所述共用金属层是第四金属层。
16.如权利要求13所述的方法，其特征在于，所述第一行位单元和所述第二行位单元是使用小于14纳米(nm)的半导体制造工艺来制造的。
17.如权利要求16所述的方法，其特征在于，所述半导体制造工艺是7nm工艺或10nm工艺。
18.一种包括指令的非瞬态计算机可读介质，所述指令在由处理器执行时使所述处理器：
如果接收到的选择信号具有第一逻辑值，则发起将第一全局读字线和第二全局读字线耦合到第一行位单元；以及
如果所述接收到的选择信号具有第二逻辑值，则发起将所述第一全局读字线和所述第二全局读字线耦合到第二行位单元；
其中，所述第一全局读字线和所述第二全局读字线位于共用金属层中，
其中，所述非瞬态计算机可读介质进一步包括在由所述处理器执行时使所述处理器执行以下操作的指令：
将全局写字线选择性地耦合到所述第一行位单元和所述第二行位单元，其中，所述全局写字线位于所述共用金属层中。
19.如权利要求18所述的非瞬态计算机可读介质，其特征在于，进一步包括在由所述处理器执行时使所述处理器执行以下操作的指令：
如果所述接收到的选择信号具有所述第一逻辑值，则发起将所述全局写字线耦合到所述第一行位单元；以及
如果所述接收到的选择信号具有所述第二逻辑值，则发起将所述全局写字线耦合到所述第二行位单元。
20.如权利要求18所述的非瞬态计算机可读介质，其特征在于，所述共用金属层是第四金属层。
21.如权利要求18所述的非瞬态计算机可读介质，其特征在于，所述第一行位单元和所述第二行位单元是使用小于14纳米(nm)的制造工艺来制造的。
22.如权利要求18所述的非瞬态计算机可读介质，其特征在于，所述第一行位单元包括3端口静态随机存取存储器(SRAM)位单元。
23.如权利要求22所述的非瞬态计算机可读介质，其特征在于，所述3端口SRAM位单元包括第一读端口、第二读端口、以及写端口，其中，第一局部读字线将所述第一全局读字线耦合到所述第一读端口，其中，第二局部读字线将所述第二全局读字线耦合到所述第二读端口，其中，局部写字线将全局写字线耦合到所述写端口，其中，所述第一局部读字线和所述第二局部读字线位于第二金属层中，并且其中，所述局部写字线位于第三金属层中。
24.一种存储装备，包括：
用于执行读操作的第一装置，其被配置成选择性地耦合到第一行位单元和第二行位单元；以及
用于执行读操作的第二装置，其被配置成选择性地耦合到所述第一行位单元和所述第二行位单元；
其中，所述用于执行读操作的第一装置和所述用于执行读操作的第二装置位于共用金属层中，
其中，所述存储装备进一步包括用于执行写操作的装置，其被配置成选择性地耦合到所述第一行位单元和所述第二行位单元，其中，所述用于执行写操作的装置位于所述共用金属层中。
25.如权利要求24所述的存储装备，其特征在于，所述共用金属层是第四金属层。
26.如权利要求24所述的存储装备，其特征在于，所述第一行位单元包括3端口静态随机存取存储器(SRAM)位单元。
27.如权利要求26所述的存储装备，其特征在于，所述3端口SRAM位单元包括第一读端口、第二读端口、以及写端口。
28.如权利要求27所述的存储装备，其特征在于，第一局部读字线将所述用于执行读操作的第一装置耦合到所述第一读端口，其中，第二局部读字线将所述用于执行读操作的第二装置耦合到所述第二读端口，并且其中，局部写字线将所述用于执行写操作的装置耦合到所述写端口。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9558811B1 (en) * 2014-09-02 2017-01-31 Marvell International Ltd. Disturb-proof static RAM cells
US9524972B2 (en) * 2015-02-12 2016-12-20 Qualcomm Incorporated Metal layers for a three-port bit cell
US10521545B2 (en) * 2016-04-15 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Placement constraint method for multiple patterning of cell-based chip design
US10860320B1 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Orthogonal data transposition system and method during data transfers to/from a processing array
US10998040B2 (en) 2016-12-06 2021-05-04 Gsi Technology, Inc. Computational memory cell and processing array device using the memory cells for XOR and XNOR computations
KR102666075B1 (ko) 2016-12-16 2024-05-14 삼성전자주식회사 메모리 장치 및 메모리 장치의 도전 라인들의 배치 방법
US11222691B2 (en) * 2020-03-09 2022-01-11 Mediatek Inc. Double-pitch-layout techniques and apparatus thereof
US11361817B2 (en) 2020-08-25 2022-06-14 Qualcomm Incorporated Pseudo-triple-port SRAM bitcell architecture
US11302388B2 (en) 2020-08-25 2022-04-12 Qualcomm Incorporated Decoding for pseudo-triple-port SRAM
US11398274B2 (en) 2020-08-25 2022-07-26 Qualcomm Incorporated Pseudo-triple-port SRAM
US11955169B2 (en) * 2021-03-23 2024-04-09 Qualcomm Incorporated High-speed multi-port memory supporting collision

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5455787A (en) * 1993-03-19 1995-10-03 Fujitsu Limited Semiconductor memory device
CN1905063A (zh) * 2005-07-29 2007-01-31 台湾积体电路制造股份有限公司 存储器装置与双端口静态随机存取存储器
CN101083268A (zh) * 2006-05-31 2007-12-05 Arm有限公司 存储单元中的金属线布局
JP2008282843A (ja) * 2007-05-08 2008-11-20 Umc Japan スタティック・ランダム・アクセス・メモリセル

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5991224A (en) * 1998-05-22 1999-11-23 International Business Machines Corporation Global wire management apparatus and method for a multiple-port random access memory
JP2004192694A (ja) 2002-12-10 2004-07-08 Renesas Technology Corp 半導体記憶装置
JP5362198B2 (ja) 2007-08-31 2013-12-11 ルネサスエレクトロニクス株式会社 半導体装置
JP5151370B2 (ja) 2007-09-28 2013-02-27 ソニー株式会社 半導体装置
KR20120030193A (ko) 2010-09-17 2012-03-28 삼성전자주식회사 3차원 반도체 장치의 제조 방법
KR20130031483A (ko) * 2011-09-21 2013-03-29 에스케이하이닉스 주식회사 불휘발성 메모리 장치
US9058860B2 (en) 2012-03-29 2015-06-16 Memoir Systems, Inc. Methods and apparatus for synthesizing multi-port memory circuits
US8902672B2 (en) 2013-01-01 2014-12-02 Memoir Systems, Inc. Methods and apparatus for designing and constructing multi-port memory circuits

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5455787A (en) * 1993-03-19 1995-10-03 Fujitsu Limited Semiconductor memory device
CN1905063A (zh) * 2005-07-29 2007-01-31 台湾积体电路制造股份有限公司 存储器装置与双端口静态随机存取存储器
CN101083268A (zh) * 2006-05-31 2007-12-05 Arm有限公司 存储单元中的金属线布局
JP2008282843A (ja) * 2007-05-08 2008-11-20 Umc Japan スタティック・ランダム・アクセス・メモリセル

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