CN1905063A - 存储器装置与双端口静态随机存取存储器 - Google Patents

存储器装置与双端口静态随机存取存储器 Download PDF

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Abstract

本发明提供一种存储器装置与双端口静态随机存取存储器。该存储器装置包含有一存储器单元阵列、至少二信号线以及一交错区。存储器单元阵列具有多个存储器，排列成列与行，其中，每一列与行包含有多个存储器。二信号线沿着该等存储器的一列延伸，该二信号线的分别电连接到位于该列中的每一存储器的第一以及第二端。交错区与每一行相关联，一第一列中的该等二信号线是交错于该交错区中的一第一交错区。本发明所述存储器装置与双端口静态随机存取存储器，不但可以减少电阻差异，还可以达到量产容易、电路面积缩小或是效能改善之类的种种好处。

Description

存储器装置与双端口静态随机存取存储器
技术领域
本发明是大致关于半导体存储装置，特别是关于可减少电阻差异的存储器装置与双端口静态随机存取存储器。
背景技术
半导体晶片(chip)上的一个特征的物理尺寸一般称作特征尺寸(feature size)。只要降低或是减小特征尺寸，就可以容许更多的元件或是结构设置于单一晶片上，也可以容许更多的元件或是结构设置于单一晶圆上，借此，可以降低每一晶圆或是每一晶片的生产成本。有的半导体装置具有存储器单元(memory cell)，也必须要缩小特征尺寸来降低生产成本。除了缩小特征尺寸之外，可以透过变更布局(layout)的方式，来增加集成度，而容许更多的单元放置在每一晶圆上。一样的，有许多的目标可以透过变更布局的方式来达成，譬如说，改善装置的效能或是使量产更为容易。但是，变更布局也可能对于存储器导致了其他不良的问题，举例来说，在存储器阵列中的速度、噪声或是稳定性等等都可能受到影响。
对于双端口存储器而言，这种布局上的需求更为明显。相较于单端口存储器仅仅可以透过一个端口读写数据，双端口存储器可以同时透过两个端口来读写数据。然而，虽然有以上的优点，双端口存储器也增加了某些问题。譬如说，用一样的设计规范(design rule)时，一个双端口SRAM的面积大小，往往高达一个单端口SRAM的面积的两倍以上。因此，为了成本上的考量，往往需要比较积极的布局，但对于元件效能的影响也不得不考虑。
发明内容
为解决现有技术中的上述问题，本发明的提供一种存储器装置，包含有一存储器单元阵列、至少二信号线、以及一交错区。存储器单元阵列具有多个存储器，排列成列(column)与行(row)，其中，每一列与行包含有多个存储器。二信号线沿着该等存储器的一列延伸，该二信号线的分别电连接到位于该列中的每一存储器的第一端以及第二端。交错区与每一行相关联，一第一列中的该等二信号线是交错于该交错区中的一第一交错区。
本发明所述的存储器装置，一第二列中的该等二信号线于该第一交错区中并没有交错，且该第二列邻接于该第一列。
本发明所述的存储器装置，该第一交错区是位于二行之间。
本发明所述的存储器装置，该等信号线是为位线(bit lines)，该等存储器是为双端口(dual ported)单元，每一列另具有二额外位线，电连接到该列中的每一个存储器的一第三端与一第四端。
本发明所述的存储器装置，该等二额外位线交错于该第一交错区中。
本发明所述的存储器装置，另包含有：至少两条字线(wordlines)，位于每一行，其中的一第一字线是电连接至每一行中的每一存储器的一第五端，其中的一第二字线是电连接至每一行中的每一存储器的一第六端。
本发明所述的存储器装置，每一存储器包含有四个传送元件(pass device)，每一传送元件至少具有两个电极，每一电极是连接到该第一端至第六端的其中之一。
本发明所述的存储器装置，该等存储器是为双端口静态随机存取存储器(static random access memory，SRAM)，该等传送元件是为晶体管，其中，二个晶体管的栅极是连接到该第一字线，另两个晶体管的栅极是连接到该第二字线，且每一存储器具有一低于三分之一的高宽比。
本发明所述的存储器装置，至少该等存储器的其中之一，从该等位线的其中两条看过去，具有不同的相关电阻。
本发明所述的存储器装置，每一存储器具有至少四个沾粘接触(butt contact)。
本发明的亦提供一双端口静态随机存取存储器，包含有四个传送晶体管，两个拉高晶体管，以及两个拉低晶体管、四条位线、以及第一字线以及第二字线。由一第一传送晶体管的一电极端到一第一拉低晶体管的连接路径构成具有一第一电阻值的一第一结构。由一第二传送晶体管的一电极端到一第二拉低晶体管的连接路径构成具有一第二电阻值的一第二结构。该第一电阻值是大于该第二电阻值，且该第一与第二传送晶体管是不对称。每一位线电连接至该等传送晶体管其中之一。该第一字线连接到该等传送晶体管其中二个的一第一电极，该第二字线连接到该等传送晶体管其中另二个的一第一电极。
本发明所述的双端口静态随机存取存储器，由一第三传送晶体管的一电极端到该第二拉低晶体管的连接路径构成具有一第三电阻值的一第三结构，由一第四传送晶体管的一电极端到该第一拉低晶体管的连接路径构成具有一第四电阻值的一第四结构，该第三电阻是大于该第四电阻，且该第三与第四传送晶体管是不对称。
本发明所述的双端口静态随机存取存储器，该第一传送晶体管的沟道宽度是大于该第二传送晶体管的沟道宽度。
本发明所述的双端口静态随机存取存储器，该第一传送晶体管的沟道宽度是5％大于该第二传送晶体管的沟道宽度。
本发明所述的双端口静态随机存取存储器，该双端口静态随机存取存储器是透过二分享的信号线，连接至位于隔壁行的一第二双端口静态随机存取存储器，其中，该等分享的信号线是交错于与该行相关的一交错区。
本发明所述的双端口静态随机存取存储器，另包含有四个沾粘接触，其中，两个沾粘接触是设于该等传送晶体管至该等拉低晶体管之间，另两个沾粘接触是设该等拉高晶体管之间。
本发明的亦提供一双端口静态随机存取存储器，包含有四个传送晶体管、两个拉高晶体管、两个拉低晶体管、一第一沾粘接触、以及一第二沾粘接触、第一字线以及第二字线、以及四条位线。该第一沾粘接触用以连接一第一传送晶体管与该等拉高与拉低晶体管其中之一。该第二沾粘接触用以连接一第二传送晶体管与该等拉高与拉低晶体管其中之一。该第一字线连接到该等传送晶体管其中二个的一第一电极，该第二字线连接到该等传送晶体管其中另二个的一第一电极。每一位线电连接至该等传送晶体管其中之一。
本发明所述存储器装置与双端口静态随机存取存储器，不但可以减少电阻差异，还可以达到量产容易、电路面积缩小或是效能改善之类的种种好处。
附图说明
图1显示一存储器电路图；
图2为图1中的双端口SRAM单元的一种布局图；
图3显示图2中的双端口SRAM单元的后续几层的布局图；
图4显示具有交错信号线的一存储器阵列的电路连接示意图；
图5显示交错的信号线的布局图的一实施例。
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：
图1显示一存储器电路图。此电路图为有八个晶体管的一双端口SRAM单元的电路实施例，以符号100表示。这八个晶体管构成了两个相互栓锁的互补式金属氧化物半导体场效应晶体管(complementary metal-oxide-semiconductor field effecttransistor，CMOSFET)反向器(inverter)，以及四个传送栅(passgate)晶体管(也有人称为pass transistor、access transistor、active transistor)。单元100有拉高晶体管110与115，以及拉低晶体管120与125，还有传送栅晶体管130、135、140以及145。于此说明书中，拉高晶体管可以是用来把电位拉往Vcc或是Vss的晶体管。而在此实施例中，拉高晶体管可以是用来把电位拉到Vcc的晶体管。在此双端口单元中，第一端口使用传送栅晶体管130与135、拉高晶体管110与115以及拉低晶体管120与125，而第二端口使用传送栅晶体管140与145、拉高晶体管110与115以及拉低晶体管120与125。
拉高晶体管110与115的源极耦接到一电源(这里标示为Vcc)150。拉高晶体管110的漏极连接到传送栅晶体管130的一源/漏极、拉低晶体管120的一漏极以及拉高晶体管115的一栅极。一样的，拉高晶体管115的漏极连接到传送栅晶体管135的一源/漏极、拉低晶体管125的一漏极以及拉高晶体管110的一栅极。拉低晶体管120与125的源极耦接到一电源(这里标示为Vss)155。此外，拉低晶体管120跟拉高晶体管110的栅极相互耦接，拉低晶体管125跟拉高晶体管115的栅极相互耦接。
传送栅晶体管130与135的两个源/漏极分别连接到一条位线B1以及一条互补位线B1B。传送栅晶体管130与135的两个栅极都电耦接到一字线WL1。传送栅晶体管140连接于一条位线B2与拉低晶体管120的漏极之间，传送栅晶体管145连接于一条互补位线B2B与拉低晶体管125的漏极之间。传送栅晶体管140与145的两个栅极都电耦接到另一字线WL2。位线B1、B1B、B2、B2B以及字线WL1与WL2可能延伸到其他的SRAM存储器或是其他的别种单元，也可能延伸到其他种类的存储器。
SRAM存储器的一种可能的架构，是一条信号线跟其互补信号线到中间栓锁的两个反向器的端点之间构成了两条具有截然不同布局的导电路径。因为布局的不同，所以对于信号线所看到的，到反向器的端点之间的电阻就会有所差异。这样做的原因是为了让存储器所占的面积可以更为缩小，而且也可以得到一个不一样的高宽比(aspect ratio)(存储器宽度跟长度的比例)。譬如说，高宽比小于1的话，就可以缩短平行于宽边的信号线的长度，因此，可以增加存储器阵列的效能。不幸的，这样的架构，因为信号线跟其互补信号线所看到的电流路径电阻不一样，往往导致信号线跟其互补信号线之间的电流不匹配(match)。更严重的话，可能导致存储器逻辑电平的误判的类似效能问题的发生。
在存储器单元100中，一种实施例可能使位线B1与B2所看到的电流路径的电阻值，跟互补位线B1B与B2B所看到的电流路径的电阻值不同。这种状况显示于图1中的电路，而更仔细的电路路径将会解释于稍后的图2中。从第一端口来看，从位线B1跟传送栅晶体管130的接触到拉低晶体管120的漏极(或是拉高晶体管110的漏极)，用一个符号130a来表示其中的电阻。从互补位线B1B跟传送栅晶体管135的接触到拉低晶体管125的漏极(或是拉高晶体管115的漏极)，用一个符号135a来表示其中的电阻。电阻130a的电阻值可能高于电阻135a的电阻值。从第二端口来看，从位线B2跟传送栅晶体管140的接触到拉低晶体管120的漏极，用一个符号140a来表示其中的电阻。从互补位线B2B跟传送栅晶体管145的接触到拉低晶体管125的漏极，用一个符号145a来表示其中的电阻。刚好跟第一端口相反的，电阻140a的电阻值可能低于电阻145a的电阻值。这样的结果，可能导致位线B1与B1B之间，以及B2与B2B之间的电流不匹配。以下将说明如何处理这样的问题的改良。
图2为图1中的双端口SRAM单元的一种布局图。尽管对于熟悉布局的人来说，此布局图已经可以是简而易懂，以下将简短的解释此布局图的结构。N型阱区260c隔开了两个P型阱区260a与260b，且平行于此单元200的宽边200a。虽然图2中没有显示，位线B1、B1B、B2与B2B大致是沿着单元200的宽边200a方向延伸，字线WL1与WL2大致是沿着单元200的长边200b方向延伸。图2虽然没有显示代表位线跟字线的金属层布局，但是显示了位线跟字线连接到此单元200的接触：位线B1透过接触220b、位线B1B透过接触225b、位线B2透过接触230c、位线B2B透过接触235c、字线WL1透过接触210a、字线WL2透过接触210b。P型阱260a中有晶体管120、140以及145；P型阱260b中有晶体管125、130以及135。N型阱260c中有两个拉高晶体管110跟115。图2仅仅显示一种可能的布局，而不限定其他的显而易见的变化。
如同本领域技术人员对图2的布局图所能了解的一样，以下对于图2的布局图结构稍作解释。传送栅晶体管130的布局图中，栅极220a是一个多晶硅(polysilicon)，位于主动区(active region)中的一个源/漏极则透过接触220b连接到位线B1(请见图1)。在此实施例中，位线B1的跑线是透过第二金属层，而图2仅仅显示到第一金属层。类似的，传送栅晶体管135的布局图中，栅极225a是一个多晶硅、位于主动区(active region)中的一个源/漏极则透过接触225b连接到位线B1B。位线B1B的跑线也在图2中没有显示的第二金属层。拉低晶体管125具有一个多晶硅栅250a。拉高晶体管115与110分别具有多晶硅栅240a与245a。在P型阱区260a中，拉低晶体管具有多晶硅栅255a。传送栅晶体管145与140分别具有多晶硅栅235a与230a。图1中的位线B2与B2B分别透过接触230c与235c来与传送栅晶体管140与145的源/漏极相连接。在此实施例中，连接到电源线的接触有接触245b以及240c(连接到Vcc)、以及接触250b以及255b(连接到Vss)。接触210a则作为字线WL1(请见图1，可能用目前未显示的更高金属层跑线)到第一端口的传送栅晶体管135与130的栅极(225a与220a)的连接。接触210b则作为字线WL2(请见图1，可能用更高的金属层跑线)到第二端口的传送栅晶体管145与140的栅极(235a与230a)的连接。
从此实施例中的布局图就可以看出，如同之前所讨论的，一位线所看到的电流路径的电阻值，跟一互补位线所看到的电流路径的电阻值不同的现象。以第一端口为例，互补位线B1B到拉低晶体管125的漏极所看到的电阻，如果扣除掉传送晶体管135的开启电阻不计，就只有接触225b跟传送晶体管135的两个源/漏极掺杂区所形成的电阻。位线B1到拉低晶体管120的漏极所看到的电阻，如果扣除掉传送晶体管130的开启电阻不计，依序接触了220b、传送晶体管130的两个源/漏极掺杂区、一沾粘接触220c、多晶硅栅250a与240a、一沾粘接触245c、一金属线以及接触255c，这样复杂结构所串接而成的电阻。很明显的，透过这个方式，位线B1所看到的电阻将会比位线B1B所看到的电阻高许多，正如同图1所示。熟悉此技术的人可以了解，在导电路径上，有许多种因素都可能影响位线所看到的电阻值，譬如说，是否有硅化物的形成、接触的架构、金属层的结构、多晶硅层上是否有硅化物等等。硅化物可能是NiSi、CoSi2、TiSi2、PtSi、WiSi2、耐火金属(refractory metal)、金属硅化物或是以上的任何组合。较高的电阻也可能起因于一条位于介电层上较长的导电栅层。
一样的道理，在第二端口中，也一样有两个阻值不同的导电路径：一个是由接触230c跟传送晶体管140的两个源/漏极掺杂区所形成的电阻；另一个则由接触235c、传送晶体管145的两个源/漏极掺杂区、一沾粘接触235b、多晶硅栅255a与245a、一沾粘接触240b、一金属线以及接触225c等等复杂结构所串接而成的电阻。位线B2所看到的电阻值将明显低于互补位线B2B所看到的电阻值，如同图1所示。
对于这两个端口而言，其中都具有一个非常明显、可以估算出来的电阻差异。通过晶体管栅极的路径，主要因为长长的多晶硅栅极层，其电阻会大于10个方块电阻(square resistance)；而主要仅仅通过传送晶体管的两个源/漏极的路径，其电阻可能小于5个方块电阻。方块电阻是一种电阻单位，用四个放置等距离一直线的探针，最外围的两个探针给予定电流，量测中间两个探针的电压差而求得。
这样具有不同电阻的路径的存在，其起因可能是为了要缩小元件尺寸、变更高宽比、缩短信号线的长度或是制程生产上的限制。譬如说，图2中的实施例中的单元边界200就显示了单元长度200b长于单元宽度200a。这样的单元边界200就具有了许多特别的好处，像是较短的位线长度、较高的数据接取速度、较高的单元集成度以及较容易量产。在此实施例中，这样的长方型结构可以提供小于三分之一的高宽比(等同于位线的长度跟字线长度比)。但是，这样的布局却导致了路径上的电阻不匹配，而可能影响的存储器的效能。譬如说，从量测到的数据来看，较低电阻路径所得到的电流为28uA，而较高电阻路径所得到的电流却只有26uA。
为了效能上改善，因此，使用不对称的传送栅晶体管，来匹配两条电流路径，以平衡两条路径的电流。一种实现不对称传送栅晶体管的方式，是使传送晶体管130与145的沟道宽度大于传送晶体管135与140的沟道宽度。两者的宽度大小差异，透过TEM的检视，可以是5％或10％。别种实现不对称传送栅晶体管的方式，包含有改变传送晶体管的沟道长度、或是改变掺杂区的深度等等。本领域技术人员可以了解，在效能、量产以及成本等种种考量下，有许多种方式都可以实现不对称传送栅晶体管。
图2同时也显示于一双端口SRAM存储器中沾粘接触的一实施例。使用这一种接触架构的可能原因是为了缩减单元的面积大小，其他原因可能有效能与生产上的考量。在此实施例中，沾粘接触为标示符号为235b、245c、245b以及220c的接触。沾粘接触220c连接了栅极250a与传送栅晶体管130的一源/漏极主动区。沾粘接触235b连接了栅极255a与传送栅晶体管145的一源/漏极主动区。剩下的两个沾粘接触245c、245b是位于N型阱区260c中，用来连接两个拉高晶体管110与115。这些沾粘接触都是连接一个栅极与一个主动区。在这些沾粘接触的例子中，栅极的多晶硅大致跟作为源极/漏极的主动区切齐。因为栅氧化层或是侧壁子的绝缘物，虽然多晶硅跟主动区几乎粘在一起，但是没有形成电连接。在制程中，金属将会放置在位于多晶硅与主动区上的接触洞中，所以提供了所需的电性连接。这样的沾粘接触可以是一个独立接触洞，且没有金属层直接连接到其他的金属内连接线。在其他的实施例中，这样的沾粘接触可以是两个相粘住的接触，以及一位于上方的金属层所构成。也可以具有一共用孔(common via)连接到其他金属层。或是两个接触洞连接到其他可能的金属层均可。
图3显示图2中的双端口SRAM单元的后续几层的布局图。双端口SRAM单元的边界一样是单元边界200。第二端口使用字线WL2；第一端口使用字线WL1。在此实施例中，字线WL1与WL2是用第三金属层跑线，但是也可能使用其他的金属层。图上也显示了位线B1与B2以及互补位线B1B与B2B。Vss电源线330与335隔开了位线：位线B1与互补位线B1B被Vss电源线335隔开，位线B2与互补位线B2B被Vss电源线330隔开。此外，Vdd电源线340也将两个端口相分隔，避免互相的干扰。这样的分隔可以降低噪声并增加速度。在此实施例中，位线、互补位线以及电源线都是以第二金属层跑线。然而，本领域技术人员均可了解其他种实施例的可能。
从以上的实施例可知，对于同一端口而言，因为所看到的或是所经过的环境不同，一位线的电容负载可能跟一互补位线的电容负载不尽相同。譬如说，虽然说位线B1跟互补位线B1B都透过第二金属层跑线，但是底下的第一金属层所导致的电容负载确并非完全相同，因为第一金属层在位线跟互补位线下的图形有所差异，如同图中的350a-350j所示的第一金属线图形。而这样的电容负载差异对于存取速度与感测边界(sensing margin)都会有不良的影响。在此实施例中，这样的电容负载差异大约是10％。这样的问题不只是会发生在SRAM的状况，在其他的存储器上也可能会发生。
因为电容负载差异所可能导致的问题，此说明书另揭露了一种具有信号线(可能是位线、字线或是数据线等)交错的布局结构。虽然交错的布局结构可以解决上述的问题，(因为经过交错之后，整体来看，一条信号线跟一相交错的信号线所看到的环境就差不多了)，但是交错结构也可能得到量产容易、电路面积缩小或是效能改善之类的种种好处。图4显示了具有交错信号线的一存储器阵列的电路连接示意图。图4内显示了三行(row)的存储器400、405以及410。这些存储器可以是如同图1中的双端口SRAM存储器、6个晶体管的双端口存储器、单端口的SRAM、DRAM、ROM、FPGA等等各样可以构成一个阵列的存储器。阵列是由行(row)(在此为400、405、与410)跟列(column)(在此为415、420、425与430)所构成，每行跟每列都有数个存储器，每行跟每列的交汇处至少有一个存储器单元。每一行有一相关的交错区，在图4中为400a、405a与410a。交错区内可以有存储器的行、也可以独立放置于存储器的两条行之间的区域。阵列大小没有限制。在图4所显示的阵列中，信号线415a与415b，沿着列415的方向，先连接到行400的存储器的两端、然后接着一样连接到行405与410的存储器的端点。信号线415a与415b，于连接整个阵列时，会相互交错。在此实施例中，信号线415a与415b先在与行400相关连的交错区400a中交错，然后又在与行410相关连的交错区410a中交错。但是，在其他的实施例中，这样的交错可能发生在其他不同的地方，譬如说在存储器单元内或是在两个行之间的其它交错区内。此外，下一列420中的两条信号线420a与420b并没有在第一交错区400a中交错，而是在第二交错区405a中交错。信号线交错的位置与频率并没有限定，也并非存储器阵列中的所有信号线都一定要有交错。此外，也并没有限定一列仅仅可以有一对信号线。譬如说，于一双端口存储器阵列中，每一列可以有两对信号线，每一对对应一个端口(也就是列415可以有两条平行于415a跟415b的额外信号线)。这些信号线对可以在同一个交错区交错，或是在不同的交错区交错。
图5显示交错的信号线的布局图的一实施例。此图中显示了具有两列(500a与500b)以及一行(505)的存储器阵列，其中，在行505的存储器单元并没有绘出。此实施例显示了具有双端口单元的阵列的信号线如何在交错区505a与505b中交错。信号线515以及510(跟第一端口相关)交错于交错区505a。在此实施例中，于交错区505a上面的信号线515与510主要是位于第二金属层。在交错区505a中，信号线510，透过一个孔(via)510a，被带到第一金属层，然后，跟停留在第二金属层的信号线515上下交错。在交错之后，信号线510，透过另一个孔(via)510b，被带回到第二金属层。信号线510与515接着延伸以连接位于同一列500a中的其它行的存储器单元。于交错区505b中，信号线515与510并没有交错，且一直维持在第二金属层。第二端口的信号线525以及520在交错区505a中交错。一样的，信号线525一直停留在第二金属层，信号线520则透过孔520a被带到第一金属层、跟信号线525交错、然后又被孔(via)520b带回到第二金属层。交错可以透过带到任何一个金属层来达成，而非限定于一个较高或是较低的金属层。譬如说，在这个实施例中，第三金属层或是其他的导电层也可以使用。此外，数个端口内的信号线并没有限定一定要跟图一样，在同样的交错区中一起交错。
在列500b中的交错区505a里面，信号线并没有交错。在此实施例中，信号线530、535、540与545，在交错区505a里面时，一直停留在第二金属层。但是，到交错区505b里面时，列500b中的信号线530、535、540与545就透过第一金属层的运用而两两交错。于交错区505b中，信号线525、520、515与510并没有交错。标示为560、565、570、以及575的是Vss电源线，标示为550以及555的是Vdd电源线。在此实施例中，电源线分别放在信号线间，可以降低噪声，提高效能。
以上所述的金属层并非限定本发明的运用。信号线可以被带到任何邻近或是不邻近的金属层来达到交错的目的。此外，也可以运用到任何大小或是任何存储器的阵列，而非限定于此实施例中的双端口存储器。以上举例说明的交错方式，仅仅是作为例子而已，而非限定交错的方式与次数。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
存储器单元：100
拉高晶体管：110与115
拉低晶体管：120与125
传送栅晶体管：130、135、140、145
电阻：130a、135a、140a、145a
电源：150、155
单元：200
宽边：200a
长边：200b
接触：210a、210b、220b、225b、230c、235c、240c、250b、255b
沾粘接触：220c、235b、245b、245c
栅极：220a、225a、230a、235a、240a、245a、250a、255a
P型阱区：260a、260c
N型阱区：260c
Vss电源线：330、335
Vdd电源线：340
第一金属线图形：350a-350j
行：400、405、410
信号线：415a、415b、420a、420b
列：415、420、425、430
交错区：400a、405a、410a
列：500a、500b
交错区：505a、505b
行：505
信号线：510、515、520、525、530、535、540、545
孔：510a、510b、520a、520b
Vss电源线：560、565、570、575
Vdd电源线：550、555
位线：B1、B2
互补位线：B1B、B2B
字线：WL1、WL2

Claims (16)

1.一种存储器装置，其特征在于，所述存储器装置包含有：
一存储器单元阵列，具有多个存储器，排列成列与行，其中，每一列与行包含有多个存储器；
至少二信号线，沿着该存储器的一列延伸，该二信号线分别电连接到位于该列中的每一存储器的第一端以及第二端；以及
一交错区，与每一行相关联，一第一列中的该二信号线是交错于该交错区中的一第一交错区。
2.根据权利要求1所述的存储器装置，其特征在于，一第二列中的该二信号线于该第一交错区中并没有交错，且该第二列邻接于该第一列。
3.根据权利要求1所述的存储器装置，其特征在于，该第一交错区是位于二行之间。
4.根据权利要求1所述的存储器装置，其特征在于，该信号线是为位线，该存储器是为双端口单元，每一列另具有二额外位线，电连接到该列中的每一个存储器的一第三端与一第四端。
5.根据权利要求4所述的存储器装置，其特征在于，该二额外位线交错于该第一交错区中。
6.根据权利要求4所述的存储器装置，其特征在于，另包含有：
至少两条字线，位于每一行，其中的一第一字线是电连接至每一行中的每一存储器的一第五端，其中的一第二字线是电连接至每一行中的每一存储器的一第六端。
7.根据权利要求6所述的存储器装置，其特征在于，每一存储器包含有四个传送元件，每一传送元件至少具有两个电极，每一电极是连接到该第一端至第六端的其中之一。
8.根据权利要求7所述的存储器装置，其特征在于，该存储器是为双端口静态随机存取存储器，该传送元件是为晶体管，其中，二个晶体管的栅极是连接到该第一字线，另两个晶体管的栅极是连接到该第二字线，且每一存储器具有一低于三分之一的高宽比。
9.根据权利要求7所述的存储器装置，其特征在于，至少该存储器的其中之一，从该位线的其中两条看过去，具有不同的相关电阻。
10.根据权利要求7所述的存储器装置，其特征在于，每一存储器具有至少四个沾粘接触。
11.一种双端口静态随机存取存储器，其特征在于，所述双端口静态随机存取存储器包含有：
四个传送晶体管、两个拉高晶体管、以及两个拉低晶体管，其中，由一第一传送晶体管的一电极端到一第一拉低晶体管的连接路径构成具有一第一电阻值的一第一结构，由一第二传送晶体管的一电极端到一第二拉低晶体管的连接路径构成具有一第二电阻值的一第二结构，该第一电阻值是大于该第二电阻值，且该第一与第二传送晶体管是不对称；
四条位线，每一电连接至该传送晶体管其中之一；以及
第一字线以及第二字线，该第一字线连接到该传送晶体管其中二个的一第一电极，该第二字线连接到该传送晶体管其中另二个的一第一电极。
12.根据权利要求11所述的双端口静态随机存取存储器，其特征在于，由一第三传送晶体管的一电极端到该第二拉低晶体管的连接路径构成具有一第三电阻值的一第三结构，由一第四传送晶体管的一电极端到该第一拉低晶体管的连接路径构成具有一第四电阻值的一第四结构，该第三电阻是大于该第四电阻，且该第三与第四传送晶体管是不对称。
13.根据权利要求11所述的双端口静态随机存取存储器，其特征在于，该第一传送晶体管的沟道宽度是大于该第二传送晶体管的沟道宽度。
14.根据权利要求13所述的双端口静态随机存取存储器，其特征在于，该第一传送晶体管的沟道宽度是5％大于该第二传送晶体管的沟道宽度。
15.根据权利要求11所述的双端口静态随机存取存储器，其特征在于，该双端口静态随机存取存储器是透过二分享的信号线，连接至位于隔壁行的一第二双端口静态随机存取存储器，其中，该分享的信号线是交错于与该行相关的一交错区。
16.根据权利要求11所述的双端口静态随机存取存储器，其特征在于，另包含有四个沾粘接触，其中，两个沾粘接触是设于该传送晶体管至该拉低晶体管之间，另两个沾粘接触是设该拉高晶体管之间。
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