CN104425007A - 三维交叉存取双端口位单元设计 - Google Patents

三维交叉存取双端口位单元设计 Download PDF

Info

Publication number
CN104425007A
CN104425007A CN201310551997.5A CN201310551997A CN104425007A CN 104425007 A CN104425007 A CN 104425007A CN 201310551997 A CN201310551997 A CN 201310551997A CN 104425007 A CN104425007 A CN 104425007A
Authority
CN
China
Prior art keywords
port
dual
interleaving access
bit location
row
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310551997.5A
Other languages
English (en)
Other versions
CN104425007B (zh
Inventor
詹伟閔
林高正
陈炎辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN104425007A publication Critical patent/CN104425007A/zh
Application granted granted Critical
Publication of CN104425007B publication Critical patent/CN104425007B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本发明提供了一种半导体存储器，其包括具有被布置为多行和多列的多个交叉存取双端口位单元的双端口存储阵列，多个交叉存取双端口位单元中的每一个都具有两个交叉存取端口以用于从交叉存取双端口位单元读出和写入一位或多位数据。半导体存储器还包括与双端口存储阵列的多个行中的至少一行相关的字线对，字线对被配置为传输行选择信号对以用于在行中的一个或多个交叉存取双端口位单元上启动一个或多个读出和写入操作。半导体存储器还包括与双端口存储器阵列的多个列中的至少一列相关的列选择线对，列选择线对被配置为传输列选择信号对以用于在列中的交叉存取双端口位单元上启动读出和写入操作。本发明还提供了一种对双端口存储阵列实施的方法。

Description

三维交叉存取双端口位单元设计
技术领域
本发明公开的系统和方法涉及半导体存储器。更具体地，所公开的系统和方法涉及双端口半导体存储器。
背景技术
静态随机存取存储器（“SRAM”）包括设置在行和列中的多个位单元以形成阵列。每一个SRAM位单元都包括连接至位线和字线的多个晶体管，位线和字线用于从位单元读出一位或多位数据和将一位或多位数据写入位单元。SRAM具有保存数据而无需刷新的有利特征且常用于集成电路中。嵌入式SRAM在高速通信、图像处理和片上系统（SOC）应用中特别普及。
双端口SRAM位单元是具有两个端口（例如，端口A和端口B）的特定类型的SRAM位单元，这使得能够通过端口A和端口B大约在同一时间多次读出或多次写入存储在SRAM位单元中的数据位。这种双端口位单元设计允许不同的应用对位单元实施并行操作。此外，如果第一SRAM单元和第二SRAM单元在同一列或同一行中，则可同时实施对第一SRAM单元的读出操作和第二SRAM单元上的写入操作。
发明内容
根据本发明的一个方面，提供了一种半导体存储器，包括：双端口存储阵列，具有被布置为多行和多列的多个交叉存取双端口位单元，多个交叉存取双端口位单元中的每一个都具有两个交叉存取端口以针对交叉存取双端口位单元读出和写入一位或多位数据；字线对，与双端口存储阵列的多个行中的至少一行相关，字线对被配置为传输行选择信号对以启动该行中的一个或多个交叉存取双端口位单元的一个或多个读出和写入操作；列选择线对，与双端口存储阵列的多个列中的至少一列相关，列选择线对被配置为传输列选择信号对以在读出和写入操作期间启动该列中的交叉存取双端口位单元。
优选地，该半导体存储器还包括：位线对，连接至多个交叉存取双端口位单元的两个交叉存取端口以针对交叉存取双端口位单元读出/写入一位或多位数据。
优选地，交叉存取双端口位单元的每一个交叉存取端口都包括一对晶体管。
优选地，交叉存取双端口位单元的交叉存取端口被设置在与其上设置交叉存取双端口位单元的其余部件的层分离的层上。
优选地，交叉存取端口通过一个或多个层间通孔连接至形成在不同层上的交叉存取双端口位单元的其他部件以形成三维（3D）结构。
优选地，交叉存取双端口位单元的交叉存取端口连接至与交叉存取双端口位单元的行相关的字线对。
优选地，交叉存取双端口位单元的交叉存取端口受到与交叉存取双端口位单元的列相关的列选择线对的控制。
优选地，当行选择信号为逻辑高时，启用行选择信号对中的每一个以选择该行中交叉存取双端口位单元的一个交叉存取端口。
优选地，当列选择信号为逻辑低时，启用列选择信号对中的每一个以选择该列中交叉存取双端口位单元的一个交叉存取端口，列选择信号对中的其中一个在读出和写入操作期间的任何时间均为逻辑低。
根据本发明的另一方面，提供了一种半导体存储器单元，包括：锁存器，用于在存储器单元中存储一位或多位数据；交叉存取端口对，用于针对存储器单元读出和写入一位或多位数据；交叉存取端口对连接至字线对，字线对被配置为在存储器阵列中传输存储器单元的行的行选择信号对，并且，交叉存取端口对被列选择线对控制，列选择线对被配置为在针对存储器单元的读出或写入操作期间，在存储阵列中传输存储器单元的列的列控制信号对。
优选地，交叉存取端口对形成在一层上，而存储器单元的其余部件形成在与层分隔的不同层上。
优选地，交叉存取端口对通过一个或多个层间通孔连接至形成在不同层上的存储器单元的其他部件以形成三维（3D）结构。
优选地，当行选择信号为逻辑高时，正启用行选择信号对中的每一个以选择该行中的存储器单元的一个交叉存取端口。
优选地，当列选择信号为逻辑低时，负启用列选择信号对中的每一个以选择该列中的存储器单元的一个交叉存取端口，列选择信号对中的其中一个在读出或写入操作期间的任何时间均为逻辑低。
根据本发明的又一方面，提供了一种对具有被布置为多行和多列的多个交叉存取双端口位单元的双端口存储阵列实施的方法，包括：启用行选择信号对以对双端口存储阵列的行中的一个或多个交叉存取双端口位单元实施一个或多个读出和写入操作，多个交叉存取双端口位单元中的每一个都具有两个交叉存取端口以进行交叉存取双端口位单元的读出或写入操作；设置与第一交叉存取双端口位单元相关的第一对列选择信号，从而启用第一交叉存取双端口位单元的一个交叉存取端口；通过启用的交叉存取端口对第一交叉存取双端口位单元实施写入操作，而不通过第一交叉存取双端口位单元的另一个交叉存取端口实施任何读出/写入操作。
优选地，该方法还包括：设置与第二交叉存取双端口位单元相关的第二对列选择信号，从而启用第二交叉存取双端口位单元的一个交叉存取端口；通过启用的交叉存取端口对第二交叉存取双端口位单元实施读出或写入操作，而不通过第二交叉存取双端口位单元的另一个交叉存取端口实施任何读出/写入操作；第一交叉存取双端口位单元和第二交叉存取双端口位单元共享双端口存储阵列中的同一行。
优选地，该方法还包括：在一层上形成多个交叉存取双端口位单元中的每一个的交叉存取端口，而交叉存取双端口位单元的其他部件形成在与层分隔开的不同层上。
优选地，该方法还包括：将交叉存取端口对通过一个或多个层间通孔连接至形成在不同层上的交叉存取双端口位单元的其他部件以形成三维（3D）结构。
优选地，当行选择信号为逻辑高时，正启用行选择信号对中的每一个以选择该行中的交叉存取双端口位单元的一个交叉存取端口。
优选地，当列选择信号为逻辑低时，负启用列选择信号对中的每一个以选择该列中的交叉存取双端口位单元的一个交叉存取端口，列选择信号对中的其中一个在写入操作期间的任何时间均为逻辑低。
附图说明
图1A是根据一些实施例的双端口存储器的一个实例的框图。
图1B是根据图1A示出的双端口存储器的存储阵列的一个实例的框图。
图1C示出了根据图1B示出的存储阵列的双端口位单元的一个实例。
图2示出了根据一些实施例的对只具有行选择信号的双端口存储器中的存取双端口位单元实施读出和写入操作的一个实例。
图3A至图3E示出了根据一些实施例的位于双端口存储器的同一行上的双端口位单元的端口选择信号的时序。
图4示出了根据一些实施例的用于双端口位单元120的3D结构的示意图的一个实例，其中，分别在两个不同的层上实施位单元的端口A和端口B的字线和位线。
图5示出了根据一些实施例的用于双端口位单元220的3D结构的示意图的一个实例，其中，3D结构除了包括双端口位单元120之外，还包括交叉存取读出/写入（R/W）端口以控制双端口位单元的读出/写入操作。
图6示出了根据一些实施例的通过行和列选择信号对交叉存取的双端口存储器中的交叉存取双端口位单元上实施读出和写入操作的一个实例。
图7是根据一些实施例的分别对至少两个交叉存取双端口位单元同时实施读出和写入操作的方法流程图的一个实例，其中，两个交叉存取双端口位单元在双端口存储器芯片的同一行中。
具体实施方式
预期结合附图来阅读对示例性实施例的这种描述，附图被认为是整个书面说明书的一部分。除非另有明确描述，诸如“连接”和“互连”的关于接合、连接等的术语是指其中一个结构直接地或通过插入结构间接地固定或接合至另一结构的关系，以及两者都是可移动的或刚性的接合或关系。同样地，除非另有明确描述，诸如“接合”、“连接”和“互连”的关于电连接等的术语是指其中一个结构直接地或通过插入结构间接地连接的关系。
发明人发明了在双端口存储器中具有多个双端口位单元的新型双端口位单元存储芯片设计，其中，每一个双端口位单元都具有一对交叉存取读出/写入端口（端口A和端口B）以用于位单元的读出和写入操作。在一些实施例中，这对交叉存取读出/写入端口由行和列选择信号控制。本发明公开了三维SRAM结构，其中，通过在与双端口位单元的其余部件分隔开的层上实现一对交叉存取读出/写入端口来分离每一个交叉存取双端口位单元。在一些实施例中，在操作期间，当双端口存储器的同一行上的多个位单元被选择为用于读出操作和/或写入操作时，每一个交叉存取双端口位单元中仅有一个端口是开启的。
图1A示出了双端口存储器100的一个实例，双端口存储器100包括存储器位单元120的阵列102（见图1B）。阵列102连接至行译码器104-1和104-2（共同称为“行译码器104”），其分别从行地址寄存器106-1和106-2（共同称为“行地址寄存器106”）接收行地址。行地址寄存器106连接至相应的读出/写入逻辑控制单元108-1和108-2（共同称为“读出/写入逻辑控制单元108”）。
存储器阵列102还连接至感测放大器（“SA”）/写入驱动程序块（writedriver blocks）110-1和110-2（共同称为“SA/写入驱动程序块110”），其连接至相应的列译码器112-1和112-2（共同称为“列译码器112”）和输入/输出缓冲器114-1和114-2（I/O缓冲器114）。每个列译码器112都连接至相应的列地址寄存器118-1和118-2（共同称为“列地址寄存器118”），列地址寄存器118从读出/写入逻辑控制单元108接收地址。
现在转向图1B，其示出了根据一些实施例的双端口存储阵列102的一个实例，位单元120被布置为行122的数值为n和列124的数值为m。每一个位单元120都被设置在字线对（WL_A和WL_B）之间以分别通过端口A和端口B进行读出/写入操作，字线对水平横跨存储阵列（即，在x方向上）。两对互补位线（“BL”（BL_A和BLB_A、BL_B和BLB_B））用于分别从端口A和端口B读出/写入数据位，两对互补位线垂直地跨过存储阵列（即，在y方向上）。在一些实施例中，位线BLB_A和BL_A可包括扭结（twists）126，其用于缓解位线BL_A和BL_B之间的耦合问题或平衡BL_A和BLB_A的载荷。
图1C示出了八晶体管（“8T”）位单元120的一个实例。虽然在下文中8T位单元被描述为位单元的一个实例，但本领域一般技术人员应当理解，可使用包括但不限于6T、10T、12T和14T（仅列举几个有可能的）的其他数量的晶体管来形成位单元。
如图1C所示，位单元120包括由一对交叉耦合的反相器130、132形成的锁存器128以用于存储数据位。反相器130包括用作上拉晶体管的PMOS晶体管134和用作下拉晶体管的NMOS晶体管136。PMOS晶体管具有连接至高压电源VDD的源极和连接至节点138（用作反相器130的输出端）的漏极。反相器130的NMOS晶体管136具有连接至低压电源VSS的源极和连接至S节点138的漏极。晶体管134和136的栅极在SB节点140处连接在一起，SB节点140用作反相器130的输入端和反相器132的输出端。
如图1C所示，反相器132包括在一些实施例中用作上拉晶体管的PMOS晶体管142和在一些实施例中用作下拉晶体管的NMOS晶体管144。晶体管142具有连接至VDD的源极、连接至SB节点140的漏极和连接至S节点138的栅极。反相器132的晶体管144具有连接至VSS的源极、连接至SB节点140的漏极和连接至S节点138的栅极。
如图1C所示，位单元120还包括多个传输晶体管146、148、150和152。在一些实施例中，晶体管146、148、150和152是NMOS晶体管，但是本领域技术人员应当理解，晶体管146、148、150和152可以为PMOS晶体管。晶体管146具有在节点154处连接至字线WL_A的栅极、连接至S节点138的源极和在节点156处连接至位线BL_A的漏极。晶体管148具有在节点158处连接至字线WL_B的栅极、连接至S节点138的源极和在节点160处连接至位线BL_B的漏极。晶体管150具有连接至SB节点140的源极、在节点162处连接至位线BLB_A的漏极和在节点164处连接至字线WL_A的栅极。晶体管152具有连接至SB节点140的源极、在节点166处连接至位线BLB_B的漏极和在节点168处连接至字线WL_B的栅极。
在一些实施例中，如图2所示，在双端口存储器100的操作期间，如果位单元120-1和120-2的相应的WL_A和WL_B信号是禁用的（例如，在逻辑电平“0”处），则对位单元120-1和120-2不实施读出/写入操作。例如，在一些实施例中，WL_A和WL_B同时都是使能的（例如，在逻辑电平“1”处）以分别通过端口A和端口访问在SRAM的同一行上的位单元120-3和120-4。
在图2示出的实例中，WL_A是使能的以通过端口A对位单元120-4实施写入操作，而WL_B是使能的以通过端口B同时对同一行上的位单元120-3实施读出操作。在WL_A和WL_B都是使能状态时，则通过位单元120-3的端口A实施虚拟读出操作，而通过端口B实施读出操作。同时，通过位单元120-4的端口B实施虚拟读出操作，而通过端口A对单元实施写入操作。由于通过端口B对位单元120-3实施读出操作，其中，位单元120-3和120-4共享同一使能字线（即，WL_B线），通过位单元120-4的端口B的虚拟读出操作未禁用，其可导致读出干扰写入（Read-Disturb-Write，RDW）问题。
具体地，分别如图3A和图3B的信号图所示，WL_A和WL_B都可以是使能的以对位单元120-4通过端口A实施写入操作和通过端口B实施虚拟读出操作。如果WL_A脉冲在时间上先于或滞后WL_B脉冲足够的裕度以进行写入操作，那么可成功实施通过端口A的写入操作。另一方面，如图3C所示，如果WL_A脉冲和WL_B脉冲在时间上彼此完全重叠，那么对位单元120-4的写入操作将会失败。如图3D和图3E所示，即使当WL_A脉冲和WL_B脉冲不完全重叠时，如果脉冲之间（之前或之后）未留有足够的时间裕度以进行写入操作，那么对位单元120-4的写入操作将失败。由于同时读出操作引起的写入操作失败称为RDW问题。RDW问题将引起双端口位单元120完成写入操作所必需的的最小写入电压（writeVccmin）的增大，其也导致双端口存储器100的总体最小电压的增高。
在一些实施例中，在三维（3D）SRAM结构中实施每一个双端口位单元120，在不同的层上制造双端口位单元120的各个部件，其中，不同层上的部件通过一个或多个层间通孔（ILV）彼此连接。通过利用多层来制造双端口位单元120，这种3D SRAM架构减小了双端口存储器100的芯片尺寸或封装（footprint）。图4示出了用于双端口位单元120的3D结构的示意图实例，其中，分别在两个不同的层170和180上实施位单元的端口A和端口B的字线和位线，且端口A和端口B的部件通过ILV190彼此连接。虽然这种3D结构有助于减小双端口位单元120的封装，但是它对缓解如以上论述的由对双端口位单元的同时读出/写入操作引起的RDW问题几乎没有效果。
图5示出了用于双端口位单元220的3D结构的示意图的实例，双端口位单元220除双端口位单元120之外，还包括交叉存取读出/写入（R/W）端口以控制对双端口位单元的读出/写入操作。如图5所示，交叉存取R/W端口200包括用作上拉晶体管的PMOS晶体管202和用作下拉晶体管的NMOS晶体管204。晶体管202具有连接至WL_A的源极和连接至用作交叉存取R/W端口200的输出端的节点/层间通孔206的漏极。交叉存取R/W端口200的输出的晶体管204具有连接至低压电源VSS的源极和连接至节点206的漏极。晶体管202和204的栅极连接在一起且由列选择信号CSB_A控制。
类似地，交叉存取R/W端口210包括用作上拉晶体管的PMOS晶体管212和用作下拉晶体管的NMOS晶体管214。晶体管212具有连接至WL_B的源极和连接至用作交叉存取R/W端口210的输出端的节点/层间通孔216的漏极。交叉存取R/W端口210的输出的晶体管214具有连接至低压电源VSS的源极和连接至节点216的漏极。晶体管212和214的栅极连接在一起且由列选择信号CSB_B控制。在一些实施例中，在与层170分隔开的层180上制造交叉存取R/W端口200和210，在层170上制造双端口位单元220的其余部件。例如，至少通过层间通孔206和216将位于两个不同层上的双端口位单元220的部件彼此连接以形成双端口位单元220的3D SRAM结构。这种3D SRAM结构减小了双端口位单元220的占用空间且通过将交叉存取R/W端口放置在不同的层上简化了交叉存取R/W端口和双端口位单元的其余部件之间的布线。
在包括交叉存取双端口位单元220的双端口存储器的操作期间，行选择信号WL_A和WL_B都是正使能的以选择要存取的位单元的行的地址。列选择信号CSB_A和CSB_B都是负使能的以选择要存取的位单元的列的地址。利用WL_A/WL_B和CSB_A/CSB_B以实现对双端口位单元220的交叉存取操作。
例如，如图6所示，不管位单元220-1和220-2的列选择信号CSB_A和CSB_B的电压或逻辑电平，当它们的相应的交叉存取R/W端口由于它们的WL_A和WL_B信号是非使能的（例如，在逻辑电平“0”处）而被关闭时，对位单元220-1和220-2不实施读出/写入操作。当WL_A和WL_B同时都为使能时（例如，在逻辑电平“1”处）以分别通过端口A和端口B对SRAM的同一行上的位单元220-3和220-4实施读出和写入操作时，列选择信号CSB_A和CSB_B选择在其上将要实施读出或写入操作的位单元。
例如，如图6所示，WL_A为使能的以通过端口A对位单元220-4实施写入操作，且同时WL_B为使能的以通过端口B对同一行上的位单元220-3上实施读出操作。由于CSB_B[n]被设置为逻辑“0”（即，负使能）以选择位单元220-3的端口B，而CSB_A[n]被设置为逻辑“1”（即，负禁用）以阻止位单元220-3的端口A，因此通过端口B对位单元220-3实施读出操作，而不通过位单元220-3的端口A实施虚拟读出操作。同时，由于CSB_A[n+1]被设置为逻辑“0”（即，负使能）以选择位单元220-4的端口A，而CSB_B[n+1]被设置为逻辑“1”（即，负禁用）以阻止位单元220-4的端口B，因此通过端口A对位单元220-4实施写入操作，而不实施通过位单元220-4的端口B的虚拟读出操作。由于在没有来自通过同一位单元的端口B的竞争读出操作的干扰的情况下，对位单元220-4上执行写操作，因此通过交叉存取双端口位单元220消除了读出干扰写入（RDW）的问题。
图7是分别对至少两个交叉存取双端口位单元上同时实施读出和写入操作的方法的流程图700的一个实例，其中，这两个交叉存取双端口位单元在双端口存储器芯片的同一行中。
在步骤702中，启用一对行选择信号以分别对第一交叉存取双端口位单元实施读出操作和对第二交叉存取双端口位单元实施写入操作。在一些实施例中，第一和第二交叉存取双端口位单元共享双端口存储器中的同一行。
在步骤704中，设置与第一交叉存取双端口位单元相关的第一对列选择信号，从而启用第一交叉存取双端口位单元的端口A而禁用第一交叉存取双端口位单元的端口B。
在步骤706中，通过端口A对第一交叉存取双端口位单元实施读出操作，而没有通过第一交叉存取双端口位单元的端口B实施任何读出/写入操作。
在步骤708中，设置与第二交叉存取双端口位单元相关的第二对列选择信号，从而启用第二交叉存取双端口位单元的端口B而禁用第二交叉存取双端口位单元的端口A。
在步骤710中，通过端口B对第二交叉存取双端口位单元实施写入操作，而没有通过第一交叉存取双端口位单元的端口A实施任何读出/写入操作。
通过以上描述的双端口位单元存储器芯片设计，可避免读出干扰写入（RDW）问题（当对双端口位单元的写入操作被通过不同的端口对同一双端口位单元的读出或虚拟读出操作干扰时可发生RDW问题），因此可改进对位单元的写入电压以满足低VDD操作。
在一些实施例中，半导体存储器包括具有被布置为多行和多列的多个交叉存取双端口位单元的双端口存储阵列，其中，多个交叉存取双端口位单元的每一个都具有用于从交叉存取双端口位单元读出和写入一位或多位数据的两个交叉存取端口。半导体存储器还包括与双端口存储阵列的多行中的至少一行相关的字线对，其中，字线对被配置为传输行选择信号对以使能对行中的一个或多个交叉存取双端口位单元的一个或多个读出和写入操作。半导体存储器还包括与双端口存储阵列的多列中的至少一列相关的列选择线对，其中，该列选择线对被配置为传输列选择信号对以在读出和写入操作期间使能列中的交叉存取双端口位单元。
在一些实施例中，半导体存储器还包括：连接至多个交叉存取双端口位单元的两个交叉存取端口的位线对以从交叉存取双端口位单元读出/写入一位或多位数据。
在一些实施例中，交叉存取双端口位单元的每一个交叉存取端口都包括一对晶体管。
在一些实施例中，将交叉存取双端口位单元的交叉存取端口被设置在一层上，其中，而交叉存取双端口位单元的其余部件被设置在与该层分隔开的另一层上。
在一些实施例中，交叉存取端口通过一个或多个层间通孔连接至形成在不同层上的交叉存取双端口位单元的其他部件，以形成三维（3D）结构。
在一些实施例中，交叉存取双端口位单元的交叉存取端口连接至与交叉存取双端口位单元的行相关的字线对。
在一些实施例中，交叉存取双端口位单元的交叉存取端口受到与交叉存取双端口位单元的列相关的列选择线对控制。
在一些实施例中，当行选择信号为逻辑高时，行选择信号对中的每一个都是使能的以选择行中的交叉存取双端口位单元的一个交叉存取端口。
在一些实施例中，当列选择信号为逻辑低时，列选择信号对中的每一个都是使能的以选择列中的交叉存取双端口位单元的一个交叉存取端口，其中，列选择信号对中的其中一个在读出和写入操作期间的任何时间均为逻辑低。
在一些实施例中，半导体存储器单元包括：用于在存储器单元中存储一位或多位数据的锁存器和用于从存储器单元读出和写入一位或多位数据的交叉存取端口对。这对交叉存取端口连接至字线对，该字线对被配置为在存储器阵列中传输用于存储器单元的行的行选择信号对，并且其中，这对交叉存取端口由列选择线对控制，该对列选择线被配置为在对存储器单元进行读出或写入操作期间在存储器阵列中传输用于存储器单元的列的列控制信号对。
在一些实施例中，在一层上形成交叉存取端口对，而存储器单元的其他部件形成在与该层分隔开的不同层上。
在一些实施例中，交叉存取端口对通过一个或多个层间通孔连接至形成在不同层上的存储器单元的其他部件以形成三维（3D）结构。
在一些实施例中，当行选择信号为逻辑高时，行选择信号对中的每一个都是正使能的以选择行中的存储器单元的一个交叉存取端口。
在一些实施例中，当列选择信号为逻辑低时，列选择信号对中的每一个都是负使能的以选择列中的存储器单元的一个交叉存取端口，其中，列选择信号对的其中一个在读出或写入操作期间的任何时间均为逻辑低。
在一些实施例中，一种对具有被布置为多行和多列的多个交叉存取双端口位单元的双端口存储器阵列实施的方法，包括：使能行选择信号对以对双端口存储阵列的行中的一个或多个交叉存取双端口位单元实施一个或多个读出和写入操作，其中，多个交叉存取双端口位单元的每一个都具有用于交叉存取双端口位单元的读出或写入操作的两个交叉存取端口。该方法还包括：设置与第一交叉存取双端口位单元相关的第一对列选择信号，从而启用第一交叉存取双端口位单元的一个交叉存取端口，以及通过启用的交叉存取端口对第一交叉存取双端口位单元实施写入操作，而不通过第一交叉存取双端口位单元的其他交叉存取端口实施任何读出/写入操作。
在一些实施例中，该方法还包括：设置与第二交叉存取双端口位单元相关的第二对列选择信号，从而启用第二交叉存取双端口位单元的一个交叉存取端口，以及通过启用的交叉存取端口对第二交叉存取双端口位单元上实施读出或写入操作，而不通过第二交叉存取双端口位单元的其他交叉存取端口实施任何读出/写入操作，其中，第一和第二交叉存取双端口位单元共享双端口存储阵列中的同一行。
在一些实施例中，该方法还包括：在一层上形成多个交叉存取双端口位单元中的每一个交叉存取端口，而交叉存取双端口位单元的其他部件形成在与该层分隔的不同层上。
在一些实施例中，该方法还包括：将交叉存取端口对通过一个或多个层间通孔连接至形成在不同层上的交叉存取双端口位单元的其他部件以形成三维（3D）结构。
在一些实施例中，当行选择信号为逻辑高时，行选择信号对中的每一个都是正使能的以选择行中的交叉存取双端口位单元的一个交叉存取端口。
在一些实施例中，当列选择信号为逻辑低时，列选择信号对中的每一个都是负使能的以选择列中的交叉存取双端口位单元的一个交叉存取端口，其中，列选择信号对中的其中一个在写入操作期间的任何时间均为逻辑低。
虽然通过示例性实施例描述了本发明，但是本发明不限于此。相反，所附权利要求应该作广义地解释以包括本领域普通技术人员在不背离本发明的等价物的范围的情况下可作出的本发明的其他变化例或实施例。

Claims (10)

1.一种半导体存储器，包括：
双端口存储阵列，具有被布置为多行和多列的多个交叉存取双端口位单元，所述多个交叉存取双端口位单元中的每一个都具有两个交叉存取端口以针对所述交叉存取双端口位单元读出和写入一位或多位数据；
字线对，与所述双端口存储阵列的多个行中的至少一行相关，所述字线对被配置为传输行选择信号对以启动该行中的一个或多个交叉存取双端口位单元的一个或多个读出和写入操作；
列选择线对，与所述双端口存储阵列的多个列中的至少一列相关，所述列选择线对被配置为传输列选择信号对以在读出和写入操作期间启动该列中的所述交叉存取双端口位单元。
2.根据权利要求1所述的半导体存储器，还包括：
位线对，连接至所述多个交叉存取双端口位单元的两个交叉存取端口以针对所述交叉存取双端口位单元读出/写入一位或多位数据。
3.根据权利要求1所述的半导体存储器，其中：
所述交叉存取双端口位单元的每一个交叉存取端口都包括一对晶体管。
4.根据权利要求3所述的半导体存储器，其中：
所述交叉存取双端口位单元的交叉存取端口被设置在与其上设置所述交叉存取双端口位单元的其余部件的层分离的层上。
5.根据权利要求4所述的半导体存储器，其中：
所述交叉存取端口通过一个或多个层间通孔连接至形成在不同层上的所述交叉存取双端口位单元的其他部件以形成三维（3D）结构。
6.根据权利要求1所述的半导体存储器，其中：
所述交叉存取双端口位单元的交叉存取端口连接至与所述交叉存取双端口位单元的行相关的所述字线对。
7.根据权利要求1所述的半导体存储器，其中：
所述交叉存取双端口位单元的交叉存取端口受到与所述交叉存取双端口位单元的列相关的所述列选择线对的控制。
8.根据权利要求1所述的半导体存储器，其中：
当行选择信号为逻辑高时，启用所述行选择信号对中的每一个以选择该行中所述交叉存取双端口位单元的一个交叉存取端口。
9.一种半导体存储器单元，包括：
锁存器，用于在存储器单元中存储一位或多位数据；
交叉存取端口对，用于针对所述存储器单元读出和写入所述一位或多位数据；
所述交叉存取端口对连接至字线对，所述字线对被配置为在存储器阵列中传输所述存储器单元的行的行选择信号对，并且，所述交叉存取端口对被列选择线对控制，所述列选择线对被配置为在针对所述存储器单元的读出或写入操作期间，在所述存储阵列中传输所述存储器单元的列的列控制信号对。
10.一种对具有被布置为多行和多列的多个交叉存取双端口位单元的双端口存储阵列实施的方法，包括：
启用行选择信号对以对双端口存储阵列的行中的一个或多个交叉存取双端口位单元实施一个或多个读出和写入操作，所述多个交叉存取双端口位单元中的每一个都具有两个交叉存取端口以进行交叉存取双端口位单元的读出或写入操作；
设置与第一交叉存取双端口位单元相关的第一对列选择信号，从而启用所述第一交叉存取双端口位单元的一个交叉存取端口；
通过启用的交叉存取端口对所述第一交叉存取双端口位单元实施写入操作，而不通过所述第一交叉存取双端口位单元的另一个交叉存取端口实施任何读出/写入操作。
CN201310551997.5A 2013-08-30 2013-11-08 三维交叉存取双端口位单元设计 Expired - Fee Related CN104425007B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/014,431 2013-08-30
US14/014,431 US9275710B2 (en) 2013-08-30 2013-08-30 Three dimensional cross-access dual-port bit cell design

Publications (2)

Publication Number Publication Date
CN104425007A true CN104425007A (zh) 2015-03-18
CN104425007B CN104425007B (zh) 2017-10-13

Family

ID=52583076

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310551997.5A Expired - Fee Related CN104425007B (zh) 2013-08-30 2013-11-08 三维交叉存取双端口位单元设计

Country Status (2)

Country Link
US (1) US9275710B2 (zh)
CN (1) CN104425007B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017024873A1 (zh) * 2015-08-11 2017-02-16 深圳市中兴微电子技术有限公司 一种存储单元和处理系统
CN107017018A (zh) * 2015-10-19 2017-08-04 台湾积体电路制造股份有限公司 用于交错字线方案的sram单元
CN111128286A (zh) * 2018-10-31 2020-05-08 台湾积体电路制造股份有限公司 存储器装置及其操作方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9524920B2 (en) * 2013-11-12 2016-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method of three dimensional conductive lines
US9208854B2 (en) * 2013-12-06 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional dual-port bit cell and method of assembling same
US9928886B2 (en) * 2016-06-23 2018-03-27 Chih-Cheng Hsiao Low power memory device
US9870818B1 (en) * 2016-10-04 2018-01-16 Qualcomm Incorporated Separate read and write address decoding in a memory system to support simultaneous memory read and write operations
CN109427388B (zh) * 2017-09-04 2020-09-25 华为技术有限公司 一种存储单元和静态随机存储器
JP2020087493A (ja) * 2018-11-26 2020-06-04 キオクシア株式会社 半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5642322A (en) * 1995-05-24 1997-06-24 Kawasaki Steel Corporation Layout of semiconductor memory and content-addressable memory
US5826056A (en) * 1996-07-23 1998-10-20 Mitsubishi Denki Kabushiki Kaisha Synchronous memory device and method of reading data from same
US20030198120A1 (en) * 2002-04-19 2003-10-23 Hideo Nagano Multi-port memory circuit
CN1905063A (zh) * 2005-07-29 2007-01-31 台湾积体电路制造股份有限公司 存储器装置与双端口静态随机存取存储器
US20080310220A1 (en) * 2007-06-13 2008-12-18 International Business Machines Corporation 3-d sram array to improve stability and performance

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1139857A (ja) * 1997-07-23 1999-02-12 Toshiba Corp メモリシステム及び情報処理システム
US7193924B2 (en) * 2005-05-06 2007-03-20 Freescale Semiconductor, Inc. Dual-port static random access memory having improved cell stability and write margin

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5642322A (en) * 1995-05-24 1997-06-24 Kawasaki Steel Corporation Layout of semiconductor memory and content-addressable memory
US5818786A (en) * 1995-05-24 1998-10-06 Kawasaki Steel Corporation Layout method of semiconductor memory and content-addressable memory
US5826056A (en) * 1996-07-23 1998-10-20 Mitsubishi Denki Kabushiki Kaisha Synchronous memory device and method of reading data from same
US20030198120A1 (en) * 2002-04-19 2003-10-23 Hideo Nagano Multi-port memory circuit
CN1905063A (zh) * 2005-07-29 2007-01-31 台湾积体电路制造股份有限公司 存储器装置与双端口静态随机存取存储器
US20080310220A1 (en) * 2007-06-13 2008-12-18 International Business Machines Corporation 3-d sram array to improve stability and performance

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017024873A1 (zh) * 2015-08-11 2017-02-16 深圳市中兴微电子技术有限公司 一种存储单元和处理系统
CN107017018A (zh) * 2015-10-19 2017-08-04 台湾积体电路制造股份有限公司 用于交错字线方案的sram单元
CN107017018B (zh) * 2015-10-19 2020-10-16 台湾积体电路制造股份有限公司 用于交错字线方案的sram单元
CN111128286A (zh) * 2018-10-31 2020-05-08 台湾积体电路制造股份有限公司 存储器装置及其操作方法
US11100980B2 (en) 2018-10-31 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Orthogonal dual port ram (ORAM)
US11676658B2 (en) 2018-10-31 2023-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Orthogonal dual port RAM (ORAM)

Also Published As

Publication number Publication date
US9275710B2 (en) 2016-03-01
US20150063040A1 (en) 2015-03-05
CN104425007B (zh) 2017-10-13

Similar Documents

Publication Publication Date Title
CN104425007A (zh) 三维交叉存取双端口位单元设计
TWI713052B (zh) 與記憶體一起使用之埠模式
US9129707B2 (en) Dual port SRAM with dummy read recovery
US6545935B1 (en) Dual-port DRAM architecture system
CN101635169B (zh) 具有改进的读/写稳定性的静态随机存取存储器
CN101923893B (zh) 静态随机存取存储器阵列
US7898875B2 (en) Write assist circuit for improving write margins of SRAM cells
US9019753B2 (en) Two-port SRAM write tracking scheme
CN104599700B (zh) 高密度存储器结构
US10157665B2 (en) Word-line enable pulse generator, SRAM and method for adjusting word-line enable time of SRAM
CN103310831B (zh) 存储单元的写入操作中的信号跟踪
JPH04251496A (ja) 半導体メモリ装置
USRE46474E1 (en) Multiple write during simultaneous memory access of a multi-port memory device
CN103928048A (zh) 带有匹配地址和数据线控制的多端口存储器
CN102385905B (zh) 存储器写辅助
US7016255B2 (en) Multi-port memory device
CN104637532B (zh) Sram 存储单元阵列、sram 存储器及其控制方法
JPH11328967A (ja) 半導体記憶装置
CN104658597A (zh) 用于存储单元的三维(3-d)写辅助方案
CN103177751A (zh) 一种存储器阵列结构
US6909663B1 (en) Multiport memory with twisted bitlines
JP4408366B2 (ja) 半導体記憶装置
US20080084771A1 (en) Semiconductor device
CN104637528A (zh) Sram存储单元阵列、sram存储器及其控制方法
US9030887B2 (en) Semiconductor memory device and information processing apparatus

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20171013

CF01 Termination of patent right due to non-payment of annual fee