JPH04251496A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPH04251496A
JPH04251496A JP3000237A JP23791A JPH04251496A JP H04251496 A JPH04251496 A JP H04251496A JP 3000237 A JP3000237 A JP 3000237A JP 23791 A JP23791 A JP 23791A JP H04251496 A JPH04251496 A JP H04251496A
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data
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順二 森
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に半導体メモリ
装置に関し、特に、ストアされたデータ信号をシリアル
にかつ正確に読出すことのできる半導体メモリ装置に関
する。
【０００２】
【従来の技術】近年、半導体メモリが様々な機器におい
て用いられるようになり、様々な機能が要求されるよう
になった。すなわち、半導体メモリは、基本的に、与え
られた（または予め定められた）データをストアし、か
つストアされたデータを読出すための機能を有するので
あるが、これに加えて、アクセスのための追加の機能が
必要となった。特に、映像信号または画像信号処理を高
速で行なうため、シリアルアクセス、すなわちデータ信
号のシリアル読出および／またはシリアル書込が必要と
なった。
【０００３】シリアルアクセス機能を有するランダムア
クセスメモリ（ＲＡＭ）として、たとえばフィールドメ
モリおよびビデオＲＡＭが知られる。フィールドメモリ
では、与えられたデータ信号がシリアルにメモリセルに
書込まれ、ストアされたデータ信号が書込まれた順序で
読出される。１つのフィールドメモリは、たとえばテレ
ビジョンの１画面のデジタル画素信号をストアできるメ
モリ容量を有しているので、映像信号処理のための遅延
回路としてしばしば用いられる。
【０００４】ビデオＲＡＭは、ランダムアクセスポート
およびシリアルアクセスポートを有する。ランダムアク
セスポートを介して、与えられたデータ信号が外部的に
指定されたメモリセルにストアされ、ストアされたデー
タ信号が外部的に指定されたメモリセルから読出される
。他方、シリアルアクセスポートを介して与えられたデ
ータ信号が外部的に指定されたメモリセル行にシリアル
にストアされ、ストアされたデータ信号が外部的に指定
されたメモリセル行からシリアルに読出される。画像信
号処理を高速に実行するため、ランダムアクセスポート
は、頻繁に使用され、一方、シリアルアクセスポートは
、処理された、すなわちストアされた画素信号をＣＲＴ
のような画像表示装置に高速で供給するために使用され
る。
【０００５】さらには、ＲＡＭではないが、与えられた
データ信号をシリアルにストアし、ストアされたデータ
信号をストアされた順序でシリアルに読出すためのファ
ーストインファーストアウト（ＦＩＦＯ）メモリも知ら
れる。
【０００６】上記の半導体メモリは、シリアルアクセス
、特にメモリセルにストアされたデータ信号をシリアル
に読出すための機能を有する点で共通していることが指
摘される。この発明は、シリアルアクセス機能を有する
半導体メモリに一般に適用可能であるが、以下では、説
明を簡単にするため、一例としてフィールドメモリにつ
いてのみ記載する。
【０００７】図２は、この発明の背景を示すフィールド
メモリのブロック図である。図２を参照して、このフィ
ールドメモリは、行および列に配設された多数のメモリ
セルを含むメモリセルアレイ１と、外部的に指定された
メモリセル行を選択するための行デコーダ２と、外部的
に指定されたメモリセル列を選択するための列デコーダ
３と、メモリセルから読出されたデータ信号を増幅する
ためのセンスアンプ７とを含む。データ入力のためのシ
リアルセレクタ８が列デコーダ３に接続される。
【０００８】書込動作において、入力バッファ９は、外
部的に与えられるシリアル入力データＳＩＤ１ないしＳ
ＩＤ６を受け、受けたデータをデータレジスタ１０に与
える。データレジスタ１０は、与えられたパラレルデー
タを保持し、シリアルセレクタ８から発生された出力信
号に応答して、保持されたデータをメモリセルアレイ１
に与える。行デコーダ２は、外部的に与えられるアドレ
ス信号により指定された１つのワード線を選択するので
、データレジスタ１０から与えられたデータが１つのメ
モリセル行に書込まれる。
【０００９】読出動作において、行デコーダ２が外部的
に与えられたアドレス信号により指定された１つのワー
ド線を選択する。したがって、選択されたワード線に接
続されたメモリセル行にストアされたデータ信号がビッ
ト線（図示せず）に与えられ、センスアンプ７により増
幅される。センスアンプ７により増幅されたパラレルデ
ータ信号は、データレジスタ４に与えられ、そこで保持
される。シリアルセレクタ５は、外部的に与えられるシ
リアル出力クロック信号ＳＯＣに応答して、データレジ
スタ４内に設けられたラッチ回路を順次選択する。すな
わち、データレジスタ４は、シリアルセレクタ５から発
生されるシリアル選択信号ＳＳに応答して、保持された
またはラッチされたデータ信号を順次シリアルバスＳＢ
に出力する。出力バッファ６は、シリアルバスＳＢを介
してデータレジスタ４に接続される。したがって、メモ
リセルアレイ１内のメモリセル行から読出されたデータ
信号が、出力バッファ６を介して、シリアル出力データ
ＳＯＤ１ないしＳＯＤ６として出力される。
【００１０】フィールドメモリ内の他の回路について以
下に簡単に説明する。命令／アドレスバッファ１１は、
外部的に与えられる命令信号ＩＲ１ないしＩＲ７／アド
レス信号Ａ０ないしＡ８を受ける。受信されたアドレス
信号Ａ０ないしＡ８は、行デコーダ２，列デコーダ３，
入力用行アドレスカウンタ１２および出力用行アドレス
カウンタ１３に与えられる。行デコーダ２は、アドレス
カウンタ１２または１３からのカウント信号に応答して
、メモリセル行、すなわちワード線を選択する。行デコ
ーダ２は、リフレッシュモードにおいて、リフレッシュ
用行アドレスカウンタ１４からのカウント信号にも応答
して、ワード線を選択する。一方、命令／アドレスバッ
ファ１１により受信された命令信号は命令レジスタ１５
内に保持される。命令デコーダ１６は、命令レジスタ１
５内に保持された命令信号を受け、それをデコードする
。命令デコーダ１６は、この外部的に与えられた命令に
従ってフィールドメモリが動作するための様々な制御信
号を発生する。このフィールドメモリは、上記の回路を
同期して動作させるためのタイミング信号を発生するタ
イミング信号発生回路１７を含む。
【００１１】図３は、図２に示したデータレジスタ４の
回路図である。図３を参照して、このデータレジスタ回
路は、各々がそれぞれのビット線対に接続されたデータ
信号保持回路４１ないし４ｎを含む。各データ信号保持
回路４１ないし４ｎは、シリアルバス線対にそれぞれ接
続される。各データ信号保持回路４１ないし４ｎは、同
じ回路構成を有するので、以下の説明では回路４１につ
いてのみ説明する。
【００１２】データ信号保持回路４１は、ＰＭＯＳトラ
ンジスタＱ６およびＱ７と、ＮＭＯＳトランジスタＱ２
およびＱ５とによって構成されたラッチ回路を含む。ト
ランジスタＱ６およびＱ２によってインバータが構成さ
れ、トランジスタＱ７およびＱ５によって別のインバー
タが構成される。これら２つのインバータはクロスカッ
プルされ、ラッチ回路が構成される。このラッチ回路は
、第１の入力／出力ノードＮａがラッチ線ＬＬａに接続
され、第２の入力／出力ノードＮｂがラッチ線ＬＬｂに
接続される。トランジスタＱ２およびＱ５の共通接続ノ
ードＮｃと接地との間に、このラッチ回路の活性化を制
御するためのＮＭＯＳトランジスタＱ３が接続される。 トランジスタＱ３は、図示されていない制御回路から与
えられる活性化信号ＦＦＺに応答してＯＮし、ラッチ回
路を活性化させる。
【００１３】ラッチ線対ＬＬａおよびＬＬｂは、ＮＭＯ
ＳトランジスタＱ１１およびＱ１２を介してビット線対
ＢＬａおよびＢＬｂに接続される。トランジスタＱ１１
およびＱ１２は、ゲートが図示されていない制御回路か
ら発生されるデータ伝送信号ＤＴＲを受けるように接続
される。メモリセルＭＣは、スイッチングトランジスタ
と、データ信号をストアするためのキャパシタとを含む
。ワード線ＷＬが高レベルになったとき、スイッチング
トランジスタがＯＮし、ビット線ＢＬａおよびＢＬｂ間
に微小な電位差が現われる。センスアンプ（Ｓ／Ａ）７
１は、この微小な電位差を増幅する。高レベルのデータ
伝送信号ＤＴＲが与えられたとき、トランジスタＱ１１
およびＱ１２がＯＮするので、増幅されたデータ信号が
ラッチ線ＬＬａおよびＬＬｂを介してラッチ回路に与え
られ、そこでラッチされる。
【００１４】図２に示したシリアルセレクタ５が、順次
に立上がるパルス信号であるシリアル選択信号ＳＳ１な
いしＳＳｎを発生する。トランジスタＱ１およびＱ４は
、信号ＳＳ１の高レベルの期間においてＯＮするので、
ラッチされたデータ信号、すなわちメモリセルＭＣから
読出されたデータ信号がシリアルバス線対ＳＢａおよび
ＳＢｂに与えられる。シリアル選択信号ＳＳ１ないしＳ
Ｓｎがそれぞれのデータ信号保持回路４１ないし４ｎに
与えられるので、各ラッチ回路にラッチされたデータ信
号が順次にシリアルバス線対ＳＢａおよびＳＢｂに与え
られる。シリアルバス線対ＳＢａおよびＳＢｂに与えら
れたデータ信号は、図２に示した出力バッファ６を介し
て外部に伝送される。
【００１５】
【発明が解決しようとする課題】図３に示したラッチ回
路におけるトランジスタＱ５のソースとトランジスタＱ
３のドレインとの間に抵抗成分Ｒが等価的に存在するこ
とが指摘される。抵抗成分Ｒが存在する理由は次のよう
である。
【００１６】図４は、図３に示したラッチ回路の半導体
基板上のレイアウト図である。図４を参照して、各シリ
アルバス線ＳＢａおよびＳＢｂは、アルミ配線層９１お
よび９２によりそれぞれ形成される。ｎ＋　不純物領域
９７上に絶縁層（図示せず）を介して形成された第２ポ
リシリコン層９９がトランジスタＱ１を構成する。ｎ＋
　不純物領域９８上にも第２ポリシリコン層９９が形成
されているので、トランジスタＱ４が構成される。各ト
ランジスタＱ１およびＱ４のソースは、コンタクトホー
ルを介してシリアルバス線ＳＢａおよびＳＢｂにそれぞ
れ接続される。ｎ＋　不純物領域９０上に絶縁層を介し
てそれぞれ形成された第２ポリシリコン層９３および９
４が、トランジスタＱ３およびＱ５をそれぞれ構成する
。ｎ＋　不純物領域９６上に絶縁層を介して形成された
第２ポリシリコン層９５がトランジスタＱ２を構成する
。
【００１７】図４から解かるように、トランジスタＱ２
は接地されたｎ＋不純物領域９０の近くの位置に形成さ
れているが、他方、トランジスタＱ５はトランジスタＱ
２よりもさらに遠い位置に形成されている。これに加え
て、トランジスタＱ５は、コンタクトホールにより接続
されたアルミ配線層を介してトランジスタＱ３のドレイ
ンに接続されている。したがって、トランジスタＱ５の
ソースとトランジスタＱ３のドレインとの間の抵抗値が
、トランジスタＱ２のソースとトランジスタＱ３のドレ
インとの間の抵抗値よりも高いことが解かる。その結果
、前述の図３に示すように、トランジスタＱ５のソース
とトランジスタＱ３のドレインとの間に抵抗成分Ｒが等
価的に存在することが理解される。この抵抗成分Ｒの存
在により、次のような問題が発生する。
【００１８】図５は、図３に示したデータ信号保持回路
４１の動作を説明するための信号波形図である。図３お
よび図５を参照して、シリアルバス線ＳＢａおよびＳＢ
ｂは、予め高電位のフローティング状態にもたらされて
いる。トランジスタＱ２、Ｑ５、Ｑ６およびＱ７により
構成されたラッチ回路は、メモリセルＭＣから読出され
たデータ信号をラッチしており、各ノードＮａおよびＮ
ｂがそれぞれ高レベルおよび低レベルを有するものと仮
定する。シリアル選択信号ＳＳ１が期間Ｔにおいて高レ
ベルになるので、トランジスタＱ１およびＱ４がＯＮす
る。したがって、高電位を有するシリアルバス線ＳＢｂ
がトランジスタＱ４を介してノードＮｂに接続される。 その結果、シリアルバス線ＳＢｂの高電位が、トランジ
スタＱ４，Ｑ５，抵抗成分ＲおよびトランジスタＱ３を
介して放電される。したがって、シリアルバス線ＳＢｂ
から接地に向かって電流が流れるので、トランジスタＱ
５のソースにおけるノードＮｒの電位が円内Ｃ２に示す
ようにこの電流により上昇される。その結果、ラッチ回
路の入力／出力ノードＮｂが、図５の円内Ｃ１に示すよ
うに一時的に上昇する。図５に示した場合では、しかし
ながら、ノードＮｂの上昇が少ないので、ラッチ回路の
反転は防がれる。これに対し、図６に示した場合では、
ラッチ回路の反転が次のように引起こされる。
【００１９】図６を参照して、図３に示した抵抗成分Ｒ
の値が、図５に示した場合よりも大きいものと仮定する
。したがって、トランジスタＱ５のソースにおけるノー
ドＮｒの電位の上昇が円内Ｃ３に示すように図５に示す
場合よりも大きい。このことは、ラッチ回路のノードＮ
ｂの電位の大きな上昇を引起こし、その結果ラッチ回路
が反転される。ラッチ回路のこの反転に伴って、シリア
ルバス線ＳＢａおよびＳＢｂに与えられる電位も、円内
Ｃ４およびＣ５に示すように変化されるので、誤ったデ
ータ信号がシリアルバス線対ＳＢａおよびＳＢｂに与え
られることになる。言換えると、抵抗成分Ｒの存在によ
り、フィールドメモリの読出誤りが発生する。
【００２０】この発明は、上記のような課題を解決する
ために成されたもので、シリアルアクセス可能な半導体
メモリ装置において、読出誤りの発生を防ぐことを目的
とする。
【００２１】
【課題を解決するための手段】この発明に係る半導体メ
モリ装置は、少なくとも１つの方向に配設された複数の
メモリセルを含むメモリセル列と、メモリセル列から読
出されたデータビット信号をそれぞれ保持する複数のデ
ータビット保持手段と、複数のデータビット保持手段内
に保持されたデータビット信号を外部へシリアルに伝送
するためのシリアルバス線と、外部的に与えられるクロ
ック信号に応答して、外部へ出力されるべきデータビッ
ト信号をシリアルに選択するシリアルセレクタ手段と、
シリアルセレクタ手段に応答して、複数のデータビット
保持手段内に保持されたデータビット信号をシリアルバ
ス線にシリアルに供給するシリアル供給手段と、複数の
データビット保持手段による信号保持作用を安定化させ
る保持安定化手段とを含む。
【００２２】
【作用】この発明における半導体メモリ装置では、保持
安定化手段が複数のデータビット保持手段による信号保
持作用を安定化させるので、シリアル供給手段が保持さ
れたデータビット信号をシリアルバス線に供給する際に
生じるかもしれない保持されたデータビット信号の変更
が防がれる。
【００２３】
【実施例】図１は、この発明の一実施例を示す改善され
たデータレジスタの回路図である。図１を参照して、図
３に示した従来の回路と比較して、その改善点は、それ
ぞれのデータ信号保持回路８１ないし８ｎにおいて、ラ
ッチ線ＬＬａおよびＬＬｂにキャパシタＣａおよびＣｂ
がそれぞれ接続されていることである。キャパシタＣａ
は、ラッチ線ＬＬａと接地との間に接続される。キャパ
シタＣｂは、ラッチ線ＬＬｂと接地との間に接続される
。これらのキャパシタＣａおよびＣｂは、トランジスタ
Ｑ２，Ｑ５，Ｑ６およびＱ７により構成されたラッチ回
路によるラッチ作用を安定化させるのに貢献する。すな
わち、各キャパシタＣａおよびＣｂは、それぞれのノー
ドＮａおよびＮｂの電位により充電または放電される。 たとえば、ノードＮａが高レベルになったとき、キャパ
シタＣａが充電され、一方、ノードＮｂは低レベルにな
っているので、キャパシタＣｂが放電されている。 したがって、高レベルのシリアル選択信号ＳＳ１に応答
してトランジスタＱ１およびＱ４がＯＮしたとき、シリ
アルバス線ＳＳｂ上の高電位の電荷はキャパシタＣｂに
より吸収される。言換えると、電流がシリアルバス線Ｓ
Ｂｂから、トランジスタＱ４，Ｑ５，抵抗成分Ｒおよび
トランジスタＱ３を介して接地に向かって流れないので
、トランジスタＱ５のソースにおけるノードＮｒの電位
が上昇するのが防がれる。したがって、ノードＮｂの電
位が上昇しないので、ラッチ回路が反転されるのが防が
れる。
【００２４】次に、キャパシタＣａおよびＣｂの容量値
について説明する。キャパシタＣａおよびＣｂは、前述
のようにラッチ回路によるラッチ作用を安定化させるの
に貢献する。各キャパシタＣａおよびＣｂの容量値は、
好ましくは、各シリアルバス線ＳＢａおよびＳＢｂが接
地に対して有している浮遊容量の値とほぼ同じ値に設定
される。キャパシタＣａおよびＣｂの容量値を大きく設
定すればするほど、ラッチ作用は安定化されるが、ラッ
チされたデータ信号を反転させるのに要する時間がそれ
につれて増加する。このことは、シリアルメモリの読出
速度が低下されることを意味する。したがって、シリア
ルメモリにおいて要求される動作速度およびラッチ回路
の反転駆動能力を考慮して、キャパシタＣａおよびＣｂ
の許容可能な最大値が決定されることになる。
【００２５】このように、シリアルデジスタ内の各デー
タ信号保持回路８１ないし８ｎにおいて、各ラッチ線Ｌ
ＬａおよびＬＬｂにキャパシタＣａおよびＣｂを接続し
たので、ラッチ回路によるラッチ作用が安定化される。 言換えると、トランジスタＱ１およびＱ４が高レベルの
シリアル選択信号ＳＳ１に応答してＯＮしたとき、ラッ
チ回路が誤って反転されるのが防がれる。その結果、正
確なデータ信号がトランジスタＱ１およびＱ４を介して
シリアルバス線対ＳＢａおよびＳＢｂに与えられるので
、読出誤りの発生が防がれる。
【００２６】上記の説明では、一例としてフィールドメ
モリにおいてこの発明が適用される場合について説明し
たが、前述のように、シリアルアクセス可能な他の半導
体メモリ、すなわちビデオＲＡＭおよびＦＩＦＯメモリ
にもこの発明を適用することができる。言換えると、一
般に、ストアされたデータ信号をシリアルに読出すため
のデータレジスタ、すなわちラッチ回路を有する半導体
メモリに、この発明を広く適用できることが指摘される
。
【００２７】
【発明の効果】以上のように、この発明によれば、複数
のデータビット保持手段による信号保持作用を安定化さ
せる保持安定化手段を設けたので、読出誤りが生じない
シリアルアクセス可能な半導体メモリ装置が得られた。
【図面の簡単な説明】
【図１】この発明の一実施例を示す改善されたデータレ
ジスタの回路図である。
【図２】この発明の背景を示すフィールドメモリのブロ
ック図である。
【図３】図２に示したデータレジスタの回路図である。
【図４】図３に示したラッチ回路の半導体基板上のレイ
アウト図である。
【図５】図３に示したデータ信号保持回路の正常動作を
説明するための信号波形図である。
【図６】図３に示したデータ信号保持回路における誤動
作の発生を説明するための信号波形図である。
【符号の説明】
４　　データレジスタ ８１　　データ信号保持回路 Ｃａ　　ラッチ安定用キャパシタ Ｃｂ　　ラッチ安定用キャパシタ Ｒ　　抵抗成分

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　少なくとも１つの方向に配設された複
    数のメモリセルを含むメモリセル列と、前記メモリセル
    列に結合され、前記メモリセル列から読出されたデータ
    ビット信号をそれぞれ保持する複数のデータビット保持
    手段と、前記複数のデータビット保持手段内に保持され
    たデータビット信号を外部へシリアルに伝送するための
    シリアルバス線と、外部的に与えられるクロック信号に
    応答して、外部へ出力されるべきデータビット信号をシ
    リアルに選択するシリアルセレクタ手段と、前記シリア
    ルセレクタ手段に応答して、前記複数のデータビット保
    持手段内に保持されたデータビット信号を前記シリアル
    バス線にシリアルに供給するシリアル供給手段と、前記
    複数のデータビット保持手段に接続され、前記複数のデ
    ータビット手段による信号保持作用を安定化させる保持
    安定化手段とを含む、半導体メモリ装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970004346B1 (ko) * 1994-01-26 1997-03-27 삼성전자 주식회사 듀얼포트를 가지는 그래픽램 및 그래픽램의 시리얼데이타 액세스방법
KR0165159B1 (ko) * 1994-07-28 1999-02-01 사또 후미오 반도체 기억 장치
US5712820A (en) * 1995-11-17 1998-01-27 Cypress Semiconductor Corporation Multiple word width memory array clocking scheme
US5642318A (en) * 1995-12-05 1997-06-24 Cypress Semicondcutor Corporation Testing method for FIFOS
US5712992A (en) * 1995-12-06 1998-01-27 Cypress Semiconductor Corporation State machine design for generating empty and full flags in an asynchronous FIFO
US5809339A (en) * 1995-12-06 1998-09-15 Cypress Semiconductor Corp. State machine design for generating half-full and half-empty flags in an asynchronous FIFO
US5673234A (en) * 1995-12-13 1997-09-30 Cypress Semiconductor Corp. Read bitline writer for fallthru in FIFO's
US5844423A (en) * 1995-12-14 1998-12-01 Cypress Semiconductor Corporation Half-full flag generator for synchronous FIFOs
US5963056A (en) * 1995-12-14 1999-10-05 Cypress Semiconductor Corp. Full and empty flag generator for synchronous FIFOs
US5850568A (en) * 1995-12-22 1998-12-15 Cypress Semiconductor Corporation Circuit having plurality of carry/sum adders having read count, write count, and offset inputs to generate an output flag in response to FIFO fullness
US5880997A (en) * 1995-12-22 1999-03-09 Cypress Semiconductor Corp. Bubbleback for FIFOS
US5852748A (en) * 1995-12-29 1998-12-22 Cypress Semiconductor Corp. Programmable read-write word line equality signal generation for FIFOs
US5682356A (en) * 1996-01-11 1997-10-28 Cypress Semiconductor Corp. Multiple word width memory array clocking scheme for reading words from a memory array
US5661418A (en) * 1996-03-13 1997-08-26 Cypress Semiconductor Corp. Signal generation decoder circuit and method
US6510486B1 (en) 1996-03-25 2003-01-21 Cypress Semiconductor Corp. Clocking scheme for independently reading and writing multiple width words from a memory array
US5684750A (en) * 1996-03-29 1997-11-04 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with a sense amplifier including two types of amplifiers
US5764967A (en) * 1996-03-29 1998-06-09 Cypress Semiconductor Corporation Multiple frequency memory array clocking scheme for reading and writing multiple width digital words
US5872802A (en) * 1996-05-03 1999-02-16 Cypress Semiconductor Corp. Parity generation and check circuit and method in read data path
US5812465A (en) * 1996-08-02 1998-09-22 Cypress Semiconductor Corp. Redundancy circuit and method for providing word lines driven by a shift register
US6023777A (en) * 1996-09-11 2000-02-08 Cypress Semiconductor Corp. Testing method for devices with status flags
US5968190A (en) * 1996-10-31 1999-10-19 Cypress Semiconductor Corp. Redundancy method and circuit for self-repairing memory arrays
US6167486A (en) * 1996-11-18 2000-12-26 Nec Electronics, Inc. Parallel access virtual channel memory system with cacheable channels
US5860160A (en) * 1996-12-18 1999-01-12 Cypress Semiconductor Corp. High speed FIFO mark and retransmit scheme using latches and precharge
US6157587A (en) * 1997-11-06 2000-12-05 Alliance Semiconductor Corporation Data sense arrangement for random access memory
US6708254B2 (en) 1999-11-10 2004-03-16 Nec Electronics America, Inc. Parallel access virtual channel memory system
US7301961B1 (en) 2001-12-27 2007-11-27 Cypress Semiconductor Corportion Method and apparatus for configuring signal lines according to idle codes
DE10200990A1 (de) * 2002-01-14 2003-08-14 Broadcasttelevision Systems Me Verfahren zur Speicherung von Videosignalen

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5968889A (ja) * 1982-10-08 1984-04-18 Toshiba Corp 半導体記憶装置
JPS6072020A (ja) * 1983-09-29 1985-04-24 Nec Corp デュアルポ−トメモリ回路
DE3586523T2 (de) * 1984-10-17 1993-01-07 Fujitsu Ltd Halbleiterspeicheranordnung mit einer seriellen dateneingangs- und ausgangsschaltung.
US5018109A (en) * 1987-01-16 1991-05-21 Hitachi, Ltd. Memory including address registers for increasing access speed to the memory
JPH0690873B2 (ja) * 1987-10-28 1994-11-14 三菱電機株式会社 半導体記憶装置の書き込み方法
JPH07105137B2 (ja) * 1987-11-17 1995-11-13 日本電気株式会社 半導体メモリ
EP0329910B1 (en) * 1988-02-26 1991-05-29 International Business Machines Corporation Double stage sense amplifier for random access memories
DE68905240T2 (de) * 1988-06-01 1993-07-15 Nippon Electric Co Halbleiterspeichereinrichtung mit hochgeschwindigkeits-lesevorrichtung.
US4932002A (en) * 1988-09-30 1990-06-05 Texas Instruments, Incorporated Bit line latch sense amp
EP0365730B1 (en) * 1988-10-28 1994-08-03 International Business Machines Corporation Double stage bipolar sense amplifier for BICMOS SRAMS with a common base amplifier in the final stage

Also Published As

Publication number Publication date
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JP2715004B2 (ja) 1998-02-16
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