KR950006335B1 - 반도체 메모리장치 - Google Patents

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KR950006335B1
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준지 모리
스유끼 미야모또
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미쓰비시 뎅끼 가부시끼가이샤
시기 모리야
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Abstract

내용 없음.

Description

반도체 메모리장치
제1도는 본 발명의 1실시예를 표시하는 개선된 데이터 레지스터의 회로도.
제2도는 본 발명의 배경을 표시하는 필드메모리의 블록도.
제3도는 제2도에 표시된 데이터 레지스터의 회로도.
제4도는 반도체기판상 제3도에 표시된 래치회로의 배치도.
제5도는 제3도에 표시된 데이터신호 유지회로의 정상동작을 설명하는 신호파형도.
제6도는 제3도에 표시된 데이터신호 유지회로에서 기능 장애의 발생을 설명하는 신호파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리셀어레이 2 : 행디코더
3 : 열디코더 5 : 순차세렉터
6 : 출력버퍼 9 : 입력버퍼
10 : 데이터레지스터
본 발명은 일반적으로 반도체 기억장치에 관한 것이고, 특히 기억된 데이터신호를 순차, 정확하게 판독가능한 반도체 기억장치에 관한 것이다.
본 발명은 필드메모리에 특별한 적용성을 가진다. 근래, 반도체기억장치가 여러 기기에 사용되게 되었고, 그리고 그들의 각종 기능이 요구되어 왔다.
특히, 반도체기억장치는 기본적으로 적용(또는 소정) 데이터를 기억하고 기억된 데이터를 판독하는 기능을 가지고 있고, 게다가, 접근하는 부가기능도 필요하게 되었다. 특히, 순차 접근, 즉 데이터신호의 순차판독 그리고/또는 순차기록이 고속으로 비디오신호를 실행하거나 영상신호를 처리하는데 필요하게 되었다.
필드메모리와 비디오 RAM은, 예를 들면, 순차액세스기능을 가지는 랜덤 액세스 메모리(RAMs)으로서 알려져 있다. 필드메모리에 있어서는, 적용된 데이터신호는 메모리셀에 순차적으로 기록되고, 그리고 기억데이터신호는 그들이 기록된 순서로 판독된다. 1필드메모리는, 예를 들면, 텔레비젼 1필드의 디지탈화소를 기억 가능한 메모리용량을 가지므로, 비디오신호처리를 위해 지연 회로로서 종종사용된다.
비디오 RAM은 랜덤 액세스포트와 순차 액세스포트를 가진다. 랜덤 액세스를 통하여 적용되는 데이터신호는 메모리셀에 기억되고, 그리고 기억된 데이터신호는 외부로 지정된 메모리 셀에서 판독된다.
한편, 순차 액세스포트를 통하여 적용되는 데이터신호는 외부로 지정된 메모리셀형에 순차적으로 기억되고, 그리고 기억된 데이터신호는 외부로 지정된 메모리셀형에서 순차적으로 판독된다.
랜덤 액세스포트는 고속으로 처리하는 영상신호를 실행하기 위해 종종사용되고, 한편 순차 액세스포트는 처리되는 즉, 고속으로 CRT와 같은 영상표지장치에 기억된 영상신호를 제공하는데 사용된다.
더욱, 그들이 기억된 순서로 적용된 데이터신호를 순차적으로 기억하고 그리고 그들이 기억된 순서로 기억된 데이터 신호를 순차적으로 판독하는 선임선출방식(FIFO) 메모리는, 비록 그것이 RAM이 아니더라도, 역시 알려져 있다.
상기 반도체기억장치는 순차 액세스하고, 특히 메모리셀에 기억되는 데이터신호를 판독하는 기능을 가지는것이 공통이라는 것이 지적된다.
본 발명이 순차 액세스기능을 가지는 반도체 메모리에 일반적으로 적용가능하므로, 필드메모리만 설명을 간단히 하기위해 한예로서 다음과 같이 설명한다.
제2도는 본 발명의 배경을 설명하는 필드메모리의 블록도이다. 제2도를 참조하여, 필드메모리는 행과 열로 배열되는 다중메모리셀을 포함하는 메모리셀어레이(1)와, 외부로 지정된 메모리셀행을 선택하는 행디코더(2)와, 외부로 지정된 메모리셀열을 선택하는 열디코더(3) 그리고 메모리셀에서 판독되는 데이터신호를 증폭하는 센스앰프(7)를 포함한다. 데이터 입력의 순차 세렉터(8)는 열디코더(3)에 접속된다. 기록동작에 있어서, 입력버퍼(9)는 외부로 적용된 순차 입력 데이터 SID1∼SID6을 받고 그리고 받은 데이터 레지스터(10)에 적용한다. 데이터 레지스터(10)는 적용된 병렬데이터를 유지하고 그리고 순차 세렉터(8)에서 생성되는 출력신호에 응답하고 메모리셀 어레이(1)에 유지된 데이터를 적용한다.
행디코더(2)는 외부에 적용된 어드레스신호에 의해 지정된 1워드선을 선택함으로, 데이터 레지스터(10)에서 적용된 데이터는 1메모리셀행에서 기록된다.
판독동작에서는, 행디코더(2)는 외부로 적용된 어드레스신호에 의해 지정되는 1워드선을 선택한다. 그래서, 선택된 워드선에 접속되는 메모리셀행에 기억되는 데이터신호는 비트선(표시되지 않음)에 적용되어 센스앰프(7)에 의해 증폭된다. 센스앰프(7)에 증폭되는 병렬데이터신호는 데이터 레지스터(4)에 적용되어 거기에서 유지된다. 순차 세렉터(5)는 외부로 순차출력 클릭신호 SOC에 응답하고 데이터 레지스터(4)에 제공되는 래치회로를 순차적으로 선택한다.
특히, 데이터 레지스터(4)는 순차세렉터(5)에서 생성되는 순차 선택신호 SS에 응답하고 순차버스 SB를 거기에 출력으로서 유지 또는 래치데이터신호를 순차적으로 공급한다. 출력버퍼(6)는 순처버스 SB를 통하여 데이터 레지스터(4)에 접속된다. 그래서, 메모리셀어레이(1)의 메모리셀행에서 판독되는 데이터 신호는 순차 출력데이터 SOD1∼SOD6으로서, 출력버퍼(6)를 통하여 공급된다.
필드메모리에서의 다른 회로는 다음과 간단하게 설명한다. 명령/어드레스버퍼(11)는 외부에 적용된 명령신호 IR1∼IR7/어드세스 신호 A0∼A8을 수신한다.
수신된 어드레스신호 A0∼A8은 행디코더(2)와, 열디코더(3)와 입력(12)의 행어드레스 카운터와, 그리고 출력(13)의 행어드레스 카운터에 적용된다.
행디코더(2)는 메모리셀행, 즉 어드레스 카운터(12) 또는 (13)에서 카운트신호에 응답하는 워드선을 선택한다.
새로운 모드에서, 행디코더(2)도 역시 14를 새롭게 하는 행어드레스 카운터에서의 카운트신호에 응답하고 워드선을 선택한다. 한편, 명령/어드레스버퍼(11)에 의해 수령되는 명령신호는 명령레지스터(15)에서 유지된다.
명령코더(16)는 명령레지스터(15)에 유지되는 명령신호를 수령하고 그것을 디코드한다. 명령디코더(16)는 외부로 적용된 명령에 따라 필드메모리의 동작을 위해 각종 제어신호을 생성한다.
필드메모리는 동기의 상기 회로동작을 만드는 타이밍신호를 생성하는 타이밍신호 생성회로(17)를 포함한다.
제3도는 제2도에 표시된 데이터 레지스터(4)의 회로도이다. 제3도를 참조하여, 데이터 레지스터회로는 각 비트선상에 접속되는 데이터신호 유지회로 41∼4n을 포함한다. 데이터신호 유지회로 41∼4n이 같은 회로구성을 가지고 있으므로, 회로(41)만이 다음에 설명된다. 데이터신호 유지회로(41)은 PMOS 트랜지스터 Q6과 Q7 그리고 NMOS 트랜지스터 Q2와 Q5로 설정되는 래치회로를 포함한다.
인버터는 트랜지스터 Q6과 Q2에 의해 설정되고, 그리고 또하나의 인버터는 트랜지스터 Q7과 Q5에 의해 설정된다. 2개인 인버터는 교차결합되고 그리고 래치회로는 설정된다.
래치회로는 래치선 4a에 접속되는 제1입력/출력노드 Na와 래치선 4b에 접속되는 제2입력/출력노드를 가진다. 래치회로의 활성화 제어를 위한 NMOS 트랜지스터 Q3은 트랜지스터 Q2와 Q5의 공통접속노드 NC와 접지사이에 접속된다. 트랜지스터 Q3은 래치회로를 활성화하기 위해 표시되지 않은 제어회로에서 적용되는 활성화신호 FFZ에 응답하고 턴온(turn on)한다.
NMOS 트랜지스터 Q11과 Q12를 통하여, 비트선쌍 BLa와 BLb에 접속된다. 트랜지스터 Q11과 Q12는 표시되지 않는 제어회로에서 생성되는 데이터전송신호 DIR을 수령하기 위해 접속되는 게이트를 가진다.
메모리셀 MC는 데이터신호를 기억하는 커패시터와 스위칭 트랜지스터를 포함한다.
워드선 WL의 레벨이 high로 될때, 스위칭 트랜지스터는 턴온되고, 그리고 작은 전위차가 비트선 BLa와 BLb 사이에 나타난다. 센스앰프(S/A)(71)은 작은 전위차를 증폭한다. high레벨에서 데이터전송신호 DIR가 적용될때, 트랜지스터 Q11과 Q12는 턴온하여, 증폭된 데이터신호는 래치회로에 래치선 4a와 4b를 통하여 적용되어 거기에 래치된다.
제2도에 표시된 순차세렉터(5)는 순차 선택신호 SS1∼SSn을 생성하고, 그리고 순차적으로 상승하는 펄스신호이다.
트랜지스터 Q1∼Q4는 신호 SS1이 high레벨에 도달하는 기간 동안에 턴온이 되어서, 래치데이터신호, 즉 메모리셀 MC에서 판독되는 데이터신호는 순차 버스선쌍 SBa와 SBb에 적용된다. 순차 선택신호 SS1∼SSn은 각 데이터신호 유지회로 41∼4n에 적용되므로, 각 래치회로에서 래치되는 데이터신호는 순차버스선쌍 SBa와 SBb에 순차적으로 적용된다.
순차 버스선쌍 SBa와 SBb에 적용되는 데이터신호는 제2도에 표시된 출력버퍼(6)를 통하여 한 출력으로서 공급된다. 저항 R은 제3도에 표시된 래치회로에서 트랜지스터 Q3의 드레인과 트랜지스터 Q5의 소스사이에 등가로 존재한는 것이 지적된다. 저항 R이 존재하는 이유는 다음에 설명하는 것과 같다.
제4도는 반도체기판상 제3도체 표시한 래치회로의 레이아우트도이다. 제4도를 참조하여, 순차버스선 SBa와 SBb는 알뤼늄 배선층 91과 92로 각각 형성된다. 그곳 사이에 삽입되는 절연층(표시되지 않음)의 n+불순물 영역(97)상에 형성되는 제2폴리실리콘층(99)은 트래지스터 Q1을 설정한다. 제2폴리실리콘층(99)는 n+불순물영역(98)상에 역시 형성되어, 트랜지스터 Q4가 설정된다.
트랜지스터 Q1과 Q2의 소스는 콘택트홀(contact hole)을 통하여 순차 버스선 SBa와 SBb에 각각 접속된다.
그곳 사이에 삽입되는 절연층으로 각각 n+불순물영역(90)상에 형성되는 제2폴리실리콘층 93과 94는 각각 트랜지스터 Q3과 Q2를 설정한다. 그곳 사이에 삽입되는 절연층으로 n+불순물영역(96)상에 형성되는 제2폴리실리콘층(95)는 트랜지스터 Q5를 설정한다. 제4도에 보이는 것과 같이, 트랜지스터 Q2는 접지된 n+불순물영역(90) 부근 위치에 형성되고, 한편 트랜지스터 Q5는 트랜지스터 Q2가 있는데에서 더욱 떨어진 위치에 형성된다.
게다가, 트랜지스터 Q5는 콘택트홀을 통하여 접속되는 알루미늄배선층을 통하여 트랜지스터 Q3의 드레인에 접속된다. 그러므로, 트랜지스터 Q5의 소스와, 트랜지스터 Q3의 드레인 사이의 저항치는 트랜지스터 Q2의 소스와 트랜지스터 Q3의 드레인 사이의 저항치보다 높은 것이 보인다. 결과로서, 상기 제3도에 표시된 것과 같이, 저항 R은 트랜지스터 Q5의 소스와 트랜지스터 Q3의 드레인 사이에 등가로 존재하는 것이 보인다. 저항 R의 존재는 다음에 언급되는 문제를 발생되게 한다.
제5도는 제3도에 표시된 데이터신호 유지회로(41)의 동작을 설명하는 신호파형도이다. 제3과 5도를 참조하여, 순차 버스선 SBa와 SBb는 사전에 고전위의 프로우팅상태에 가져오게 된다.
트랜지스터 Q2, Q5, Q6, Q7로 설정되는 래치회로는 메모리셀 MC에서 판독되는 데이터신호를 래치하고, 그리고 노드 Na와 Nb의 전위는 high 레벨과 low레벨에 각각 있다. 순차 선택신호 SS1은 기간 T에서 high레벨에 달하여, 트랜지스터 Q1과 Q4가 턴온한다.
그러므로, 고전위를 가지는 순차 버스선 SBb는 트랜지스터 Q4를 통하여 노드 Nb에 접속된다. 결과로서, 순차 버스선 SBb의 고전위는 트랜지스터 Q4,Q5, 저항 R, 그리고 트랜지스터 Q3을 통하여 방전된다. 따라서, 전류는 순차 버스선 SBb에서 접지에 흘러서, 트랜지스터 Q5의 소스에서 노드 Nr의 전위는 서클 C2에 표시된 것과 같이 전류에 의해 상승된다.
결과적으로, 래치회로의 입출력노드 Nb의 전위는 제5도의 서클 C1에 표시된 것과 같이 임시로 상승한다. 그러나, 제5도에 표시된 경우에서는, 노드 Nb의 전위의 상승은 작아서, 래치회로의 역전이 방지된다. 한편, 제6도에 표시된 경우에는, 래치회로의 역전은 하기와 같이 발생된다.
제6도를 참조하여, 제3도에 표시된 저항 R의 값은 제5도에 표시된 것보다 더 큰것이 추정된, 그러므로, 서클 C3에 표시된 것과 같이, 트랜지스터 Q5의 소스에서 노드 Nr의 전위의 상승은 제5도에 표시된 경우에 있어서 보다 더 크다. 이것이 래치회로에서 노드 Nb의 전위의 큰 상승을 일으켜서, 래치회로는 역전된다.
래치회로의 역전에 따라 순차 버스선 SBa와 SBb에 공급되는 전위도 서클 C4와 C5에 표시된 것과 같이 역시 변화되므로, 의사 데이터신호가 순차 번스선쌍 SBa와 SBb에 적용된다. 환언하면서, 저항 R이 존재는 필드메모리의 판독오류를 발생되게 한다.
본 발명의 한 목적은 기억된 데이터 비트신호를 순차적으로 판독할 수 있는 반도체 기억장치의 옳은 데이터 비트신호를 판독하는 것이다.
본 발명의 또하나의 다른 목적은 순차 기억장치에 기억된 데이터 비트신호를 정확하게 판독하는 것이다.
본 발명에 따른 반도체 기억장치는 적어도 한 방향에 배열되는 복수의 메모리셀을 포함하는 메모리셀 드레인과, 복수의 메모리셀에서 각각 판독되는 데이터 비트신호를 유지하는 복수의 데이터비트 유지회로와, 외부에 복수의 데이터 비트 유지회로에 유지되는 데이터 비트신호를 순차적으로 전송하는 순차 버스선과, 외부에 적용된 클릭신호에 응답하고 거기에서 외부에 출력으로서 제공되는 데이터 비트신호를 순차적으로 선택하는 순차선택회로와, 순차선택회로에 응답하고 순차 버스선에 복수의 데이터비트 유지회로에 유지되는 데이터 비트신호를 순차적으로 공급하는 순차 공급회로와, 그리고 복수의 데이터비트 유지회로에 의해 신호유지기능을 안정화하는 유지 안정화회로를 포함한다.
동작에 있어, 유지 안정화회로는 복수의 데이터비트 유지회로에 의해 신호유지기능을 안정화하므로, 순차공급회로가 유지데이터 비트신호를 순차 버스선에 공급할때 초래되는 유지데이터 비트신호에서의 변화를 방지하는 것이 가능하다. 한 관점에서, 본 발명에 따른 반도체 기억장치는 적어도 한 방향에 배열되는 복수의 메모리셀과 복수의 메모리셀에 각각 접속되는 복수의 비틋헌과, 판독동작중 복수의 메모리셀에서 각 비트선에 공급되는 데이터비트신호를 래치하는 복수의 래치회로와, 외부에 복수의 래치회로에서 래치되는 데이터비트신호를 순차적으로 전송하는 순차 버스선과, 순차적으로 적용된 클럭신호에 응답하고 거기에서 외부에 판독되는 데이터비트신호를 순차적으로 선택하는 순차 선택회로와, 순차 선택회로에 응답하고 복수의 래치회로와 순차 버스선 사이에서 순차적으로 턴온하는 복수의 스위칭 트랜지스터와, 그리고 복수의 스위칭 트랜지스터와 복수의 래치회로를 각각 접속하는 복수의 접속노드에 접속되는 복수의 커패시터를 포함한다
동작에 있어, 복수의 래치회로가 복수의 스위칭 트랜지스터의 ON상태에 응답하고 순차 버스선상에 전위로 변화되는 래치 신호를 가지는 동안, 복수의 커패시터는 변화되는 래치 신호를 방지한다. 따라서, 옳은 데이터비트신호가 판독된다.
본 발명의 상기 목적, 특성 그리고 장점은 첨부도면과 함께 취해질때 본 발명의 다음 상세한 설명으로 더욱 명백하게 된다.
[실시예]
제1도를 참조하여, 제3도에 표시된 종래의 회로와 비교하여, 각 데이터신호 유지회로 81∼8n은 래치선 4a와 4b에 각각 접속된 커패시터 Ca와 Cb를 가지는 것이 개량된 것이다.
커패시터 Ca는 래치선 4a와 접지사이에 접속된다. 커패시터 Cb는 래치선 4b와 접지사이에 접속된다. 커패시터 Ca와 Cb는 트랜지스터 Q2,Q5,Q6, 그리고 Q7로 설정되는 래치회로에 의해 래치활동을 안정화하는데 기여한다. 특히, 커패시터 Ca와 Cb는 노드 Na와 Nb의 전위에 의해 각각 충전 또는 방전된다.
예를 들면, 노드 Na의 전위가 high레벨에 달할 때, 커패시터 Ca는 충전되고, 한편 노드 Nb의 전위가 low레벨에 달하면, 커패시터 Cb는 방전된다. 따라서, 트랜지스터 Q1과 Q4과 high레벨에서 순차 선택신호 SS1에 응답하여 턴온할 때, 순차 버스선 SSb상에서 고전위의 충전이 커패시터 Cb에 의해 흡수된다.
환언하면, 전류는 트랜지스터 Q4,Q5, 저항 R, 그리고 트랜지스터 Q3을 통하여, 순차 버스선 SBb에서 접지로 흐르지 않아, 트랜지스터 Q5의 소스에서 노드 Nr의 전위는 상승에서 방지된다. 따라서, 노드 Nb의 전위는 상승하지 않으므로, 래치회로는 역전되는 것에서 방지된다.
지금, 커패시터 Ca와 Cb의 커패시턴스치를 설명한다. 커패시터 Ca와 Cb는 상기와 같이 래치회로에 의해 래치활동을 안정화하는데 기여한다. 각 커패시터 Ca와 Cb의 커패시턴스치는 각 순차버스선 SBa와 SBb는 접지에 관련하는 표유 커패시턴스치와 같은 값에 바람직하게 세트된다.
커패시터 Ca와 Cb의 커패시턴스치에 따라 더 크게 세트되면, 래치활동은 더욱더 안정화되고, 한편 래치된 데이터 신호를 역전하기 요하는 시간은 증가된다. 이것이 순차메모리의 판독속도가 축소되는 것을 뜻한다. 따라서, 커패시터 Ca와 Cb의 허용기능 최대치는 래치회로의 반전구동능력과 순차 메모리에 요하는 동작속도를 고려하여 결정된다.
상기와 같이, 순차 레지스터의 각 데이터신호 유지회로 81∼8n에서, 커패시터 Ca와 Cb는 래치선 4a와 4b에 각각 접속되어, 래치회로의 래치활동을 안정화 된다.
환언하면, 트랜지스터 Q1과 Q4가 하이(high) 레벨에 달하는 순차 선택신호 SS1에 응답하여 턴온할때, 래치회로는 잘못된 반전에서 보호된다.
결과로서, 옳은 데이터신호는 트랜지스터 Q1과 Q4를 통하여 순차 버스선상 SBa와 SBb에 적용되어, 오류판독의 발생이 방지된다.
비록 본 발명이 필드메모리에 적용되는 상기 설명의 예로서 설명되었어도, 순차 접근가능한 다른 반도체 메모리, 즉 상기와 같은 비디오 RAM과 FIFO 메모리에 본 발명에 적용하는 것도 역시 가능하다.
환언하면, 일반적으로, 본 발명은 기억된 데이터신호를 순차적으로 판독하는 데이터 레지스터, 즉 래치회로를 가지는 반도체메모리에 크게 적용가능한 것이 지적된다.
비록 본 발명이 상세하게 설명되었지만, 설명과 예만으로서는 같고 그리고 제한이 되지 않게 이해되나, 본 발명의 정신과 범위는 첨부 청구범위에 의해서만 제한된다.

Claims (10)

  1. 적어도 하나의 방향으로 배열된 복수의 메모리셀을 구비한 메모리셀열과, 상기 메모리셀열에 접속되어 있되, 상기 복수의 메모리셀로부터 돌출된 데이타비트신호를 각각 유지하는 복수의 데이타비트유지수단과, 상기 복수의 데이타비트유지수단내에서 유지된 상기 데이타비트신호를 직렬로 외부로 전송하는 시리얼 버스선과 ; 외부에서 인가된 클럭신호에 응답하여서 상기 외부로 제공될 상기 데이타비트신호를 직렬로 선택하는 시리얼 선택수단과 ; 상기 시리얼 선택수단에 응답하여서 상기 복수의 데이타비트유지 수단내에서 유지된 상기 데이타비트신호를 상기 시리얼 버스선으로 직렬로 공급하는 시리얼 공급수단과 ; 상기 복수의 데이타비트유지수단에 접속되어, 상기 복수의 데이타 비트유지수단에 의해 신호유지기능을 안정화하는 유지안정화수단 및 ; 상기 복수의 메모리셀에 접속되어, 하나의 메모리셀로부터 데이타를 감지하고 그리고 비트선쌍 사이의 작은 전압차를 증폭하는 복수의 센스증폭기를 포함하고, 상기 복수의 데이타비트유지수단은 상기 복수의 센스증폭기로부터 상기 데이타비트신호를 입력하고 그리고 상기 데이타비트신호를 소정 노드의 전위레벨로 유지하며, 상기 시리얼 공급수단은 상기 소정 노드들과 상기 시리얼 버스선사이에 접속되어 있되, 상기 소정 노드들을 상기 시리얼 선택 수단에 따라서 상기 시리얼 버스선으로부터 분리하고 그리고 상기 시리얼 버스선에 접속하며, 상기 유지안정화수단은 상기 소정 노드들에 접속되어 있는 반도체 기억장치.
  2. 제1항에 있어서, 상기 시리얼 공급수단은 상기 시리얼 선택수단에 응답하여 상기 복수의 데이타비트유지수단과 상기 시리얼 버스선사이에 차례로 접속하는 복수의 스위칭수단을 구비하고 ; 상기 복수의 데이타비트유지수단의 각각은 상기 스위칭수단에 대응하는 것의 온상태에 응답하여서 상기 유지된 데이타비트신호를 변화하려는 경향을 갖고 있으며 ; 상기 유지안정화수단은 상기 복수의 데이타비트유지수단에 각각 접속되어, 각 데이타 비트 유지수단내에서 유지된 데이타 비트신호의 변화를 방지하는 복수의 변화방지수단을 구비하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 복수의 메모리셀의 각각에 접속되어 각 메모리셀내에 기억된 상기 데이타비트신호를 전송하기 위한 복수의 비트선을 부가하되, 상기 복수의 데이타비트유지수단은 상기 복수의 비트선에 각각 접속된 복수의 래치회로수단을 구비하는 반도체 기억장치.
  4. 제3항에 있어서, 상기 복수의 변화방지수단은 상기 각 래치회로수단에 접속된 복수의 커패시턴스수단을 구비하고, 그리고 상기 커패시턴스수단의 각각은 상기 반도체 기억장치내에서 요구된 동작속도에 의해 결정된 커패시턴스값과 상기 시리얼 버스선의 방전에 의해 방전될 상기 각 패치회로수단의 용량을 갖는 반도체 기억장치.
  5. 제4항에 있어서, 상기 래치회수단의 각각은 상기 복수의 비트선에 각각 접속되고 그리고 서로에 교환결합된 두개의 인버터수단을 구비하고 ; 그리고 상기 커패시턴스수단의 각각은 상기 반도체 기억장치내에서 요구된 동작속도에 의해 결정된 커패시턴스값과 상기 시리얼 버스선의 반전에 의해 방전될 상기 각 래치회로수단의 용랑을 갖는 반도체 기억장치.
  6. 제1항에 있어서, 상기 반도체 기억장치는 필드 메모리장치를 구비하는 반도체 기억장치
  7. 저장된 데이타비트신호를 직렬로 독출가능한 반도체 기억장치에 있어서, 적어도 하나의 방향으로 배열된 복수의 메모리셀을 구비하는 메모리셀열과 ; 상기 복수의 메모리셀에 각각 접속된 복수의 비트선과 ; 상기 복수의 비트선에 각각 접속되어 있되, 독출동작중에는 상기 복수의 메모리셀에서 각 비트선으로 인가된 데이타비트신호를 래치하는 복수의 래치회로와 ; 상기 복수의 래치회로내에서 래치된 상기 데이타비트신호를 외부로 직렬로 전송하는 시리얼 버스선과 ; 외부에서 인가된 클럭신호에 응답하여서 상기 외부로 독출된 데에타비트신호를 직렬로 선택하는 시리얼 선택회로와 ; 상기 복수의 래치회로와 상기 시리얼버스선 사이에서 각각 접속되어 있되, 상기 시리얼 선택회로로부터 발생된 출력신호에 응답하여 차례로 턴온되는 복수의 스위칭 트랜지스터와 ; 상기 복수의 래치회로와 상기 복수의 스위칭 트랜지스터를 각각 접속하는 복수의 접속노드에 접속된 복수이 커패시터를 구비하고 상기 복수의 래치회로는 상기 복수의 스위칭 트랜지스터의 온상태에 응답하여서 래치된 신호를 상기 시리얼 버스선의 전위와 바꾸는 경향을 갖고, 상기 복수의 커패시터는 상기 복수의 래치회로내에서 래치된 상기 신호가 상기 복수의 스위칭 트랜지스트의 온상태에 의해 변화되지 않게 방지하는 것을 특징으로 하는 반도체 기억장치.
  8. 제7항에 있어서, 상기 반도체 기억장치는 필드메모리장치를 구비하는 것을 특징으로 하는 반도체 기억장치.
  9. 제7항에 있어서, 상기 복수의 메모리셀에 접속되어 있되, 하나의 메모리셀로부터 테이타를 감지하고 그리고 비트선쌍사이의 작은 전압차를 증폭하는 복수의 센스증폭기를 부가하되, 상기 복수의 래치회로는 상기 복수의 센스증폭기로부터 상기 데이타비트신호를 입력하고 그리고 상기 데이티비트신호를 상기 복수의 접속노드의 전위레벨로서 래치하며, 상기 복수의 스위칭 트랜지스터는 상기 접속노드와 상기 시리얼 버스선사이에 접속되어 있되 상기 시리얼 선택회로에 따라 상기 접속노드를 상기 시리얼 버스선으로부터 분리하고 그리고 상기 시리얼 버스선에 접속하고, 상기 복수의 커패시터는 상기 접속 노드에 접속되어 있되, 상기 스위칭 트랜지스터의 활성화에 따라 상기 시리얼 버스선을 방전하고, 상기 래치회로를 통하여 상기 시리얼 버스선의 방전에 의해 상기 래치회로내에 저장된 상기 래치된 신호의 변화를 방지하는 것을 특징으로 하는 반도체 기억장치.
  10. 저장된 데이타비트신호를 직렬로 독출가능한 반도체 기억장치에 있어서, 적어도 하나의 방향으로 배열된 복수의 메모리셀을 구비하는 메모리셀열과 ; 상기 복수의 메모리셀에 각각 접속된 복수의 비트선과, 상기 복수의 비트선에 각각 접속되어 있되, 독출동작중에는 상기 복수의 메모리셀에서 각 비트선으로 인가된 데이타비트신호를 래치하는 복수의 래치회로와 ; 상기 복수의 래치회로내에서 래치된 상기 데이타비트신호를 외부로 직렬로 전송하는 시리얼 버스선과 ; 외부에서 인가된 클럭신호에 응답하여서 상기 외부로 독출된 상기 데이타비트신호를 직렬로 선택하는 시리얼 선택회로와 ; 상기 복수의 래치회로와 상기 시리얼 버스선 사이에서 각각 접속되어 있되, 상기 시리얼 선택회로로부터 발생된 출력신호에 응답하여 차례로 턴온되는 복수의 스위칭 트랜지스터와 ; 상기 복수의 래치회로와 상기 복수의 스위칭 트랜지스터를 접속하는 복수의 접속노드에 접속되어 상기 스위칭 트랜지스터의 활성화시에 상기 특정한 래치회로를 통하여 상기 시리얼버스선의 방전에 응답하여서 상기 복수의 래치회로중 특정한 것에 저장된 특정의 래치신호의 변화를 방지하는 복수의 커패시터를 구비하고, 상기 복수의 래치회로는 상기 복수의 스위칭 트랜지스터의 온상태에 응답하여서 래치된 신호를 상기 시리얼 버스선의 전위와 바꾸는 경향을 갖는 것을 특징으로 하는 반도체 기억장치.
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