JP4408366B2 - 半導体記憶装置 - Google Patents
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Description
そこで、従来から、各メモリセルに複数の入出力ポートを備えた多ポート・メモリセルが提案され、これを用いた各種半導体記憶装置が実現されている。
図5は、従来のデュアルポートSRAMのブロック図、図6は、同デュアルポートSRAMにおけるメモリセルの回路図、図7は、同デュアルポートSRAMにおけるアドレス一致検出回路の回路図、図8は、同デュアルポートSRAMにおけるライトバッファ(書込み回路)の回路図、図9は、本明細書・図面で使用する信号名称,データ名称,ライン名称等の一覧表である。
PORTAアドレスバッファ120A,PORTBアドレスバッファ120Bには、それぞれポートAとポートBのアドレスデータが入力する。
PORTA列デコーダ140A,PORTB列デコーダ140Bは、それぞれポートAとポートBの列アドレスデータのデコードを行なう。
読み出し/書込み回路160は、メモリアレイ110に対して、読み出し、或いは書込みを行なう。読み出し/書込み回路160を構成する書込み回路(ライトバッファ)については、図8を参照しつつ後述する。
制御回路180は、各種の入力信号に応じて、PORTA行デコーダ130A,PORTB行デコーダ130Bと、PORTA列デコーダ140A,PORTB列デコーダ140Bと、読み出し/書込み回路160の制御を行なう。また、アドレス一致検出回路150からのアドレス一致信号ADAGに応じて、書込みを一時ストップし、読み出し動作後に書込みを再開する。
図6に示すように、メモリアレイ110を構成するメモリセル(SRAM)111は、電源電位と接地電位との間に直列に接続されるPチャネル型トランジスタP1およびNチャネル型トランジスタN1と、電源電位と接地電位との間に直列に接続されるPチャネル型トランジスタP2およびNチャネル型トランジスタN2とから成るラッチ回路を備える。
図7に示すように、アドレス一致検出回路150は、ポートAのアドレス信号0(AAD0)とポートBのアドレス信号0(BAD0)とが入力する排他的NOR回路151−1と、ポートAのアドレス信号1(AAD1)とポートBのアドレス信号1(BAD1)とが入力する排他的NOR回路151−2と、……と、ポートAのアドレス信号n(AADn)とポートBのアドレス信号n(BADn)とが入力する排他的NOR回路151−nと、前記排他的NOR回路151−1,151−2,……,151−nの出力信号が入力するAND回路152とを備える。
図8に示すように、ライトバッファ200は、ポートA列デコーダ140A,ポートB列デコーダ140Bからのライトカラム選択信号に応じて、ビット線対ABL/ABLB,BBL/BBLBを選択し、かつ、非選択のビット線対の電位レベルをフローティングに固定する選択回路210と、ライト信号WENに応じて、選択されたライトビット線対に書込みデータDIを伝達するためのライトドライバ回路220とを含む。
BL信号ビットラインが、ノードSN11に入力するように接続され、BLB信号ビットラインバーが、ノードSN12に入力するように接続されている。
DI信号入力データがNOR回路221の一方の端子とインバータ223に入力する。インバータ223の出力はNOR回路222の一方の端子に入力する。
NOR回路221の出力端子は、ノードSN13に接続され、NOR回路222の出力端子は、ノードSN14に接続されている。
図8に示すように、WEN信号により書込み許可があった場合、書込みデータDIをビットラインBLに送出し、その相反信号をビットラインバーBLBに送出する。
また、書込みが許可されない場合、データDIに関係なくビットラインBL,ビットラインバーBLBはフローティングとなり、ビットラインBL,ビットラインバーBLBにデータを送出せず、書込みは行われない。
ポートA(PORTA)、ポートB(PORTB)のそれぞれのアドレスAAD0-n,BADD0-nが入力され、それぞれのポートの制御信号に、ACK(ポートAのクロック),BCK(ポートBのクロック),AWEB(ポートAのライトイネーブル),BWEB(ポートBのライトイネーブル),ACEB(ポートAのチップイネーブル),BCEB(ポートBのチップイネーブル)により、ポートA、ポートBは個別に、デコーダ回路(130A,140A、130B,140B)により、ワードラインを立ち上げ、それぞれの書込み許可信号AWEN,BWENにより書込み読み出し動作を行う。
もし、ポートA、ポートBのアドレスが同じであった場合、同一アドレスをアドレス一致検出回路150にて検出することにより、アドレス一致信号ADAG信号がアクティブとなる。
ポートAもしくはポートBの書込み/読み出し端子であるAWEB,BWEBの状態により、制御回路180により書込み許可信号WENA,WENBを制御する。
読み出し動作完了は、読み出しに必要な時間をディレイ回路などにより設定する。
ポートAとポートBの読み書きが逆の場合は、上記信号のAWEN,BWENが逆となる。
また、読み出し動作を無視する場合は、AWEN信号をそのままアクティブにする。それによりポートBの読み出し動作は、保証されない。
同じアドレスに同時に読み出しと書込みを行った場合、読み出しを確保してからライト動作を行っていた。
しかし、例えば、コントロール信号SAのみがイネーブルになった場合は、負荷容量はPAのみであり、消費電流などを考えた場合、ドライブ能力が大きなバッファは必要としない。従って、無駄な動作が無くなり、消費電流を減らすことが可能となる。
該2ポート半導体記憶装置は、
第1のアドレスと第2のアドレスとが一致しているか否かを検出するアドレス一致検出回路150と、
第1のアクセス系統が読み出し状態であることを検出する第1の読み出し状態検出回路(制御回路180A)と、
第2のアクセス系統が読み出し状態であることを検出する第2の読み出し状態検出回路(制御回路180A)とを有し、
前記第1または第2の何れか一方のアクセス系統が読み出し状態にある時に、他方のアクセス系統が書込み状態になろうとした時、前記アドレス一致検出回路が検出したアドレス一致信号と、前記第1または第2の読み出し状態検出回路の何れかの読み出し状態検出信号により、ライトバッファ(図3のライトバッファ200)能力を強化する、補助バッファ31を活性化する信号を発生する制御回路180Aを有し、活性化信号SAWEN/SBWENにより、補助バッファを活性化し、前記ライトバッファ(図3のライトバッファ200)の能力を強化する構成としてある。
第1の読み出し状態検出回路または第2の読み出し状態検出回路が、ポートAまたはポートBの何れが、読み出し状態であるかを検出する。
第1のアドレスと第2のアドレスが一致しているか否かを検出するアドレス一致検出回路150と、
第1のアクセス系統が読み出し状態であることを検出する第1の読み出し状態検出回路(制御回路180A)と、
第2のアクセス系統が読み出し状態であることを検出する第2の読み出し状態検出回路(制御回路180A)とを有し、
前記第1または第2のアクセス系統の何れか一方が読み出し状態にある時に、他方のアクセス系統が書込み状態になろうとした時、前記アドレス一致検出回路が検出したアドレス一致信号ADAGと、前記第1または第2の読み出し状態検出回路の何れかの読み出し状態検出信号ARENまたはBRENにより、読み出し側のワードラインを非活性化する構成としてある。
ポートAにて書込み動作を行う場合に、ポートBが読み出し状態である場合(ポートBの読み出し信号BREN=”H”)を考える。
以下、本発明を図示の実施形態に基づいて説明する。なお、既に説明済みの部分には同一符号を付し、重複説明を省略する。
図1は、本実施形態のドライブする負荷容量の変化による補助バッファ回路の代表例の回路図である。図2は、同補助バッファ回路をデュアルポートSRAMのライトバッファに応用したデュアルポートSRAMのブロック図である。図3は、図1の補助バッファ回路の応用例としての、補助バッファ付きのライトバッファの回路図である。
この補助バッファ回路10は、例えば、読み出し/書込み回路160A(図2参照)に使用し、後述する補助バッファ付きのライトバッファ30(図3参照)が、その応用例である。
PA,PB,PCは、補助バッファ回路10により、コントロール信号SA,SB,SCを制御した後の、出力対象となる負荷容量である。
ポートAの補助バッファイネーブル信号SAWENおよびポートBの補助バッファイネーブル信号SBWENは、補助バッファ31(図3参照)をイネーブルにする。
補助バッファ31の基本構成は、前記ライトバッファ200に同じであり、ポートAの補助バッファイネーブル信号SAWENまたはポートBの補助バッファイネーブル信号SBWENの何れか一方が、入力するインバータ32と、データ入力DIが入力するインバータ33とを備える。
補助バッファ付きのライトバッファ30は、前述のように、読み出し書込み回路160Aの一部を構成する。
補助バッファ回路10は、負荷容量PA,PB,PCのコントロール信号SA,SB,SCを論理演算することにより、補助バッファ12のイネーブル信号(SBEN)とする。
しかし、例えば、コントロール信号SAのみがイネーブルになった場合は、負荷容量はPAのみであり、消費電流などを考えた場合、ドライブ能力が大きなバッファは必要としない。
また、動作速度に余裕が有れば読み出し完了後に書き込めば良いが、スピードに余裕が無い場合は、書込みを優先させる。
ポートAにて書込み動作を行う場合に、ポートBが読み出し状態である場合(ポートBの読み出し信号BREN=”H”)、アドレス一致信号ADAGとポートBの読み出し信号BRENにより、読み出し状態での同じアドレスへの書込みと判断し、ライト信号WENと同時に、図3の右側のアクティブ信号SBWENをアクティブにする。
本発明の本実施形態のブロック図を図4に示す。
図4に示すように、本実施形態と前記実施形態1(図2参照)との相違点は、アドレス一致信号ADAGおよびポートAのデコーダイネーブル信号ADENの経路中にデコーダ制御回路41Aを介在させ、ポートBのデコーダイネーブル信号BDENの経路中にデコーダ制御回路41Bを介在させた点である。
ポートA,ポートBそれぞれのアドレスが一致した場合、アドレス一致検出回路150によりアドレス一致信号ADAGがアクティブとなる。
ポートAにて書込み動作を行う場合に、ポートBが読み出し状態である場合(ポートBの読み出し信号BREN=”H”)を考える。
N Nチャネル型トランジスタ
SN, /SN接続ノード
PA,PB,PC 負荷容量
SA,SB,SC コントロール信号
DP1,DP2 デュアルポートSRAM
10 補助バッファ回路
10A 補助バッファ本体
11 AND回路
12 補助バッファ
13a,13b,13c トランスミッション回路
14a,14b,14c インバータ
15 ドライブバッファ
30 補助バッファ付きのライトバッファ
31 補助バッファ
32,33 インバータ
41A,41B デコーダ制御回路
100 デュアルポートSRAM
110 メモリアレイ110
111 メモリセル
120A PORTAアドレスバッファ
120B PORTBアドレスバッファ
130A PORTA行デコーダ
130B PORTB行デコーダ
140A PORTA列デコーダ
140B PORTB列デコーダ
150 アドレス一致検出回路
151−n 排他的NOR回路
152 AND回路
160 読み出し/書込み回路
160A 読み出し/書込み回路
170A PORTA入出力回路
170B PORTB入出力回路
180 制御回路
180A 制御回路
200 ライトバッファ
210 選択回路
220 ライトドライバ回路
221,222 NOR回路
223,224 インバータ
Claims (2)
- 複数のメモリセルがマトリックス状に配置されたメモリアレイと、第1のアクセス系統および第2のアクセス系統の2つのアクセス系統を有し、該2つのアクセス系統がそれぞれ独立に前記メモリアレイへの読み出し動作および書込み動作が可能な2ポート半導体記憶装置において、
前記メモリアレイへの読み出し動作および書込み動作に用いるライトバッファおよび補助バッファと、
前記第1のアクセス系統に入力された第1のアドレスデータと前記第2のアクセス系統に入力された第2のアドレスデータとが一致している場合にアドレス一致信号を発生させるアドレス一致検出回路と、
前記アドレス一致信号を検出しない場合は、前記ライトバッファのみを用いて前記メモリアレイへの読み出し動作および書込み動作を行い、前記アドレス一致信号を検出した場合は、前記補助バッファを活性化するための活性化信号を発生させ、前記ライトバッファおよび活性化された前記補助バッファにより前記メモリアレイへの読み出し動作および書込み動作を行う制御回路と、
を備えることを特徴とする半導体記憶装置。 - 複数のメモリセルがマトリックス状に配置されたメモリアレイと、第1のアクセス系統および第2のアクセス系統の2つのアクセス系統を有し、該2つのアクセス系統がそれぞれ独立に前記メモリアレイへの読み出し動作および書込み動作が可能な2ポート半導体記憶装置において、
前記メモリアレイへの読み出し動作および書込み動作に用いるライトバッファと、
前記第1のアクセス系統に入力された第1のアドレスデータと前記第2のアクセス系統に入力された第2のアドレスデータとが一致している場合にアドレス一致信号を発生させるアドレス一致検出回路と、
前記アドレス一致信号を検出した場合は、前記2つのアクセス系統のうち読み出し状態にあるアクセス系統のワードラインを非活性化する制御回路と、
を備えることを特徴とする半導体記憶装置。
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JP2003382293A JP4408366B2 (ja) | 2003-11-12 | 2003-11-12 | 半導体記憶装置 |
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