JP4408366B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に、通常動作では、殆ど使用されない状態での負荷を駆動するための過大なバッファサイズを、負荷容量を検出することにより補助バッファを活性化しドライブ能力を確保し、電流消費を抑えるようにした半導体記憶装置に関する。

例えば、マイクロコンピュータにおいて、ＣＰＵがある処理命令を実行するには、ＲＡＭに格納されている変数（データ）を順次読み出し、演算後の結果を再びＲＡＭにストアするといった手続きがとられる。そして、通常、この手続きが何度も繰り返され、最終的な処理結果を得ている。

もし、複数のＲＡＭアドレスに対し同時にアクセスできれば、ＣＰＵ内に設けられた複数の演算器が用いるデータを一度に読み出すことが可能となり、ＲＡＭへのアクセス回数を減らして処理効率を高め、高速化を図ることができる。
そこで、従来から、各メモリセルに複数の入出力ポートを備えた多ポート・メモリセルが提案され、これを用いた各種半導体記憶装置が実現されている。

多ポート・メモリセルの一種であるデュアルポートＳＲＡＭ（２ポートＳＲＡＭ）は、２つのアクセス系統を有し、それぞれ独立に、読み出し動作および書込み動作を行うことが可能である。このデュアルポートＳＲＡＭで、同じアドレスに同時に読み出しと書込みとを行なった場合（同時アクセス）、読み出しを確保してから書込み動作を行っている（例えば特許文献１,２参照。）。

ここで、従来例のデュアルポートＳＲＡＭを、図５〜図９を参照しつつ説明する。
図５は、従来のデュアルポートＳＲＡＭのブロック図、図６は、同デュアルポートＳＲＡＭにおけるメモリセルの回路図、図７は、同デュアルポートＳＲＡＭにおけるアドレス一致検出回路の回路図、図８は、同デュアルポートＳＲＡＭにおけるライトバッファ（書込み回路）の回路図、図９は、本明細書・図面で使用する信号名称，データ名称，ライン名称等の一覧表である。

図５に示すように、デュアルポートＳＲＡＭ１００は、メモリアレイ１１０と、PORTAアドレスバッファ１２０Ａ，PORTＢアドレスバッファ１２０Ｂと、ＰＯＲＴＡ行デコーダ１３０Ａ，ＰＯＲＴＢ行デコーダ１３０Ｂと、ＰＯＲＴＡ列デコーダ１４０Ａ，ＰＯＲＴＢ列デコーダ１４０Ｂと、アドレス一致検出回路１５０と、読み出し/書込み回路１６０と、PORTA入出力回路１７０Ａ，PORTＢ入出力回路１７０Ｂと、制御回路１８０とを備える。

メモリアレイ１１０には、複数のメモリセル（ＳＲＡＭセル）がマトリックス状に配置されている。なお、メモリセル１１１については、図６を参照しつつ、後述する。
PORTAアドレスバッファ１２０Ａ，PORTＢアドレスバッファ１２０Ｂには、それぞれポートＡとポートＢのアドレスデータが入力する。

ＰＯＲＴＡ行デコーダ１３０Ａ，ＰＯＲＴＢ行デコーダ１３０Ｂは、それぞれポートＡとポートＢの行アドレスデータをデコードする。
ＰＯＲＴＡ列デコーダ１４０Ａ，ＰＯＲＴＢ列デコーダ１４０Ｂは、それぞれポートＡとポートＢの列アドレスデータのデコードを行なう。

アドレス一致検出回路１５０は、ポートＡに入力したアドレスデータとポートＢに入力したアドレスデータとが一致しているか否かの検出を行ない、一致している場合には、アドレス一致信号ＡＤＡＧがアクティブとなる。アドレス一致検出回路１５０については、図７を参照しつつ、後述する。
読み出し/書込み回路１６０は、メモリアレイ１１０に対して、読み出し、或いは書込みを行なう。読み出し/書込み回路１６０を構成する書込み回路（ライトバッファ）については、図８を参照しつつ後述する。

PORTA入出力回路１７０Ａ，PORTＢ入出力回路１７０Ｂは、それぞれポートＡとポートＢのデータの入出力を行なう。
制御回路１８０は、各種の入力信号に応じて、ＰＯＲＴＡ行デコーダ１３０Ａ，ＰＯＲＴＢ行デコーダ１３０Ｂと、ＰＯＲＴＡ列デコーダ１４０Ａ，ＰＯＲＴＢ列デコーダ１４０Ｂと、読み出し/書込み回路１６０の制御を行なう。また、アドレス一致検出回路１５０からのアドレス一致信号ＡＤＡＧに応じて、書込みを一時ストップし、読み出し動作後に書込みを再開する。

次に、前記メモリアレイ１１０を、図６を参照しつつ、詳細に説明する。
図６に示すように、メモリアレイ１１０を構成するメモリセル（ＳＲＡＭ）１１１は、電源電位と接地電位との間に直列に接続されるＰチャネル型トランジスタＰ１およびＮチャネル型トランジスタＮ１と、電源電位と接地電位との間に直列に接続されるＰチャネル型トランジスタＰ２およびＮチャネル型トランジスタＮ２とから成るラッチ回路を備える。

トランジスタＰ１とＮ１のゲートは、ともに、トランジスタＰ２およびＮ２の接続ノード／ＳＮ（以下、記憶ノード／ＳＮ）と接続し、トランジスタＰ２とＮ２のゲートは、ともに、トランジスタＰ１およびＮ１の接続ノードＳＮ（以下、記憶ノードＳＮ）と接続する。つまり、Ｐチャネル型トランジスタＰ１およびＰ２は、負荷トランジスタとして動作し、Ｎチャネル型トランジスタＮ１およびＮ２はドライバトランジスタとして動作する。

ポートＢのビット線ＢＢＬと記憶ノードＳＮとの間には、Ｎ型アクセストランジスタＮ３が設けられ、ポートＢの／ビット線ＢＢＬＢと記憶ノード／ＳＮとの間には、Ｎ型アクセストランジスタＮ４が設けられ、トランジスタＮ３およびＮ４のゲート電位は、ポートＢのワード線ＷＬＢにより制御される。

記憶ノードＳＮと接地電位との間には、Ｎチャネル型トランジスタＮ５が接続され、記憶ノード／ＳＮと接地電位との間には、Ｎチャネル型トランジスタＮ６が接続される。Ｎチャネル型トランジスタＮ５とＮ６（以下、ポートＡのアクセストランジスタ）のゲート電位は、ポートＡのワード線ＷＬＡにより制御される。

次に、前記アドレス一致検出回路１５０を、図７を参照しつつ、説明する。
図７に示すように、アドレス一致検出回路１５０は、ポートＡのアドレス信号０（ＡＡＤ０）とポートＢのアドレス信号０（ＢＡＤ０）とが入力する排他的ＮＯＲ回路１５１−１と、ポートＡのアドレス信号１（ＡＡＤ１）とポートＢのアドレス信号１（ＢＡＤ１）とが入力する排他的ＮＯＲ回路１５１−２と、……と、ポートＡのアドレス信号ｎ（ＡＡＤｎ）とポートＢのアドレス信号ｎ（ＢＡＤｎ）とが入力する排他的ＮＯＲ回路１５１−ｎと、前記排他的ＮＯＲ回路１５１−１，１５１−２，……，１５１−ｎの出力信号が入力するＡＮＤ回路１５２とを備える。

そして、アドレス一致検出回路１５０は、前述のように、ポートＡに入力したアドレスデータとポートＢに入力したアドレスデータとが一致しているか否かの検出を行ない、一致している場合には、アドレス一致信号ＡＤＡＧがアクティブとなる。

次に、前記読み出し/書込み回路１６０を構成するライトバッファ（書込み回路）２００を、図８を参照しつつ、説明する。
図８に示すように、ライトバッファ２００は、ポートＡ列デコーダ１４０Ａ，ポートＢ列デコーダ１４０Ｂからのライトカラム選択信号に応じて、ビット線対ＡＢＬ／ＡＢＬＢ，ＢＢＬ／ＢＢＬＢを選択し、かつ、非選択のビット線対の電位レベルをフローティングに固定する選択回路２１０と、ライト信号ＷＥＮに応じて、選択されたライトビット線対に書込みデータＤＩを伝達するためのライトドライバ回路２２０とを含む。

選択回路２１０は、電源電位と接地電位との間に、Nチャネル型トランジスタN１１とＮ１２とが直列に接続され、同様にＮチャネル型トランジスタＮ１３とＮ１４とが直列に接続されている。Ｎチャネル型トランジスタＮ１１のゲートとＮチャネル型トランジスタＮ１４のゲートが接続され、同様に、Ｎチャネル型トランジスタＮ１２のゲートとＮチャネル型トランジスタＮ１３のゲートが接続されている。
ＢＬ信号ビットラインが、ノードＳＮ１１に入力するように接続され、ＢＬＢ信号ビットラインバーが、ノードＳＮ１２に入力するように接続されている。

ライトドライバ回路２２０は、ＮＯＲ回路２２１と２２２、インバータ２２３と２２４とを備える。
ＤＩ信号入力データがＮＯＲ回路２２１の一方の端子とインバータ２２３に入力する。インバータ２２３の出力はＮＯＲ回路２２２の一方の端子に入力する。

書込み信号ＷＥＮがインバータ２２４に入力し、インバータ２２４の出力は、ＮＯＲ回路２２１と２２２のそれぞれの他方の端子に接続されている。
ＮＯＲ回路２２１の出力端子は、ノードＳＮ１３に接続され、ＮＯＲ回路２２２の出力端子は、ノードＳＮ１４に接続されている。

次に、図８を参照しつつ、ライトバッファ２００の動作を説明する。
図８に示すように、WEN信号により書込み許可があった場合、書込みデータＤＩをビットラインＢＬに送出し、その相反信号をビットラインバーＢＬＢに送出する。
また、書込みが許可されない場合、データＤＩに関係なくビットラインＢＬ，ビットラインバーＢＬＢはフローティングとなり、ビットラインＢＬ，ビットラインバーＢＬＢにデータを送出せず、書込みは行われない。

次に、図５を参照しつつ、デュアルポートＳＲＡＭ１００の動作を説明する。
ポートＡ（PORTA）、ポートＢ（PORTＢ）のそれぞれのアドレスAAD0-n，BADD0-nが入力され、それぞれのポートの制御信号に、ACK（ポートＡのクロック），BCK（ポートＢのクロック），AWEB（ポートＡのライトイネーブル），BWEB（ポートＢのライトイネーブル），ACEB（ポートＡのチップイネーブル），BCEB（ポートＢのチップイネーブル）により、ポートＡ、ポートＢは個別に、デコーダ回路（１３０Ａ，１４０Ａ、１３０Ｂ，１４０Ｂ）により、ワードラインを立ち上げ、それぞれの書込み許可信号AWEN，BWENにより書込み読み出し動作を行う。

また、AREN，BRENの読み出し信号により、読み出し信号をアクティブにし、読み出し動作を行う。
もし、ポートＡ、ポートＢのアドレスが同じであった場合、同一アドレスをアドレス一致検出回路１５０にて検出することにより、アドレス一致信号ＡＤＡＧ信号がアクティブとなる。
ポートＡもしくはポートＢの書込み/読み出し端子であるAWEB，BWEBの状態により、制御回路１８０により書込み許可信号WENA，WENBを制御する。

例えば、AWEBが”Ｌ”（書込み）であり、BWEBが”Ｈ”（読み出し）である場合、AWEN信号を一時的にディスエーブルし、ポートＢの読み出し信号をアクティブとし、読み出しが終わった時点で、AWEN信号をアクティブとし書込み動作を行う。
読み出し動作完了は、読み出しに必要な時間をディレイ回路などにより設定する。
ポートＡとポートＢの読み書きが逆の場合は、上記信号のAWEN，BWENが逆となる。
また、読み出し動作を無視する場合は、AWEN信号をそのままアクティブにする。それによりポートＢの読み出し動作は、保証されない。

即ち、従来は前述のように、読み出し動作中に別ポートから同一アドレスへの書込み動作があった場合、書込み禁止信号により書込みを一時待避し、読み出し動作完了後に書込み動作を行うか、読み出し動作を無視し書込み動作を行っていた。
同じアドレスに同時に読み出しと書込みを行った場合、読み出しを確保してからライト動作を行っていた。

特開２００１−５２４８３号公報 特開２０００−２６８５７３号公報

しかしながら、従来は、読み出し動作に比べて書込み動作のスピードが速い為、問題はなかったが、最近では、読み出し動作が、書込み動作とほぼ同等のスピードになってきている。そのため、ポートＡおよびポートＢの両ポートのビットラインの負荷をライトバッファで駆動するため、大きなライトバッファが必要となる。

この場合、稀にしか起こらない同一アドレスへのアクセスのために、過大なサイズのライトバッファが常に駆動され、そのコントロールのためのバッファも大きくなっている。これにより、無駄な電力が消費されることとなる。

本発明は上記の問題を解決すべくなされたものであり、通常動作では、殆ど使用されない状態での負荷を駆動するための過大なバッファサイズを、負荷容量を検出することにより補助バッファを活性化しドライブブ能力を確保し、電流消費を抑えるようにした半導体記憶装置の提供を目的とする。

この目的を達成するために、複数のメモリセルをマトリックス状に配置し、読み出し動作および書込み動作を行う半導体記憶装置において、バッファ１５が駆動する負荷容量（図１のＰＡ，ＰＢ，ＰＣ）を検出し、該負荷容量の検出信号ＳＢＥＮにより補助バッファ（図１の補助バッファ本体１０Ａ）を活性化する構成としても良い。

以上の構成を図示すると、例えば図１に示すようになる。この構成において、補助バッファ回路１０は、負荷容量ＰＡ，ＰＢ，ＰＣのコントロール信号ＳＡ，ＳＢ，ＳＣを論理演算することにより、補助バッファ１２のイネーブル信号（ＳＢＥＮ）とする。

コントロール信号ＳＡ，ＳＢ，ＳＣがそれぞれイネーブルになった場合に、ＳＩＧ信号を負荷容量ＰＡ，ＰＢ，ＰＣに伝播する場合は、負荷容量ＰＡ，ＰＢ，ＰＣの容量により、ドライブ能力が大きなバッファ（補助バッファ本体１０Ａ）を必要とする。
しかし、例えば、コントロール信号ＳＡのみがイネーブルになった場合は、負荷容量はＰＡのみであり、消費電流などを考えた場合、ドライブ能力が大きなバッファは必要としない。従って、無駄な動作が無くなり、消費電流を減らすことが可能となる。

また、請求項１記載の発明は、２つのアクセス系統（ポートＡとポートＢ）を有し、該２つのアクセス系統がそれぞれ独立に、読み出し動作および書込み動作を行う２ポート半導体記憶装置（図２のデュアルポートＳＲＡＭ（ＤＰ１））であり、
該２ポート半導体記憶装置は、
第１のアドレスと第２のアドレスとが一致しているか否かを検出するアドレス一致検出回路１５０と、
第１のアクセス系統が読み出し状態であることを検出する第１の読み出し状態検出回路（制御回路１８０Ａ）と、
第２のアクセス系統が読み出し状態であることを検出する第２の読み出し状態検出回路（制御回路１８０Ａ）とを有し、
前記第1または第２の何れか一方のアクセス系統が読み出し状態にある時に、他方のアクセス系統が書込み状態になろうとした時、前記アドレス一致検出回路が検出したアドレス一致信号と、前記第1または第２の読み出し状態検出回路の何れかの読み出し状態検出信号により、ライトバッファ（図３のライトバッファ２００）能力を強化する、補助バッファ３１を活性化する信号を発生する制御回路１８０Ａを有し、活性化信号ＳＡＷＥＮ／ＳＢＷＥＮにより、補助バッファを活性化し、前記ライトバッファ（図３のライトバッファ２００）の能力を強化する構成としてある。

以上の構成を図示すると、例えば図２，図３に示すようになる。この構成において、ポートＡ,ポートＢの各アドレスが一致した場合、アドレス一致検出回路１５０により、アドレス一致信号ADAGがアクティブとなる。
第１の読み出し状態検出回路または第２の読み出し状態検出回路が、ポートＡまたはポートＢの何れが、読み出し状態であるかを検出する。

ポートＡにて書込み動作を行う場合に、ポートＢが読み出し状態である場合、アドレス一致信号ADAGとポートＢの読み出し信号BRENにより、読み出し状態での同じアドレスへの書込みと判断し、ライト信号WEN（図３のA/BWEN）と同時に、図３の右側のアクティブ信号SBWENをアクティブにする。

このアクティブ信号SBWENにより補助バッファ（図３の補助バッファ３１）をアクティブにし、通常のライトバッファ（図３のライトバッファ２００）を補助し、同時アドレスへのアクセスにより、通常の書込みに比べて、２対のビットライン対（ＡＢＬ，ＢＢＬ及びＡＢＬＢ，ＢＢＬＢ）を負荷容量としてドライブする必要がある場合でも、書込みを確実に行うことが出来、通常の書込みでは補助バッファ３１を動作させずに済むため、無駄な動作が無く消費電流も減る。

また、請求項２記載の発明は、複数のメモリセルをマトリックス状に配置し、２つのアクセス系統を有し、該アクセス系統がそれぞれ独立に、読み出し動作および書込み動作を行う２ポート半導体記憶装置（図４のデュアルポートＳＲＡＭ（ＤＰ２））において、
第１のアドレスと第２のアドレスが一致しているか否かを検出するアドレス一致検出回路１５０と、
第１のアクセス系統が読み出し状態であることを検出する第１の読み出し状態検出回路（制御回路１８０Ａ）と、
第２のアクセス系統が読み出し状態であることを検出する第２の読み出し状態検出回路（制御回路１８０Ａ）とを有し、
前記第１または第２のアクセス系統の何れか一方が読み出し状態にある時に、他方のアクセス系統が書込み状態になろうとした時、前記アドレス一致検出回路が検出したアドレス一致信号ADAGと、前記第１または第２の読み出し状態検出回路の何れかの読み出し状態検出信号ARENまたはBRENにより、読み出し側のワードラインを非活性化する構成としてある。

以上の構成を図示すると、例えば図４，図６に示すようになる。この構成において、ポートＡ,ポートＢそれぞれのアドレスが一致した場合、アドレス一致検出回路１５０によりアドレス一致信号ADAGがアクティブとなる。
ポートＡにて書込み動作を行う場合に、ポートＢが読み出し状態である場合（ポートＢの読み出し信号BREN=”H”）を考える。

この場合には、デコーダ制御回路４１Ａおよびデコーダ制御回路４１Ｂは、アドレス一致信号ADAGとポートＢの読み出し信号BRENの信号により、読み出し状態での同じアドレスへの書込みと判断し、強制的にポートＢのデコーダ゛（ポートＢ行デコーダ１３０ＢおよびポートＢ列デコーダ１４０Ｂ）をディスエーブルし、ポートＢのワードライン（図６のWLB）を立ち下げる。

請求項１記載の発明によれば、デュアルポートＳＲＡＭにおいて、片方のポートが読み出し動作中に同一アドレスへ書込み動作を行う時、補助のライトバッファを用いることにより、ライト動作を通常のライト動作と同じスピードで行え、通常の書込み動作では、過度の大きさのバッファを駆動しなくても良いため、消費電流を抑えることが出来る。

請求項２記載の発明によれば、デュアルポートＳＲＡＭにおいて、片方のポートが読み出し動作中に同一アドレスへ書込み動作を行う時、読み出し動作を強制的に終了し、ワードラインを立ち下げ、ビットラインの負荷を通常の書込み動作と同じにし、過大な書込みバッファを必要とせず、通常の書込み速度を維持し、消費電流を抑えることが出来る。

［実施形態１］
以下、本発明を図示の実施形態に基づいて説明する。なお、既に説明済みの部分には同一符号を付し、重複説明を省略する。
図１は、本実施形態のドライブする負荷容量の変化による補助バッファ回路の代表例の回路図である。図２は、同補助バッファ回路をデュアルポートＳＲＡＭのライトバッファに応用したデュアルポートＳＲＡＭのブロック図である。図３は、図１の補助バッファ回路の応用例としての、補助バッファ付きのライトバッファの回路図である。

図１に示すように、補助バッファ回路１０は、補助バッファ本体１０Ａと、トランスミッション回路１３ａ，１３ｂ，１３ｃと、インバータ１４ａ，１４ｂ，１４ｃと、インバータ１５とを備えてなる。

補助バッファ本体１０Ａは、ＡＮＤ回路１１と、補助バッファ１２とからなり、ＡＮＤ回路１１は、コントロール信号ＳＡ，ＳＢ，ＳＣ論理演算用素子である。
この補助バッファ回路１０は、例えば、読み出し/書込み回路１６０Ａ（図２参照）に使用し、後述する補助バッファ付きのライトバッファ３０（図３参照）が、その応用例である。

トランスミッション回路１３ａ，１３ｂ，１３ｃと、インバータ１４ａ，１４ｂ，１４ｃとは、状況によって通常のドライブバッファ１５が駆動する付加容量が変ることがある回路の一例である。
ＰＡ，ＰＢ，ＰＣは、補助バッファ回路１０により、コントロール信号ＳＡ，ＳＢ，ＳＣを制御した後の、出力対象となる負荷容量である。

図２は、前記図５の制御回路１８０を制御回路１８０Ａに変更し、制御回路１８０Ａは、従来の信号に加え、ポートＡの補助バッファイネーブル信号SAWENと、ポートＢの補助バッファイネーブル信号SBWENを出力する。
ポートＡの補助バッファイネーブル信号SAWENおよびポートＢの補助バッファイネーブル信号SBWENは、補助バッファ３１（図３参照）をイネーブルにする。

図３に示した補助バッファ付きのライトバッファ３０は、従来のライトバッファ２００（図８参照）に、補助バッファ３１を追加したものである。
補助バッファ３１の基本構成は、前記ライトバッファ２００に同じであり、ポートＡの補助バッファイネーブル信号SAWENまたはポートＢの補助バッファイネーブル信号SBWENの何れか一方が、入力するインバータ３２と、データ入力ＤＩが入力するインバータ３３とを備える。
補助バッファ付きのライトバッファ３０は、前述のように、読み出し書込み回路１６０Ａの一部を構成する。

次に、図１〜図３を参照しつつ、本実施形態の動作を説明する。
補助バッファ回路１０は、負荷容量ＰＡ，ＰＢ，ＰＣのコントロール信号ＳＡ，ＳＢ，ＳＣを論理演算することにより、補助バッファ１２のイネーブル信号（ＳＢＥＮ）とする。

コントロール信号ＳＡ，ＳＢ，ＳＣがそれぞれイネーブルになった場合に、ＳＩＧ信号を負荷容量ＰＡ，ＰＢ，ＰＣに伝播する場合、負荷容量ＰＡ，ＰＢ，ＰＣの容量により、ドライブ能力が大きなバッファ（補助バッファ１５）を必要とする。
しかし、例えば、コントロール信号ＳＡのみがイネーブルになった場合は、負荷容量はＰＡのみであり、消費電流などを考えた場合、ドライブ能力が大きなバッファは必要としない。

ここに、具体例としてのデュアルポートＳＲＡＭにおいては、読み出し動作時に、同一アドレスへの書込みが発生した場合、読み出し動作の保証より、書込み動作の保証が優先される場合が多い。
また、動作速度に余裕が有れば読み出し完了後に書き込めば良いが、スピードに余裕が無い場合は、書込みを優先させる。

図２において、ポートＡ,ポートＢそれぞれのアドレスが一致した場合、アドレス一致検出回路１５０により、アドレス一致信号ADAGがアクティブとなる。
ポートＡにて書込み動作を行う場合に、ポートＢが読み出し状態である場合（ポートＢの読み出し信号BREN=”H”）、アドレス一致信号ADAGとポートＢの読み出し信号BRENにより、読み出し状態での同じアドレスへの書込みと判断し、ライト信号WENと同時に、図３の右側のアクティブ信号SBWENをアクティブにする。

このアクティブ信号SBWENにより補助バッファ（図３の補助バッファ３１）をアクティブにし、通常のライトバッファ（図３のライトバッファ２００）を補助し、同時アドレスへのアクセスにより、通常の書込みに比べて、２対のビットライン対（ＡＢＬ，ＢＢＬ及びＡＢＬＢ，ＢＢＬＢ）を負荷容量としてドライブする必要がある場合でも、書込みを確実に行うことが出来、通常の書込みでは図３の補助バッファ３１を動作させずに済むため、無駄な動作が無く消費電流も減る。

また、逆に、ポートＢにて書込み動作を行う場合に、ポートＡが読み出し状態である場合（ポートＡの読み出し信号AREN=”H”）も同様に、アクティブ信号SAWENをアクティブにする。この信号によりポートＢ側のライトバッファの補助バッファ（図３の補助バッファ３１）をアクティブにする。

［実施形態２］
本発明の本実施形態のブロック図を図４に示す。
図４に示すように、本実施形態と前記実施形態１（図２参照）との相違点は、アドレス一致信号ＡＤＡＧおよびポートＡのデコーダイネーブル信号ＡＤＥＮの経路中にデコーダ制御回路４１Ａを介在させ、ポートＢのデコーダイネーブル信号ＢＤＥＮの経路中にデコーダ制御回路４１Ｂを介在させた点である。

次に、本実施形態の動作を説明する。
ポートＡ,ポートＢそれぞれのアドレスが一致した場合、アドレス一致検出回路１５０によりアドレス一致信号ADAGがアクティブとなる。
ポートＡにて書込み動作を行う場合に、ポートＢが読み出し状態である場合（ポートＢの読み出し信号BREN=”H”）を考える。

この場合には、デコーダ制御回路４１Ａおよびデコーダ制御回路４１Ｂは、アドレス一致信号ADAGとポートＢの読み出し信号BRENの信号により、読み出し状態での同じアドレスへの書込みと判断し、強制的にポートＢのデコーダ゛（ポートＢ行デコーダ１３０ＢおよびポートＢ列デコーダ１４０Ｂ）をディスエーブルし、ポートＢのワードラインを立ち下げる。

このようにすれば、書込み動作時の補助バッファ付きのライトバッファ３０（図３参照）の負荷容量を低減し、書込み動作を通常の書込みと同等の速度で行うことが可能となる。

なお、前記実施形態ではデュアルポートＳＲＡＭの場合を説明したが、ドライブの付加容量が信号の状態により変化することがある回路に、本発明を適用可能であるのは勿論である。

本発明の実施形態１のドライブする負荷容量の変化による補助バッファ回路の代表例の回路図である。 同補助バッファ回路をデュアルポートＳＲＡＭのライトバッファに応用したデュアルポートＳＲＡＭのブロック図である。 図１の補助バッファ回路の応用例としての、補助バッファ付きのライトバッファの回路図である。 本発明の実施形態２のブロック図である。 従来のデュアルポートＳＲＡＭのブロック図である。 従来のデュアルポートＳＲＡＭにおけるメモリセルの回路図である。 従来のデュアルポートＳＲＡＭにおけるアドレス一致検出回路の回路図である。 従来のデュアルポートＳＲＡＭにおけるライトバッファ（書込み回路）の回路図である。 本明細書・図面で使用する信号名称，データ名称，ライン名称等の一覧表である。

符号の説明

Ｐ Ｐチャネル型トランジスタ
Ｎ Ｎチャネル型トランジスタ
ＳＮ， ／ＳＮ接続ノード
ＰＡ，ＰＢ，ＰＣ 負荷容量
ＳＡ，ＳＢ，ＳＣ コントロール信号
ＤＰ１，ＤＰ２ デュアルポートＳＲＡＭ
１０ 補助バッファ回路
１０Ａ 補助バッファ本体
１１ ＡＮＤ回路
１２ 補助バッファ
１３ａ，１３ｂ，１３ｃ トランスミッション回路
１４ａ，１４ｂ，１４ｃ インバータ
１５ ドライブバッファ
３０ 補助バッファ付きのライトバッファ
３１ 補助バッファ
３２，３３ インバータ
４１Ａ，４１Ｂ デコーダ制御回路
１００ デュアルポートＳＲＡＭ
１１０ メモリアレイ１１０
１１１ メモリセル
１２０Ａ PORTAアドレスバッファ
１２０Ｂ PORTＢアドレスバッファ
１３０Ａ ＰＯＲＴＡ行デコーダ
１３０Ｂ ＰＯＲＴＢ行デコーダ
１４０Ａ ＰＯＲＴＡ列デコーダ
１４０Ｂ ＰＯＲＴＢ列デコーダ
１５０ アドレス一致検出回路
１５１−ｎ 排他的ＮＯＲ回路
１５２ ＡＮＤ回路
１６０ 読み出し/書込み回路
１６０Ａ 読み出し/書込み回路
１７０Ａ PORTA入出力回路
１７０Ｂ PORTＢ入出力回路
１８０ 制御回路
１８０Ａ 制御回路
２００ ライトバッファ
２１０ 選択回路
２２０ ライトドライバ回路
２２１，２２２ ＮＯＲ回路
２２３，２２４ インバータ

Claims (2)

1. 複数のメモリセルがマトリックス状に配置されたメモリアレイと、第１のアクセス系統および第２のアクセス系統の２つのアクセス系統を有し、該２つのアクセス系統がそれぞれ独立に前記メモリアレイへの読み出し動作および書込み動作が可能な２ポート半導体記憶装置において、
   前記メモリアレイへの読み出し動作および書込み動作に用いるライトバッファおよび補助バッファと、
   前記第１のアクセス系統に入力された第１のアドレスデータと前記第２のアクセス系統に入力された第２のアドレスデータとが一致している場合にアドレス一致信号を発生させるアドレス一致検出回路と、
   前記アドレス一致信号を検出しない場合は、前記ライトバッファのみを用いて前記メモリアレイへの読み出し動作および書込み動作を行い、前記アドレス一致信号を検出した場合は、前記補助バッファを活性化するための活性化信号を発生させ、前記ライトバッファおよび活性化された前記補助バッファにより前記メモリアレイへの読み出し動作および書込み動作を行う制御回路と、
   を備えることを特徴とする半導体記憶装置。
2. 複数のメモリセルがマトリックス状に配置されたメモリアレイと、第１のアクセス系統および第２のアクセス系統の２つのアクセス系統を有し、該２つのアクセス系統がそれぞれ独立に前記メモリアレイへの読み出し動作および書込み動作が可能な２ポート半導体記憶装置において、
   前記メモリアレイへの読み出し動作および書込み動作に用いるライトバッファと、
   前記第１のアクセス系統に入力された第１のアドレスデータと前記第２のアクセス系統に入力された第２のアドレスデータとが一致している場合にアドレス一致信号を発生させるアドレス一致検出回路と、
   前記アドレス一致信号を検出した場合は、前記２つのアクセス系統のうち読み出し状態にあるアクセス系統のワードラインを非活性化する制御回路と、
   を備えることを特徴とする半導体記憶装置。

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