CN107017018B - 用于交错字线方案的sram单元 - Google Patents

用于交错字线方案的sram单元 Download PDF

Info

Publication number
CN107017018B
CN107017018B CN201610906002.6A CN201610906002A CN107017018B CN 107017018 B CN107017018 B CN 107017018B CN 201610906002 A CN201610906002 A CN 201610906002A CN 107017018 B CN107017018 B CN 107017018B
Authority
CN
China
Prior art keywords
sram
pair
cell
power rail
column
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610906002.6A
Other languages
English (en)
Other versions
CN107017018A (zh
Inventor
藤原英弘
潘显裕
陈炎辉
廖宏仁
马合木提·斯楠吉尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN107017018A publication Critical patent/CN107017018A/zh
Application granted granted Critical
Publication of CN107017018B publication Critical patent/CN107017018B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)

Abstract

在一些实施例中，本发明涉及静态随机存取存储器(SRAM)器件。SRAM器件包括多个SRAM单元，被布置为多行和多列，其中，相应的SRAM单元包括相应的互补数据存储节点对以存储相应数据状态。第一对存取晶体管连接至SRAM单元的互补数据存储节点对，并且被配置为选择性地将互补数据存储节点对连接至相应的第一对互补位线。第二对存取晶体管连接至该SRAM单元的该互补数据存储节点对，并且被配置为选择性地将互补数据存储节点对连接至相应的第二对互补位线。

Description

用于交错字线方案的SRAM单元
相关申请的引用
本申请要求于2015年10月19日提交的美国临时专利申请第 62/243,225号的优先权。其全部内容通过引用结合于此作为参考。
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及SRAM单元。
背景技术
半导体存储器是在基于半导体的集成电路上实现的电子数据存储器件。半导体存储器由许多不同类型和技术制成。半导体存储器具有比其他类型的数据存储技术更快的存取时间。例如，一个字节的数据通常可以在几纳秒内从半导体存储器写入或读取，而诸如硬盘的转动存储器的存取时间在毫秒范围内。由于这些原因，除了其他应用之外，半导体存储器用作计算机存储器的主要存储机构以保存计算机正在运行的数据。
发明内容
根据本发明的一个方面，提供了一种静态随机存取存储(SRAM)单元，所述静态随机存取存储单元根据静态随机存取存储单元布局布置在半导体衬底上，所述SRAM单元布局包括：上单元边缘和下单元边缘以及左单元边缘和右单元边缘，对应于所述半导体衬底上的所述SRAM单元的外周；第一电源轨，平行于所述左单元边缘或所述右单元边缘延伸，并且沿所述左单元边缘或所述右单元边缘设置，其中，所述第一电源轨被配置为连接所述SRAM单元至第一DC电源；第二电源轨，平行于所述第一电源轨并且沿所述SRAM单元的中线延伸，其中，所述第二电源轨等距布置在所述左单元边缘和所述右单元边缘之间，所述第二电源轨被配置为连接所述SRAM单元至第二DC电源，所述第二DC电源不同于所述第一DC电源；以及两条字线，在所述SRAM单元上方平行于所述上单元边缘和所述下单元边缘延伸，并且垂直于所述第一电源轨和所述第二电源轨延伸，其中，所述两条字线的仅有一条连接至所述SRAM单元的相应存取晶体管的栅极。
根据本发明的另一方面，提供了一种静态随机存取存储(SRAM)阵列，所述静态随机存取存储阵列根据SRAM阵列布局而布局在半导体衬底上，所述SRAM阵列布局包括：多个SRAM单元，由相应的SRAM单元外周限制，其中，所述多个SRAM单元被布置为多行和多列，使得相邻的 SRAM单元的外周相互邻接；第一电源轨，沿着第一列SRAM单元垂直地延伸，并且与沿第一列的SRAM单元的右边缘邻接，与沿第二列的SRAM 单元的左边缘邻接，所述第二列邻近所述第一列；以及两条字线，沿SRAM 单元行水平延伸，并且位于所述行的所述SRAM单元外周的上边缘和下边缘之间，其中，所述两条字线的第一字线连接至所述行的偶数列的SRAM 单元的存取晶体管的栅极，所述两条字线的第二字线连接至所述行的奇数列的SRAM单元的存取晶体管的栅极。
根据本发明的又一方面，提供了一种静态随机存取存储器(SRAM)，包括：多个SRAM单元，被布置为多行和多列，其中，相应SRAM单元包括相应的互补数据存储节点对以存储相应的数据状态；第一对存取晶体管，连接至SRAM单元的所述互补数据存储节点对，并且被配置为选择性地将所述互补数据存储节点对分别连接至相应的第一对互补位线；以及第二对存取晶体管，连接至所述SRAM单元的所述互补数据存储节点对，并且被配置为选择性地将所述互补数据存储节点对分别连接至相应的第二对互补位线。
附图说明
在阅读附图时，本发明的各个方面可从下列详细描述获得最深入理解。应当注意，根据工业中的标准实践，各个部件并非按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。
图1示出了根据本发明的一些实施例的使用交错字线的静态随机存取存储器(SRAM)的框图。
图2示出了根据一些实施例的SRAM单元的示意图。
图3A至图3D示出了与图2的一些实例一致的具有交错字线的SRAM 单元的的布局图一些实施例。图3A示出了布局的下层(例如，鳍、局部互连件和栅极层)，图3B示出了层的下层和中层(例如，鳍、栅极、局部互连件、接触件和金属1层)，图3C示出了布局的上层(例如，金属1、金属2和通孔1层)，图3D示出了图3A至图3C的叠加。
图3E示出了根据一些实施例的实现为FinFET的SRAM存取晶体管的一些实施例的立体图。
图4示出了根据一些实施例的SRAM存取晶体管的示意图的一些替代实施例。
图5示出了与图4的一些实例一致的具有交错字线的SRAM单元的的布局图一些实施例。
图6示出了根据一些实施例的SRAM阵列的一部分的一些实施例。
图7示出了与图6的一些实例一致的的布局图一些实施例。
图8示出了根据一些实施例的具有交错字线的SRAM单元的的布局图一些替代实施例。
图9A示出了根据一些实施例的具有交错字线的SRAM阵列的晶体管级的示意图的一些实施例。
图9B示出了与图9A的一些实例相一致的具有交错字线的SRAM阵列的一部分的布局图的一些实施例。
具体实施方式
下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括第一部件和第二部件以直接接触方式形成的实施例，也可以包括额外的部件可以形成在第一和第二部件之间，使得第一部件和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为便于描述，空间相对术语如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等在本文可用于描述附图中示出的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以其他方式定向(旋转90度或在其他方位上)，本文使用的空间相对描述符可同样地作相应解释。
图1示出了根据一些实施例的利用所谓的“交错”字线的SRAM器件 100的框图。SRAM器件100包括由布置为L列M行的多个SRAM单元 104组成的阵列102，其中，L和M可以是任何整数且可以彼此相同或不同。为了清楚起见，单个存储单元104被标记为图1中的CCOLUMN-ROW。
在每一列中，一对互补位线可连接至整列中相应存储单元。例如，互补位线BL1，BL1’连接至第1列的每个存储单元(例如，单元C1，1到单元 C1，N)；互补位线BL2，BL2’连接至第2列的每个存储器单元(例如，单元C2，1到单元C2，N)等等。位线是互补的，原因在于在读和写操作期间传输数据值时，每对互补位线中的一条位线具有对应于逻辑“1”状态的第一电压电平，而该对中另一条位线具有对应于逻辑“0”状态的第二电压电平。
在每一行中，一对交错字线连接以交替方式连接至该行存储单元的偶数列和奇数列。例如，在第1行中，一对交错字线WL1odd，WL1even连接至单元C1，1至CL，1。因此，WL1odd可连接至第1行奇数列的存储单元(例如，第1列的存储单元C1，1；第3列的存储单元C3，1…和第L-1列的存储单元 CL-1，1)，并且WL1even可连接至第1行偶数列的存储单元(例如，第2列的存储单元C2，1；第4列的存储单元C4，1…和第L列的存储单元CL，1)。相比于每条字线以一对一方式对应于单行的传统结构，图1的交错字线可减小字线上的信号传播延迟并且可以减小位线所需功率。
对于写操作，提供第一状态(例如，逻辑“0”)的读/写信号(RWB 122)、 ADDR信号120所指定的地址和输入数据值124给存储器件100。一旦接收到这些信号，地址解码器112和控制器114可以共同使能用于一行的交错字线对，该行对应于ADDR信号120指定的地址。例如，如果ADDR信号对应于第1行，WL1odd和WL1even可以同时激活以存取存储单元C1，1至CL，1，并且其它字线信号被禁用以确保只有C1，1至CL，1进行写操作。然后控制器114可以启用写电路116，以施加相应的差分偏压至阵列上方的相应互补位线，以将输入数据值124写入至指定地址的存取存储单元中。
对于读操作，提供第二状态(例如，逻辑“1”)的读/写信号(RWB 122) 给存储器件100。互补位线浮置并且通常被预充电至介于逻辑“0”状态和逻辑“1”状态之间的电压电平。然后，地址解码器112和控制器114共同使能用于一行的交错字线对，该行对应于ADDR信号120指定的地址。然后，该行的被访问的单元驱动差分偏压至它们相应的互补位线对上，导致对应于存储在相应单元中以在相应互补位线对上建立的数据状态的差分偏压。例如，如果单元C1-1存储逻辑“1”值并且C2-1存储逻辑“0”值，同时激活字线WL1even和WL1odd可导致BL1/BL1’上的第一差分偏压(对应于通过118中的第1列读电路可以检测的逻辑“1”)，并且可以同时导致 BL2/BL2’上第二差分偏压(对应于通过118中第2列读电路可以检测的逻辑“0”)，第一差分偏压与第二差分偏压不同。然后，将偏置的位线连接至读电路118，读电路118通常包括用于每个列的感测放大器。在感测放大器检测相应的差分偏压之后，然后感测放大器锁存相应数据值，并传送读出数据至存储接口作为输出数据值124。
随着技术的改进，在这种SRAM器件中特征尺寸变得更小，并且降低了操作电压。虽然交错字线可能有助于SRAM器件在更低操作电压工作并且在一些方面几何尺寸更小，但是相比每条字线以一对一方式对应于单行的传统结构，交错字线倾向于增加SRAM单元的面积。因此，为了试图保持具有交错字线的SRAM单元的区域相对较小，本发明提供了用于这种SRAM器件的改善的布局。
图2示出了根据一些实施例的单个SRAM单元200的晶体管示意图。 SRAM单元200包括第一和第二存取晶体管202，204以及数据存储元件 206。数据存储元件206由布置为建立第一和第二互补存储节点SN，SN’的一对交叉连接的反相器208，210组成。第一和第二存取晶体管202，204 的相应漏极分别连接至第一和第二存储节点SN，SN’，并且相应源极分别连接至第一和第二互补位线BL，BL’。因为存取晶体管202，204提供双向电流，可以理解的是，术语“源极”和“漏极”在某种程度上可以是任意互换的。两条交错字线WLodd，WLeven在SRAM单元200上方延伸。在所示实施例中，WLodd连接至存取晶体管202，204的相应栅极端，使得可以选择性激活字线WLodd以选择性地将第一和第二存储节点SN，SN’分别连接至第一和第二互补的位线BL，BL’。WLeven在SRAM单元200上方延伸且没有连接至存取晶体管202，204的栅极。但是，当SRAM单元 200作为一部分被包含在SRAM阵列时(例如参见本文进一步描述的图6至图7)，WLeven很可能连接至在SRAM单元200的左侧和右侧处的相邻 SRAM单元(在图2未示出)的存取晶体管的栅极。
图3A至图3D示出了与图2的SRAM单元200一致的SRAM单元布局300的一些实施例。图3A示出了布局300的下层(例如，鳍342a，342b；和栅极340层)，图3B示出了布局300的下层和中层(例如，鳍342a， 342b、栅极340、局部互连件332、接触件326，352和金属1中的324，330层)，图3C示出了布局的上层(例如，金属1中的324，320、金属2 中的354和通孔1层中的322)，图3D示出了图3A至图3C的重叠。为清楚起见，在图3A至图3D的每个图中，SRAM单元布局300的晶体管已被标记为M1，M2，M3，M4，M5以及M6，并分别对应于图2的SRAM 单元200的晶体管M1，M2，M3，M4，M5和M6。
简要地参考图3E(其示出了FinFET M6的立体图，FinFET M6包括对应于图3A至图3D的一部分的两个鳍342a，342b，)，栅极层340堆叠在鳍342a，342b上方且通过栅极电介质350与鳍342a，342b分隔开，并且局部互连件332在鳍342a，342b上方延伸并且与鳍342a，342b的上部区直接欧姆接触。金属1层324，330堆叠在栅极层340和局部互连件332上方，金属2层(参见图3C至图3D的354，但在图3E中未示出)堆叠在金属1层324，330上方。一些接触件(326)连接金属1层324至栅极层 340，其他接触件(352)连接金属1层330至局部互连层332，并且通孔1 (参照图3C至图3D的322，但在图3E中未示出)连接金属1层324，330 至金属2层354。
返回参照图3A至图3D，SRAM单元布局300包括对应于SRAM单元外周的上下单元边缘302，304和左右单元边缘306，308。虽然也可能是其它多边形外周，但是在图示实施例中外周为矩形，左右单元边缘306， 308彼此平行并且均有第一长度d1，上下单元边缘302，304彼此平行并均有第二长度d2，第二长度d2比第一长度d1大。
在图3A中，鳍(例如，342a，342b)沿第一方向在衬底上方延伸，栅极层(例如，340)横跨过鳍上方。可由诸如掺杂多晶硅或金属制成的栅电极340覆盖至少一个半导体鳍342以建立鳍式场效晶体管(FinFET)的每一个。对于诸如晶体管M3和M5的一些晶体管，栅电极340覆盖仅一个鳍；而对于诸如晶体管M1，M2，M4和M6的其它晶体管，栅电极340覆盖一对半导体鳍342。晶体管M1，M2，M4和M6对应于n型鳍并在它们栅极的相对两侧上具有n型源/漏区；而晶体管M3和M5对应于p型鳍并在它们栅极的相对两侧上具有p型源/漏区。因为第一和第二存取晶体管M1， M6和晶体管M2，M4可以具有相同导电类型(例如，n型finFET)，所以晶体管M1，M2，M4和M6对齐为垂直“带”。具有第二导电类型(例如，p型finFET)且只有一个鳍的其它晶体管M3，M5可对应于在M1， M2与M4，M6的带之间的单个垂直带。在一些实施例中，源/漏区可以是鳍的掺杂区，但通常是呈现菱形截面轮廓的外延生长的源/漏区。
图3B示出了局部互连层如何将晶体管的源/漏区连接在一起，例如，局部互连线332在鳍342a和342b上方延伸，并且有效地将在分别鳍342a 和342b一侧的源/漏区彼此连接。第一接触件352从金属1层330向下延伸至局部互连层332以连接鳍342a，342b至BL’，并且第二接触件326 从金属1层324向下延伸至栅极340。(参见图3E，其示出了晶体管M6 的这些层的相应的立体图。)从上方观察是矩形或椭圆形而不是正方形或圆形形状的宽或细长接触件360，362连接栅极至局部互连件。例如，第一宽或细长接触件360连接局部互连件、M1和M2的源/漏极至M5的栅极，第二宽或细长的接触件362连接局部互连件、M4和M6的源/漏极至M3 的栅极。
如图3B进一步所示，第一电源轨310沿(平行于)左单元边缘306 和/或右单元边缘308设置。第一电源轨310被配置为连接SRAM单元布局 300至诸如VSS的第一DC电源。第二电源轨312平行于第一电源轨310 延伸，并且沿SRAM单元布局300的中线314延伸。因此，第二电源轨312 等距布置在左右单元边缘306，308之间。第二电源轨312被配置为连接 SRAM单元布局300至诸如VDD的第二DC电源。
在图3C中，两条字线WLodd，WLeven在SRAM单元上方平行于上下单元边缘302，304延伸，并且垂直于第一与第二电源轨310，312延伸。两条字线中只有一条(例如，WLodd)连接至SRAM单元的相应存取晶体管 M1，M6的栅极，并且两条字线的另一条(例如，WLeven)连接至相邻单元的相应存取晶体管的栅极(图3A至图3D中未示出，但本文进一步描述的图6至图7示出了这一点)。
例如，在图3D的实施例中，示出了标记为诸如WLodd的上字线通过通孔1(316)、金属1线(318)和接触件(320)连接至第一存取晶体管 M1的栅极。还示出了标记为诸如WLodd的上字线通过通孔1(322)、金属1线(324)和接触件(326)连接至第二存取晶体管M6的栅极，其中，通孔1(322)和接触件(326)直接彼此对齐。标记为诸如WLeven的下字线在SRAM单元布局300上方延伸而没有被连接至存取晶体管M1，M6。
在图3D中，包括第一和第二电源轨310，312的第一多个金属线可以是在SRAM单元布局300上方相互平行延伸的金属1线。第一多个金属线从左单元边缘306至右单元边缘308(或从右单元边缘308至左单元边缘 306)的顺序是第一电源轨310、两条字线中的第一字线WL 318、位线BL 328、第二电源轨312、互补位线BL’330、两条字线中的第二字线WL 324 和可选的第一电源轨310。图3D中最右边或最左边的第一电源轨310是可选的，因为它可被包含在下一个相邻SRAM单元(未示出，但在SRAM单元布局300的左侧或右侧)中，使得相邻各SRAM单元以平铺状方式组合在一起而没有多余和/或重叠的第一电源轨310。
在图3D中，第二多个金属线彼此平行，并平行于SRAM单元布局300 的上单元边缘302和下单元边缘304延伸。第二多个金属线从上单元边缘 302至下单元边缘304(或从下单元边缘304至上单元边缘302)的顺序是第一局部互连线332、两条交错字线的第一字线WLodd、第二局部互连线 334、两条交错字线的第二字线WLeven和第三局部互连线336。类似于第一电源轨310，图3A中最上或最下的局部互连线332/336和相应接触件在 SRAM单元300中是可选的，因为它们可被包含在下一个相邻SRAM单元 (未示出，但是在SRAM单元布局300的上方或下方)中，使得相邻各SRAM 单元以平铺状方式组合在一起而没有多余和/或重叠的局部互连线。
图3E示出了根据一些实施例的第二存取晶体管M6的立体图。第二存取晶体管M6包括在半导体衬底346上方彼此平行的一对半导体鳍342。鳍 342从半导体衬底346向上延伸穿过诸如二氧化硅或低k介电层(例如，隐埋氧化(BOX)层)的隔离区348中的开口。导电栅电极340横跨两个半导体鳍342，并且诸如SiO2或高k电介质的栅极电介质350将栅极电极 340和半导体鳍342分隔。接触件326连接栅电极340至金属1层324。为清楚起见，图3D中已经省略了图3A的局部互连层，但可从图3D看出，第一局部互连线将在栅电极340一侧的鳍342中的第一组源/漏区彼此短接；并且第二互连线将在栅电极340另一侧的鳍342中的第二组源/漏区彼此短接，使得鳍342充当单个finFET而不是两个finFET。
图4示出了SRAM单元400的一个替代实施例，其中，存取晶体管 M1，M6是PMOS晶体管402，404，而不是先前图2所示的NMOS晶体管。因此，图4的SRAM单元400包括晶体管M1’、M2’、M3’、M4’、 M5’和M6’。
图5示出了与图4的实施例一致的SRAM单元布局500。晶体管M1’、 M2’、M3’、M4’、M5’和M6’被标记为与图4至图5一致。相对于图3D的布局，图5的布局除了“对换”VDD和VSS电源轨的位置以外基本相同，并且改变n型和p型鳍的位置使得存取晶体管M1’，M6’和晶体管M3’，M5’是p型的，而晶体管M2’，M4’是n型的。因此，在图5中，第一多个金属线从左单元边缘506至右单元边缘508(或从右单元边缘508至左单元边缘506)的顺序是VDD、两条字线中的第一字线 WL、位线BL、VSS、互补位线BL’、两条字线中的第二字线WL和可选 VDD。
SRAM单元布局500包括对应于SRAM单元外周的上下单元边缘502， 504和左右单元边缘506，508。VDD电源轨510沿(平行于)左单元边缘 506和/或右单元边缘508设置。VSS电源轨512平行于VDD电源轨510 延伸，并沿SRAM单元布局500的中线514延伸。因此，VSS电源轨512 等距布置在左右单元边缘506，508之间。
两条字线WLodd，WLeven在SRAM单元上方平行于上下单元边缘502， 504延伸，并且垂直于VDD和VSS电源轨510，512延伸。两条字线中只有一条(例如，WLodd)连接至SRAM单元的相应存取晶体管M1’，M6’的栅极，并且两条字线的另一条(例如，WLeven)连接至相邻单元的相应存取晶体管的栅极。
包括VDD和VSS电源轨510，512的第一多个金属线形成在金属1中，并且在SRAM单元布局500上方相互平行延伸。第一多个金属线从左单元边缘506至右单元边缘508(或从右单元边缘508至左单元边缘506)的顺序是VDD电源轨310、两条字线中的第一字线WL 518、位线BL 528、VSS 电源轨512、互补位线BL’530、两条字线中的第二字线WL524和可选VDD 电源轨510。图5中最右边或最左边的VDD电源轨510是可选的，因为它可被包含在下一个相邻SRAM单元(未示出，但在SRAM单元布局500的左侧或右侧)中，使得相邻各SRAM单元以平铺状方式组合在一起而没有多余和/或重叠的VDD电源轨510。
第二多个金属线彼此平行，并且平行于SRAM单元布局500的上单元边缘502和下单元边缘504延伸。第二多个金属线从上单元边缘502至下单元边缘504(或从下单元边缘504至上单元边缘502)的顺序是第一局部互连线532、两条交错字线的第一字线WLodd、第二局部互连线534、两条交错字线的第二字线WLeven和第三局部互连线536。类似于VDD电源轨 510，图5中最上或最下的局部互连线532/536和相应接触件在SRAM单元 500中是可选的，因为它们被包含在下一个相邻SRAM单元(未示出，但是在SRAM单元布局500的上方或下方)中，使得相邻SRAM单元以平铺状方式组合在一起而没有多余和/或重叠的局部互连线。
图6示出包括四个SRAM单元200A、200B、200C、200D的SRAM 阵列的一部分的晶体管级示意图。每个SRAM单元可以是如先前所描述的图2或图4的SRAM单元，并且单元200A至200D被布置为多行和多列。例如，示出了第一行(Row 1)和第二行(Row 2)以及第一列(Col.1) 和第二列(Col.2)。一对交错字线602在每行存储单元的上方延伸，并且一对互补位线在每列上方延伸。例如，WL1even，WL1odd在第1行上方延伸， BL1，BL1’在第1列上方延伸。
图7示出了与图6的示意图相一致的SRAM阵列的布局图。类似于图 6，示出了第一行和第二行以及第一列和第二列。因此，图7描述了根据一些实施例的“平铺”在一起的4个SRAM单元700A、700B、700C、700D。例如，每个SRAM单元700A至700D具有如之前参考图3A至图3E所述的布局。各SRAM单元由相应的SRAM单元外周限制，并且各SRAM单元外周彼此邻接。第二SRAM单元700B相对于第一SRAM单元700A水平翻转，第三SRAM单元700C相对于第一SRAM单元700A垂直翻转，第四SRAM单元700D相对于第一SRAM单元700A水平和垂直翻转。
诸如VSS轨的第一电源轨702沿着第一列SRAM单元垂直延伸。第一电源轨702沿着第一列与SRAM单元的右边缘邻接，并且沿着第二列与 SRAM单元的左边缘邻接。两条交错字线沿每一行SRAM单元水平延伸。每行字线位于SRAM单元外周的上下边缘之间。两条字线的第一字线连接至该行的偶数列的SRAM单元的存取晶体管的栅极，并且两条字线的第二字线连接至该行的奇数列的SRAM单元的存取晶体管的栅极。例如，WL1odd和WL1even在ROW1上方延伸，并且WL1odd连接至奇数列的存取晶体管， WL1even连接至偶数列的存取晶体管。
第二电源轨704沿着第一列SRAM单元垂直延伸，并且沿第一列的中间线706设置。第二电源轨704被配置为承载不同于第一电源轨702的DC 电压。例如，取决于实现方式，第一电源轨702可以是VSS轨，第二电源轨704可以是VDD轨，或者反之亦然。
位于第一列和第一行交点的第一SRAM单元700A包括：位于中线706 的第一侧的第一字线接触件712和位于中线706的第二侧的第二字线接触件714。第一字线接触件712和第一通孔1 720连接两条字线的第一字线 WL1odd至第一SRAM单元700A的第一存取晶体管M1。第二字线接触件 714和第二通孔1 722连接两条字线的第一字线WL1odd至第一SRAM单元的第二存取晶体管M6。
位于第二列和第一行的交点的第二SRAM单元700B包括位于第二列的中线的相对两侧的第三字线接触件716和第四字线通孔718。第三字线接触件716连接两条字线的第二字线WL1even至第二SRAM单元700B的第一存取晶体管M1。第四字线接触件连接两条字线的第二字线WL1even至第二SRAM单元的第二存取晶体管M6。
除了第一和第二字线接触件712，714在第一线上，而第三和第四字线接触件716，718在第二线上，第一线与第二线以一定距离垂直偏移以外，第一和第二SRAM单元700A，700B关于第一电源轨702互为镜像。第三和第四SRAM单元700C，700D相对于第一和第二SRAM单元700A，700B 垂直翻转。
图8示出了对应于图2的晶体管的另一替代SRAM单元布局800的示意图，为了方便在图8的左下角复制了图2的晶体管。相比于图3B，仅布局的中间部分802(其对应于晶体管M3，M5)被改变了，并且对应于晶体管M1，M2，M4，M6的布局的边缘部分804，806与图3B相同。代替宽或细长的接触件(图3B中的360，362)，金属1现在用于交叉连接的反相器。因此，图8的中间部分802与外边缘部分804，806已被“隔开”，并且接触件的位置被改变了，但示意性连接与图2相同。
在图8中，BL通过金属1线805、接触件808和局部互连线810连接至充当晶体管M1的源极区SM1的鳍812a，812b。晶体管M1的鳍812a， 812b在M1的栅极814下方延伸。漏极区DM1通过鳍812a，812b连接至晶体管M2的漏极区DM2。漏极区DM1还通过局部互连段818、接触件820、金属1线822和接触件824连接至晶体管M4，M5的栅极。在布局800的另一侧，BLB通过金属1线828、接触件830和局部互连线832连接至充当晶体管M6的源极区SM6的鳍826a，826b。晶体管M6的鳍826a，826b 在M6的栅极834下方延伸。漏极区DM6连接至晶体管M4的漏极区DM4。漏极区DM6还通过局部互连段836、接触件838、金属1线840和接触件 842连接至晶体管M2，M3的栅极。
图9A示出了根据一些实施例的SRAM阵列的一部分的另一实施例的晶体管级示意图。所示SRAM阵列的部分包括布置在第一和第二行(Row 1， Row 2)和第一列和第二列(Col.1，Col.2)的四个SRAM单元900A、900B、 900C、900D，但是通常阵列可包括任意数量的行和列。在这个实例中，每个SRAM单元是包括四个存取晶体管902、904、912、914的双端口SRAM 单元，这四个存取晶体管允许选择性地存取SRAM单元的互补存储节点 SN，SN’。对于每一行，四个交错字线连接至该行的SRAM存储单元。这些交错字线的第一对连接至沿着奇数列的存取晶体管，并且这些交错字线的第二对连接至沿着偶数列的存取晶体管。为了清楚起见，每个单元的八个晶体管被标记为：902、904、912、914、916、918、920和922。
例如，位于Row 1和Col.1交点处的存储单元900A包括可通过第一对存取晶体管(902，904)存取的第一端口(端口A)和可通过第二对存取晶体管(912，914)存取的端口(端口B)。第一对存取晶体管(902， 904)被配置为选择性地将互补数据存储节点SN，SN’分别连接至第一对互补位线(BL1A，BL1A’)。第二对存取晶体管(912，914)被配置为选择性地将互补数据存储节点SN，SN’分别连接至第二对互补位线BL1B， BL1B’。
第一对存取晶体管的第一存取晶体管902具有连接至SRAM单元的第一存储节点SN的源极、连接至第一对互补位线的第一位线BL1A的漏极以及连接至第一对字线的第一字线WL1Aodd的栅极。第一对存取晶体管的第二存取晶体管904具有连接至SRAM单元的第一互补存储节点SN’的源极、连接至第一对互补位线的第二位线BL1A’的漏极以及连接至第一对字线的第一字线WL1Aodd的栅极。
第二对存取晶体管的第一存取晶体管912具有连接至SRAM单元的第一存储节点SN的源极、连接至第二对互补位线的第一位线BL1B的漏极以及连接至第二对字线的第一字线WL1Bodd的栅极。第二对存取晶体管的第二存取晶体管914具有连接至SRAM单元的第一互补存储节点SN’的源极、连接至第二对互补位线的第二位线BL1B’的漏极以及连接至第二对字线的第一字线WL1Bodd的栅极。
因此，根据哪一对交错字线被启用，每列的第一和第二互补位线对可具有不同偏压，该不同偏压使得阵列被编程为不同状态。例如，可用启动偏压来偏置BL1A，BL1A’，该启动偏压只用于复位SRAM阵列的初始状，而BL1B，BL1B’可用于随时间变化写数据，以反映实时测量的应用数据、条件等等。
图9B示出了根据图9A的示意图的一些实施例的样品布局。图9B的布局示出了具有两列(Col.1，Col.2)的单个行(Row 1)，但是应当理解，该布局可以扩展至任意数量的行和任意数量的列。类似于图9A，示出了金属2中的四条字线(WL1Aodd，WL1Beven，WL1Bodd，WL1Aeven)水平延伸并且连续横跨该行。图9B示出了图9A的每个单元的八个晶体管(晶体管 902，904，912，914，916，918，920和922)。值得注意的是，先前图 9A所示两个晶体管918，920均以一对晶体管的形式形成在图9B的布局中。具体地，图9A中的晶体管918实现为图9B中的晶体管918a，918b，并且图9A中的晶体管920实现为图9B中的晶体管920a，920b。
在图9B中，BL1A通过金属1线926、接触件928和局部互连线930 连接至充当晶体管902的源极区的鳍924a，924b。晶体管902的鳍924a， 924b在晶体管902的栅极932下方延伸。晶体管902的漏极通过鳍924a， 924b连接至晶体管918a的漏极。晶体管902的漏极还通过局部互连段934、接触件936、金属1线938和接触件940连接至晶体管922的栅极。
BL1A’通过金属1线942、接触件944和局部互连线946连接至充当晶体管904的源极区的鳍924a，924b。晶体管904的鳍924a，924b在晶体管 904的栅极948下方延伸。晶体管904的漏极通过鳍924a，924b连接至晶体管920a的漏极。晶体管904的漏极还通过局部互连段950、接触件952、金属1线954和接触件956连接至晶体管916的栅极。
BL1B通过金属1线968、接触件970和局部互连线972连接至充当晶体管912的源极区的鳍958a，958b。晶体管912的鳍958a，958b在晶体管 912的栅极974下方延伸。晶体管912的漏极通过鳍958a，958b连接至晶体管918b的漏极。晶体管912的漏极还通过局部互连段934、接触件936、金属1线938和接触件940连接至晶体管922的栅极。
BL1B’通过金属1线960、接触件962和局部互连线964连接至充当晶体管914的源极区的鳍958a，958b。晶体管914的鳍958a，958b在晶体管 914的栅极966下方延伸。晶体管914的漏极通过鳍958a，958b连接至晶体管920b的漏极。晶体管914的漏极还通过局部互连段950、接触件952、金属1线954和接触件956连接至晶体管922的栅极。
在一些实施例中，上设置有IC的半导体衬底可以是块状硅衬底或绝缘体上半导体(SOI)衬底(例如，绝缘体上硅衬底)。例如，衬底也可以是二元半导体衬底(如，GaAs)、三元半导体衬底(如，AlGaAs)或更高阶的半导体衬底。在许多实例中，衬底在制造工艺期间表现为半导体晶圆，以及可以具有例如下列直径：1英寸(25mm)；2英寸(51mm)；3英寸(76 mm)；4英寸(100mm)；5英寸(130mm)或125mm(4.9英寸)；150mm(5.9 英寸，通常被称为“6英寸”)；200mm(7.9英寸，通常被称为“8英寸”)； 300mm(11.8英寸，通常被称为“12英寸”)；450mm(17.7英寸，通常被称为“18英寸”)。在完成制造之后，这样的晶圆可以可选地与其他晶圆或管芯堆叠，然后被分割为对应于单独IC的单独的管芯。
因此，本发明的一些实施例涉及根据SRAM单元布局而在半导体衬底上布局的静态随机存取存储(SRAM)单元。SRAM单元包括上和下单元边缘以及左和右单元边缘，对应于所述半导体衬底上的所述SRAM单元的外周。第一电源轨，平行于所述左单元边缘或所述右单元边缘延伸。所述第一电源轨被配置为连接所述SRAM单元至第一DC电源。第二电源轨，平行于所述第一电源轨并且沿所述SRAM单元的中线延伸。所述第二电源轨等距布置在所述左和右单元边缘之间，所述第二电源轨被配置为连接所述SRAM单元至第二DC电源。所述第二DC电源不同于所述第一DC电源。两条字线，在所述SRAM单元上方平行于所述上和下单元边缘延伸，且垂直于所述第一和第二电源轨延伸。所述两条字线的仅一条连接至所述 SRAM单元的相应存取晶体管的栅极。
在一些实施中，所述外周为矩形，并且所述左单元边缘和所述右单元边缘彼此平行并且均具有第一长度，所述上单元边缘和所述下单元边缘彼此平行并且均具有第二长度，所述第二长度比所述第一长度大。
在一些实施中，多个金属线包括彼此平行延伸的所述第一电源轨和所述第二电源轨，并且所述多个金属线从所述左单元边缘至所述右单元边缘，或从所述右单元边缘至所述左单元边缘的排列顺序是：所述第一电源轨、所述两条字线中的第一字线、位线、所述第二电源轨、互补位线、所述两条字线中的第二字线。
在一些实施中，所述第一电源轨被配置为承载VDD信号，并且所述第二电源轨被配置为承载VSS信号。
在一些实施中，所述第二电源轨被配置为承载VDD信号，并且所述第一电源轨被配置为承载VSS信号。
在一些实施中，SRAM单元包括第一存取晶体管、第二存取晶体管和交叉连接的反相器对，其中，所述第一存取晶体管、所述第二存取晶体管允许选择性地存取交叉连接的所述反相器对的互补存储节点；以及其中，所述第一存取晶体管、所述第二存取晶体管均包括彼此平行延伸的半导体鳍对和横跨所述半导体鳍对的两个半导体鳍的导电栅极。
在一些实施中，所述第一存取晶体管、所述第二存取晶体管具有第一导电类型，并且，交叉连接的所述反相器对中具有所述第一导电类型的晶体管均包括彼此平行的半导体鳍对和横跨所述半导体鳍对的两个半导体鳍的导电栅极；以及其中，交叉连接的所述反相器对中具有第二导电类型的晶体管均由单个鳍和横跨所述单个鳍的导电栅极组成，所述第二导电类型与所述第一导电类型相反。
在另一个实施例中，本发明涉及根据SRAM单元布局在半导体衬底上布局的静态随机存取存储(SRAM)单元。SRAM阵列布局包括多个SRAM 单元，由相应SRAM单元外周限制。所述多个SRAM单元被布置为多行和多列，使得相邻SRAM单元的外周相互邻接。第一电源轨沿着第一列SRAM 单元垂直延伸，并且与沿第一列的SRAM单元的右边缘邻接，与沿第二列的SRAM单元的左边缘邻接，所述第二列邻近所述第一列。两条字线，沿 SRAM单元行水平延伸，并且在所述行的SRAM单元外周的上和下边缘之间。两条字线的第一字线连接至该行的偶数列中的SRAM单元的存取晶体管的栅极，两条字线的第二字线连接至该行的奇数列中的SRAM单元的存取晶体管的栅极。
在一些实施中，该SRAM阵列布局还包括：第二电源轨，沿所述第一列SRAM单元垂直地延伸，并且沿所述第一列的中线设置，所述第二电源轨被配置为承载不同于所述第一电源轨的DC电压。
在一些实施中，位于所述第一列和所述行的交点处的第一SRAM单元包括：第一字线接触件，位于所述中线的第一侧，并且连接所述两条字线的所述第一字线至所述第一SRAM单元的第一存取晶体管；以及第二字线接触件，位于所述中线的第二侧，并且连接所述两条字线的所述第一字线至所述第一SRAM单元的第二存取晶体管。
在一些实施中，位于所述第二列和所述行的交点处的第二SRAM单元包括：第三字线接触件，位于所述第二列的中线的第一侧，所述第三字线接触件连接所述两条字线的所述第二字线至所述第二SRAM单元的第一存取晶体管；以及第四字线接触件，位于所述第二列的所述中线的第二侧，所述第四字线接触件连接所述两条字线的所述第二字线至所述第二SRAM 单元的第二存取晶体管。
在一些实施中，除了所述第一字线接触件和所述第二字线接触件在第一线上，所述第三字线接触件和所述第四字线接触件在第二线上，所述第一线与所述第二线以一定距离垂直偏移以外，所述第一SRAM单元和所述第二SRAM单元关于所述第一电源轨互为镜像。
在一些实施中，多个金属线包括在所述第一列上方彼此平行延伸的所述第一电源轨、所述第二电源轨，并且所述多个金属线从所述第一列的左单元边缘至所述第一列的右单元边缘，或从所述第一列的右单元边缘至所述第一列的左单元边缘的排列顺序是：所述两条字线中的第一字线、位线、所述第二电源轨、互补位线、所述两条字线中的第二字线以及所述第一电源轨。
在一些实施中，所述第二电源轨被配置为承载VSS信号，并且所述第一电源轨被配置为承载VDD信号。
在一些实施中，所述SRAM单元包括第一存取晶体管、第二存取晶体管和交叉连接的反相器对，其中，所述第一存取晶体管、所述第二存取晶体管允许选择性存取交叉连接的所述反相器对的互补存储节点；以及其中，所述第一存取晶体管、所述第二存取晶体管均包括彼此平行延伸的半导体鳍对和横跨所述半导体鳍对中的两个半导体鳍的导电栅极。
在一些实施中，所述第一存取晶体管、所述第二存取晶体管具有第一导电类型，并且交叉连接的所述反相器对中具有所述第一导电类型的晶体管均包括彼此平行的半导体鳍对和横跨所述半导体鳍对中的两个半导体鳍的导电栅极；以及交叉连接的所述反相器对中具有第二导电类型的晶体管均由单个鳍和横跨所述单个鳍的导电栅极组成，所述第二导电类型与所述第一导电类型相反。
在又一个实施例中，本发明涉及静态随机存取存储器(SRAM)。SRAM 器件包括被布置为多行和多列的多个SRAM单元，其中，相应SRAM单元包括存储相应数据状态的相应互补数据存储节点对。第一对存取晶体管连接至SRAM单元的互补数据存储节点对，且被配置为选择性连接互补数据存储节点对至相应的第一对互补位线。第二对存取晶体管连接至SRAM单元的互补数据存储节点对，且被配置为选择性连接互补数据存储节点对至相应的第二对互补位线。
在一些实施中，该SRAM器件还包括：第一对字线，在金属层中横跨 SRAM单元行延伸，并且连接至奇数列中的SRAM单元的存取晶体管的栅极；以及第二对字线，在所述金属层中横跨所述SRAM单元行延伸，并且连接至偶数列中的SRAM单元的存取晶体管的栅极，所述第二对字线与所述第一对字线在所述SRAM单元行上平行延伸。
在一些实施中，所述第一对存取晶体管的第一存取晶体管具有连接至所述SRAM单元的第一存储节点的源极、连接至所述第一对互补位线的第一位线的漏极以及连接至所述第一对字线的第一字线的栅极；以及所述第一对存取晶体管的第二存取晶体管具有连接至所述SRAM单元的第一互补存储节点的源极、连接至所述第一对互补位线的第二位线的漏极以及连接至所述第一对字线的第一字线的栅极；所述第二对存取晶体管的第一存取晶体管具有连接至所述SRAM单元的所述第一存储节点的源极、连接至所述第二对互补位线的第一位线的漏极以及连接至所述第二对字线的第一字线的栅极；所述第二对存取晶体管的第二存取晶体管具有连接至所述 SRAM单元的所述第一互补存储节点的源极、连接至所述第二对互补位线的第二位线的漏极以及连接至所述第二对字线的第一字线的栅极。
在一些实施中，在第一时间内同时启用所述第一对字线，并且在第二时间内启用所述第二对字线，所述第二时间与所述第一时间不重合。
可以理解，在此书面说明中，以及在下面的权利要求中，术语“第一”、“第二”、“第三”等仅是用于简单说明的通用标识符，以区分一个或多个图中的不同元件。这些术语本身并不意味着这些元件的任何时间排序或结构接近，并且不旨在是描述不同说明性实施例和/或未说明实施例中对应元件。例如，第一图中相关描述的“第一介电层”，不一定对应于第二图中相关描述的“第一介电层”(例如，甚至可能对应于第二图中的“第二介电层”)，并且不一定对应于未示出的实施例中的“第一介电层”。进一步的，由于在一行中最左侧单元可以被认为是该行的第零个单元或第一个单元，术语“偶数”和“奇数”可以根据分配给该行的第一单元的任意常规手段转换。
上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解本公开的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (20)

1.一种静态随机存取存储单元，所述静态随机存取存储单元根据静态随机存取存储单元布局布置在半导体衬底上，所述静态随机存取存储单元布局包括：
上单元边缘和下单元边缘以及左单元边缘和右单元边缘，对应于所述半导体衬底上的所述静态随机存取存储单元的外周；
第一电源轨，平行于所述左单元边缘或所述右单元边缘延伸，并且沿所述左单元边缘或所述右单元边缘设置，其中，所述第一电源轨被配置为连接所述静态随机存取存储单元至第一DC电源；
第二电源轨，平行于所述第一电源轨并且沿所述静态随机存取存储单元的中线延伸，其中，所述第二电源轨等距布置在所述左单元边缘和所述右单元边缘之间，所述第二电源轨被配置为连接所述静态随机存取存储单元至第二DC电源，所述第二DC电源不同于所述第一DC电源；以及
两条字线，在所述静态随机存取存储单元上方平行于所述上单元边缘和所述下单元边缘延伸，并且垂直于所述第一电源轨和所述第二电源轨延伸，其中，所述两条字线的仅有一条连接至所述静态随机存取存储单元的相应存取晶体管的栅极；
其中，所述两条字线中的所述一条与第一金属线段相连，所述第一金属线段平行于所述左单元边缘或所述右单元边缘延伸且位于所述第二电源轨的第一侧，所述第一金属线段位于所述第一电源轨和所述第二电源轨之间，并且其中，所述两条字线中的所述一条还与第二金属线段相连，所述第二金属线段平行于所述右单元边缘或所述左单元边缘延伸并且布置在所述第二电源导轨的与所述第一侧相对的第二侧。
2.根据权利要求1所述的静态随机存取存储单元，其中，所述外周为矩形，并且所述左单元边缘和所述右单元边缘彼此平行并且均具有第一长度，所述上单元边缘和所述下单元边缘彼此平行并且均具有第二长度，所述第二长度比所述第一长度大。
3.根据权利要求1所述的静态随机存取存储单元，其中，多个金属线包括彼此平行延伸的所述第一电源轨和所述第二电源轨，并且所述多个金属线从所述左单元边缘至所述右单元边缘，或从所述右单元边缘至所述左单元边缘的排列顺序是：所述第一电源轨、所述第一金属线段、位线、所述第二电源轨、互补位线、所述第二金属线段。
4.根据权利要求1所述的静态随机存取存储单元，其中，所述第一电源轨被配置为承载VDD信号，并且所述第二电源轨被配置为承载VSS信号。
5.根据权利要求1所述的静态随机存取存储单元，其中，所述第二电源轨被配置为承载VDD信号，并且所述第一电源轨被配置为承载VSS信号。
6.根据权利要求1所述的静态随机存取存储单元，包括第一存取晶体管、第二存取晶体管和交叉连接的反相器对，其中，所述第一存取晶体管、所述第二存取晶体管允许选择性地存取交叉连接的所述反相器对的互补存储节点；以及
其中，所述第一存取晶体管、所述第二存取晶体管均包括彼此平行延伸的半导体鳍对和横跨所述半导体鳍对的两个半导体鳍的导电栅极。
7.根据权利要求6所述的静态随机存取存储单元，其中，所述第一存取晶体管、所述第二存取晶体管具有第一导电类型，并且，交叉连接的所述反相器对中具有所述第一导电类型的晶体管均包括彼此平行的半导体鳍对和横跨所述半导体鳍对的两个半导体鳍的导电栅极；以及
其中，交叉连接的所述反相器对中具有第二导电类型的晶体管均由单个鳍和横跨所述单个鳍的导电栅极组成，所述第二导电类型与所述第一导电类型相反。
8.一种静态随机存取存储阵列布局，所述静态随机存取存储阵列根据静态随机存取存储阵列布局而布局在半导体衬底上，所述静态随机存取存储阵列布局包括：
多个静态随机存取存储单元，由相应的静态随机存取存储单元外周限制，其中，所述多个静态随机存取存储单元被布置为多行和多列，使得相邻的静态随机存取存储单元的外周相互邻接；
第一电源轨，沿着第一列静态随机存取存储单元垂直地延伸，并且与沿第一列的静态随机存取存储单元的右边缘邻接，与沿第二列的静态随机存取存储单元的左边缘邻接，所述第二列邻近所述第一列；
第二电源轨，沿着所述第一列静态随机存取存储单元的中线垂直地延伸；以及
两条字线，沿静态随机存取存储单元行水平延伸，并且位于所述行的所述静态随机存取存储单元外周的上边缘和下边缘之间，其中，所述两条字线的第一字线连接至所述行的偶数列的静态随机存取存储单元的存取晶体管的栅极，所述两条字线的第二字线连接至所述行的奇数列的静态随机存取存储单元的存取晶体管的栅极；
其中，所述第一字线与第一金属线段相连，所述第一金属线段沿着所述第一列静态随机存取存储单元垂直延伸并且布置在所述第二电源轨的第一侧，所述第一金属线段位于所述第一电源轨和所述第二电源轨之间，并且其中，所述第一字线还与第二金属线段相连，所述第二金属线段沿着所述第一列静态随机存取存储单元垂直延伸并且布置在所述第二电源导轨的与所述第一侧相对的第二侧。
9.根据权利要求8所述的静态随机存取存储阵列布局，其中，所述第二电源轨被配置为承载不同于所述第一电源轨的DC电压。
10.根据权利要求9所述的静态随机存取存储阵列布局，其中，位于所述第一列和所述行的交点处的第一静态随机存取存储单元包括：
第一字线接触件，位于所述中线的第一侧，并且连接所述两条字线的所述第一字线至所述第一静态随机存取存储单元的第一存取晶体管；以及
第二字线接触件，位于所述中线的第二侧，并且连接所述两条字线的所述第一字线至所述第一静态随机存取存储单元的第二存取晶体管。
11.根据权利要求10所述的静态随机存取存储阵列布局，其中，位于所述第二列和所述行的交点处的第二静态随机存取存储单元包括：
第三字线接触件，位于所述第二列的中线的第一侧，所述第三字线接触件连接所述两条字线的所述第二字线至所述第二静态随机存取存储单元的第一存取晶体管；以及
第四字线接触件，位于所述第二列的所述中线的第二侧，所述第四字线接触件连接所述两条字线的所述第二字线至所述第二静态随机存取存储单元的第二存取晶体管。
12.根据权利要求11所述的静态随机存取存储阵列布局，其中，除了所述第一字线接触件和所述第二字线接触件在第一线上，所述第三字线接触件和所述第四字线接触件在第二线上，所述第一线与所述第二线以一定距离垂直偏移以外，所述第一静态随机存取存储单元和所述第二静态随机存取存储单元关于所述第一电源轨互为镜像。
13.根据权利要求9所述的静态随机存取存储阵列布局，其中，多个金属线包括在所述第一列上方彼此平行延伸的所述第一电源轨、所述第二电源轨，并且所述多个金属线从所述第一列的左单元边缘至所述第一列的右单元边缘，或从所述第一列的右单元边缘至所述第一列的左单元边缘的排列顺序是：所述第一金属线段、位线、所述第二电源轨、互补位线、所述第二金属线段以及所述第一电源轨。
14.根据权利要求13所述的静态随机存取存储阵列布局，其中，所述第二电源轨被配置为承载VSS信号，并且所述第一电源轨被配置为承载VDD信号。
15.根据权利要求8所述的静态随机存取存储阵列布局，
其中，所述静态随机存取存储单元包括第一存取晶体管、第二存取晶体管和交叉连接的反相器对，其中，所述第一存取晶体管、所述第二存取晶体管允许选择性存取交叉连接的所述反相器对的互补存储节点；以及
其中，所述第一存取晶体管、所述第二存取晶体管均包括彼此平行延伸的半导体鳍对和横跨所述半导体鳍对中的两个半导体鳍的导电栅极。
16.根据权利要求15所述的静态随机存取存储阵列布局，其中，所述第一存取晶体管、所述第二存取晶体管具有第一导电类型，并且交叉连接的所述反相器对中具有所述第一导电类型的晶体管均包括彼此平行的半导体鳍对和横跨所述半导体鳍对中的两个半导体鳍的导电栅极；以及
其中，交叉连接的所述反相器对中具有第二导电类型的晶体管均由单个鳍和横跨所述单个鳍的导电栅极组成，所述第二导电类型与所述第一导电类型相反。
17.一种静态随机存取存储器，包括：
多个静态随机存取存储单元，被布置为多行和多列，其中，相应静态随机存取存储单元包括相应的互补数据存储节点对以存储相应的数据状态；
第一对存取晶体管，连接至静态随机存取存储单元的所述互补数据存储节点对，并且被配置为选择性地将所述互补数据存储节点对分别连接至相应的第一对互补位线；
第二对存取晶体管，连接至所述静态随机存取存储单元的所述互补数据存储节点对，并且被配置为选择性地将所述互补数据存储节点对分别连接至相应的第二对互补位线；
第一电源轨，沿着第一列静态随机存取存储单元垂直地延伸，并且与沿第一列的静态随机存取存储单元的右边缘邻接，与沿第二列的静态随机存取存储单元的左边缘邻接，所述第二列邻近所述第一列；
第二电源轨，沿着所述第一列静态随机存取存储单元的中线垂直地延伸；以及
两条字线，沿静态随机存取存储单元行水平延伸，并且位于所述行的所述静态随机存取存储单元外周的上边缘和下边缘之间，其中，所述两条字线的第一字线连接至所述行的偶数列的静态随机存取存储单元的存取晶体管的栅极，所述两条字线的第二字线连接至所述行的奇数列的静态随机存取存储单元的存取晶体管的栅极；
其中，所述第一字线与第一金属线段相连，所述第一金属线段沿着所述第一列静态随机存取存储单元垂直延伸并且布置在所述第二电源轨的第一侧，所述第一金属线段位于所述第一电源轨和所述第二电源轨之间，并且其中，所述第一字线还与第二金属线段相连，所述第二金属线段沿着所述第一列静态随机存取存储单元垂直延伸并且布置在所述第二电源导轨的与所述第一侧相对的第二侧。
18.根据权利要求17所述的静态随机存取存储器，还包括：
第一对字线，在金属层中横跨静态随机存取存储单元行延伸，并且连接至奇数列中的静态随机存取存储单元的存取晶体管的栅极；以及
第二对字线，在所述金属层中横跨所述静态随机存取存储单元行延伸，并且连接至偶数列中的静态随机存取存储单元的存取晶体管的栅极，所述第二对字线与所述第一对字线在所述静态随机存取存储单元行上平行延伸。
19.根据权利要求18所述的静态随机存取存储器，
其中，所述第一对存取晶体管的第一存取晶体管具有连接至所述静态随机存取存储单元的第一存储节点的源极、连接至所述第一对互补位线的第一位线的漏极以及连接至所述第一对字线的第一字线的栅极；以及
其中，所述第一对存取晶体管的第二存取晶体管具有连接至所述静态随机存取存储单元的第一互补存储节点的源极、连接至所述第一对互补位线的第二位线的漏极以及连接至所述第一对字线的第一字线的栅极；
其中，所述第二对存取晶体管的第一存取晶体管具有连接至所述静态随机存取存储单元的所述第一存储节点的源极、连接至所述第二对互补位线的第一位线的漏极以及连接至所述第二对字线的第一字线的栅极；
其中，所述第二对存取晶体管的第二存取晶体管具有连接至所述静态随机存取存储单元的所述第一互补存储节点的源极、连接至所述第二对互补位线的第二位线的漏极以及连接至所述第二对字线的第一字线的栅极。
20.根据权利要求18所述的静态随机存取存储器，其中，在第一时间内同时启用所述第一对字线，并且在第二时间内启用所述第二对字线，所述第二时间与所述第一时间不重合。
CN201610906002.6A 2015-10-19 2016-10-18 用于交错字线方案的sram单元 Active CN107017018B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562243225P 2015-10-19 2015-10-19
US62/243,225 2015-10-19
US15/222,914 US9886996B2 (en) 2015-10-19 2016-07-28 SRAM cell for interleaved wordline scheme
US15/222,914 2016-07-28

Publications (2)

Publication Number Publication Date
CN107017018A CN107017018A (zh) 2017-08-04
CN107017018B true CN107017018B (zh) 2020-10-16

Family

ID=58523957

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610906002.6A Active CN107017018B (zh) 2015-10-19 2016-10-18 用于交错字线方案的sram单元

Country Status (3)

Country Link
US (4) US9886996B2 (zh)
CN (1) CN107017018B (zh)
TW (1) TWI620192B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9886996B2 (en) * 2015-10-19 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell for interleaved wordline scheme
US11018157B2 (en) * 2017-09-28 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Local interconnect structure
US10783938B2 (en) * 2018-06-29 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM with local bit line, input/output circuit, and global bit line
US11152057B2 (en) * 2018-07-16 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM memory
US10840146B1 (en) * 2019-06-17 2020-11-17 Globalfoundries Inc. Structures and SRAM bit cells with a buried cross-couple interconnect
US11088151B2 (en) * 2019-10-01 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. 4Cpp SRAM cell and array
DE102020105669A1 (de) * 2019-12-31 2021-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte schaltung
CN113451269B (zh) * 2020-03-25 2022-07-22 长鑫存储技术有限公司 字线结构和半导体存储器
US11393831B2 (en) * 2020-07-31 2022-07-19 Taiwan Semiconductor Manufacturing Company Limited Optimized static random access memory
US11315628B1 (en) * 2020-10-21 2022-04-26 Arm Limited Techniques for powering memory
CN112289356B (zh) * 2020-12-28 2021-04-16 晶芯成(北京)科技有限公司 半导体存储器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020100920A1 (en) * 2001-01-26 2002-08-01 Matsushita Electric Industrial Co., Ltd. Sram device
CN1445785A (zh) * 2002-03-19 2003-10-01 三菱电机株式会社 半导体存储器
US7092279B1 (en) * 2003-03-24 2006-08-15 Sheppard Douglas P Shared bit line memory device and method
CN104425007A (zh) * 2013-08-30 2015-03-18 台湾积体电路制造股份有限公司 三维交叉存取双端口位单元设计

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6800883B2 (en) * 2000-09-21 2004-10-05 Matsushita Electric Industrial Co., Ltd. CMOS basic cell and method for fabricating semiconductor integrated circuit using the same
KR100456688B1 (ko) * 2002-01-07 2004-11-10 삼성전자주식회사 완전 씨모스 에스램 셀
JP4342833B2 (ja) * 2003-05-16 2009-10-14 Ｎｅｃエレクトロニクス株式会社 容量セルと半導体装置及びその製造方法
US20050248977A1 (en) * 2004-05-10 2005-11-10 Taiwan Semiconductor Manuafacturing Co., Ltd. Resistive cell structure for reducing soft error rate
KR100526884B1 (ko) * 2003-08-25 2005-11-09 삼성전자주식회사 듀얼 포트 에스램의 레이아웃 구조 및 그에 따른 형성방법
US7006370B1 (en) * 2003-11-18 2006-02-28 Lsi Logic Corporation Memory cell architecture
US7236396B2 (en) * 2005-06-30 2007-06-26 Texas Instruments Incorporated Area efficient implementation of small blocks in an SRAM array
US7561462B2 (en) * 2006-11-16 2009-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and method for a high speed dynamic RAM
US7915681B2 (en) * 2007-06-18 2011-03-29 Infineon Technologies Ag Transistor with reduced charge carrier mobility
US9397104B2 (en) * 2011-09-21 2016-07-19 Institute of Microelectronics, Chinese Academy of Sciences SRAM cell and method for manufacturing the same
US8582352B2 (en) * 2011-12-06 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for FinFET SRAM cells
US9006841B2 (en) * 2011-12-30 2015-04-14 Stmicroelectronics International N.V. Dual port SRAM having reduced cell size and rectangular shape
US9543958B1 (en) * 2015-02-18 2017-01-10 Flex Logix Technologies, Inc. Multiplexer-memory cell circuit, layout thereof and method of manufacturing same
US9886996B2 (en) * 2015-10-19 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell for interleaved wordline scheme
US9515077B1 (en) * 2015-12-18 2016-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Layout of static random access memory cell
US11018235B2 (en) * 2016-06-13 2021-05-25 Imec Vzw Vertically stacked semiconductor devices having vertical channel transistors

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020100920A1 (en) * 2001-01-26 2002-08-01 Matsushita Electric Industrial Co., Ltd. Sram device
CN1445785A (zh) * 2002-03-19 2003-10-01 三菱电机株式会社 半导体存储器
US7092279B1 (en) * 2003-03-24 2006-08-15 Sheppard Douglas P Shared bit line memory device and method
CN104425007A (zh) * 2013-08-30 2015-03-18 台湾积体电路制造股份有限公司 三维交叉存取双端口位单元设计

Also Published As

Publication number Publication date
US20170110181A1 (en) 2017-04-20
TW201721638A (zh) 2017-06-16
US9886996B2 (en) 2018-02-06
US20200372951A1 (en) 2020-11-26
US10971217B2 (en) 2021-04-06
US10770131B2 (en) 2020-09-08
US20190237134A1 (en) 2019-08-01
TWI620192B (zh) 2018-04-01
US10276231B2 (en) 2019-04-30
US20180158510A1 (en) 2018-06-07
CN107017018A (zh) 2017-08-04

Similar Documents

Publication Publication Date Title
CN107017018B (zh) 用于交错字线方案的sram单元
US11676654B2 (en) SRAM structure with reduced capacitance and resistance
US11031074B2 (en) Dual port SRAM cell with dummy transistors
US11696430B2 (en) Two-port SRAM structure
US10515688B2 (en) SRAM arrays and methods of manufacturing same
KR102011941B1 (ko) 정적 랜덤 액세스 메모리 디바이스
US11133057B2 (en) Memory array with bit-lines connected to different sub-arrays through jumper structures
US20160351574A1 (en) Structures, devices and methods for memory devices

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant