KR101972206B1 - 구분적 비트 라인들을 갖는 메모리 어레이 - Google Patents

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Abstract

집적 회로 구조물은 SRAM 셀들의 제1의 복수의 행들과 복수의 열들을 갖는 제1 서브 어레이, 및 SRAM 셀들의 제2의 복수의 행들과 복수의 열들을 갖는 제2 서브 어레이를 포함한 SRAM 어레이를 포함한다. 제1 비트 라인과 제1 상보적 비트 라인은 제1 서브 어레이 내의 열에 있는 SRAM 셀들의 제1 및 제2 패스 게이트 MOS 디바이스들에 연결된다. 제2 비트 라인과 제2 상보적 비트 라인은 제2 서브 어레이 내의 열에 있는 SRAM 셀들의 제1 및 제2 패스 게이트 MOS 디바이스들에 연결된다. 제1 비트 라인과 제1 상보적 비트 라인은 제2 비트 라인 및 제2 상보적 비트 라인으로부터 연결해제되어 있다. 감지 증폭기 회로가 제1 비트 라인, 제1 상보적 비트 라인, 제2 비트 라인, 및 제2 상보적 비트 라인에 전기적으로 결합되고, 이들을 감지하도록 구성된다.

Description

구분적 비트 라인들을 갖는 메모리 어레이{MEMORY ARRAY WITH SECTIONAL BIT-LINES}
본 출원은 “High Speed Memory Chip”이라는 명칭으로 2016년 1월 29일에 가출원된 미국 특허 출원 번호 제62/288,811호의 이익을 청구하며, 그 전체 내용은 여기서 참조로서 병합된다.
본 출원은 구분적 비트 라인들을 갖는 메모리 어레이에 관한 것이다.
집적 회로들 내에서는 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM)가 통상적으로 이용된다. SRAM 셀들은 리프레쉬(refresh)할 필요 없이 데이터를 유지하는 유리한 특징을 갖는다. 집적 회로들의 속도에 대한 수요 요구가 증가함에 따라, SRAM 셀들의 판독 속도와 기록 속도가 또한 더욱 중요해지고 있다. 하지만, 이미 매우 작은 SRAM 셀들의 계속적인 다운 스케일링으로 인해, 이러한 요청은 달성하기가 어렵다. 예를 들어, SRAM 셀들의 워드 라인들과 비트 라인들을 형성하는, 금속 라인들의 시트 저항(sheet resistance)은 계속해서 높아지고 있고, 이에 따라, SRAM 셀들의 워드 라인들과 비트 라인들의 RC 지연은 증가하는데, 이것은 판독 속도와 기록 속도의 향상을 막는다.
나노미터 시대로 진입할 때, SRAM 셀들은 SRAM 셀 효율성을 증가시키기 위해 매우 크게 제조된다. 하지만, 이것은 두가지 문제점들을 일으킨다. 첫번째로, 각각의 비트 라인은 SRAM 셀들의 보다 많은 행(row)들에 연결되어야 하는데, 이것은 보다 높은 비트 라인 금속 결합 캐패시턴스를 유도하며, 이에 따라 차동(differential) 비트 라인들(비트 라인과 비트 라인 바)의 차동 속도는 감소된다. 두번째로, 각각의 워드 라인이 또한 SRAM 셀들의 보다 많은 열(column)들에 연결되어야 하는데, 이것은 보다 긴 워드 라인들을 초래시키며, 이에 따라 악화된 저항과 증가된 RC 지연을 초래시킨다.
본 발명개시의 몇몇의 실시예들에 따르면, 집적 회로 구조물은 SRAM 셀들의 제1의 복수의 행들과 복수의 열들을 갖는 제1 서브 어레이, 및 SRAM 셀들의 제2의 복수의 행들과 복수의 열들을 갖는 제2 서브 어레이를 포함한 SRAM 어레이를 포함한다. SRAM 어레이 내의 SRAM 셀들 각각은 제1 및 제2 풀 업 MOS 디바이스, 제1 및 제2 풀 업 MOS 디바이스들과 함께 교차 래치된 인버터들을 형성하는 제1 및 제2 풀 다운 MOS 디바이스, 및 교차 래치된 인버터들에 연결된 제1 및 제2 패스 게이트 MOS 디바이스를 포함한다. 제1 비트 라인과 제1 상보적 비트 라인은 제1 서브 어레이 내의 열에 있는 SRAM 셀들의 제1 및 제2 패스 게이트 MOS 디바이스들에 연결된다. 제2 비트 라인과 제2 상보적 비트 라인은 제2 서브 어레이 내의 열에 있는 SRAM 셀들의 제1 및 제2 패스 게이트 MOS 디바이스들에 연결된다. 제1 비트 라인과 제1 상보적 비트 라인은 제2 비트 라인 및 제2 상보적 비트 라인으로부터 연결해제되어 있다. 감지 증폭기 회로가 제1 비트 라인, 제1 상보적 비트 라인, 제2 비트 라인, 및 제2 상보적 비트 라인에 전기적으로 결합되고, 이들을 감지하도록 구성된다.
본 발명개시의 몇몇의 실시예들에 따르면, 집적 회로 구조물은 SRAM 셀들의 제1의 복수의 행들과 복수의 열들을 갖는 제1 서브 어레이, 및 SRAM 셀들의 제2의 복수의 행들과 복수의 열들을 갖는 제2 서브 어레이를 포함한 SRAM 어레이를 포함한다. SRAM 어레이 내의 SRAM 셀들 각각은 제1 및 제2 풀 업 MOS 디바이스, 제1 및 제2 풀 업 MOS 디바이스들과 함께 교차 래치된 인버터들을 형성하는 제1 및 제2 풀 다운 MOS 디바이스, 및 교차 래치된 인버터들에 연결된 제1 및 제2 패스 게이트 MOS 디바이스를 포함한다. 제1 비트 라인, 제1 상보적 비트 라인, 및 제1 CVdd 라인은 제1 금속층 내에 있고, 제1 서브 어레이 내의 SRAM 셀들의 열에 연결된다. 제2 비트 라인, 제2 상보적 비트 라인, 및 제2 CVdd 라인은 제1 금속층 내에 있고, 제2 서브 어레이 내의 SRAM 셀들의 열에 연결된다. 제1 전원과 제2 전원이 각각 제1 CVdd 라인과 제2 CVdd 라인에 연결된다. 제1 브릿징 라인과 제2 브릿징 라인은 제2 서브 어레이를 횡단하며, 제1 비트 라인과 제1 상보적 비트 라인에 각각 연결된다. 멀티플렉서가 제2 비트 라인, 제2 상보적 비트 라인, 제1 브릿징 라인, 및 제2 브릿징 라인에 각각 연결된다.
본 발명개시의 몇몇의 실시예들에 따르면, 집적 회로 구조물은 SRAM 셀들의 제1의 복수의 행들과 복수의 열들을 갖는 제1 서브 어레이, 및 SRAM 셀들의 제2의 복수의 행들과 복수의 열들을 포함한 제2 서브 어레이를 포함한 SRAM 어레이를 포함한다. SRAM 어레이 내의 SRAM 셀들 각각은 제1 풀 업 MOS 디바이스와 제2 풀 업 MOS 디바이스, 제1 풀 업 MOS 디바이스 및 제2 풀 업 MOS 디바이스와 함께 교차 래치된 인버터들을 형성하는 제1 풀 다운 MOS 디바이스와 제2 풀 다운 MOS 디바이스를 포함한다. 비트 라인과 상보적 비트 라인은 각각 제1 부분과 제2 부분으로 물리적으로 분리되고, 비트 라인과 상보적 비트 라인의 제1 부분들은 제1 서브 어레이에 연결되지만 제2 서브 어레이에는 연결되지 않으며, 비트 라인과 상보적 비트 라인의 제2 부분들은 제2 서브 어레이에 연결되지만 제1 서브 어레이에는 연결되지 않는다. 멀티플렉서는 네 개의 입력 노드들을 포함하고, 이 입력 노드들 각각은 비트 라인의 제1 및 제2 부분들과, 상보적 비트 라인의 제1 및 제2 부분들 중 하나에 연결된다.
본 발명개시의 실시예들은 몇몇의 유리한 특징들을 갖는다. 비트 라인들을, 서브 어레이들 중 하나의 서브 어레이 내의 SRAM 셀들에 각각 연결된, 두 개의 부분들로 분리시킴으로써, 비트 라인들의 로딩(loading)은 감소되고, 비트 라인 속도는 향상된다. 감지 증폭기의 감지 속도 또한 증가한다. 또한, 이중 워드 라인들의 이용을 통해, 워드 라인들의 저항은 감소되고, 이로써 RC 지연의 감소를 초래시킨다. 또한, 동일한 SRAM 어레이 내의 서브 어레이들의 CVdd 전력 공급들을 분리시킴으로써, 전력 소모가 감소한다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1과 도 2는 몇몇의 실시예들에 따른 정적 랜덤 액세스 메모리(SRAM) 셀의 회로도들을 나타낸다.
도 3은 몇몇의 실시예들에 따른 SRAM 셀 어레이 내에 포함된 층들의 단면도를 나타낸다.
도 4는 실시예들에 따른 SRAM 셀의 프론트 엔드 피처(front-end feature)들의 레이아웃을 나타낸다.
도 5는 몇몇의 실시예들에 따른 두 개의 서브 어레이들을 포함한 SRAM 어레이를 나타낸다.
도 6은 몇몇의 실시예들에 따른 두 개의 서브 어레이들에 연결된 상보적 비트 라인들과 CVdd 라인을 나타낸다.
도 7은 몇몇의 실시예들에 따른 SRAM 셀의 레이아웃을 나타낸다.
도 8은 몇몇의 실시예들에 따른 두 개의 서브 어레이들을 포함한 SRAM 어레이를 나타낸다.
도 9는 몇몇의 실시예들에 따른 두 개의 서브 어레이들에 연결된 상보적 비트 라인들과 두 개의 CVdd 라인들을 나타낸다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성들간의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
정적 랜덤 액세스 메모리(SRAM) 셀 및 대응하는 SRAM 어레이가 다양한 예시적인 실시예들에 따라 제공된다. 몇몇의 실시예들의 몇몇의 변형들을 논의한다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 이용된다.
도 1은 몇몇의 실시예들에 따른 SRAM 셀(10)의 회로도를 나타낸다. SRAM 셀(10)은 P형 금속 산화물 반도체(P-type Metal-Oxide-Semiconductor; PMOS) 트랜지스터들인 풀 업(pull-up) 트랜지스터들(PU-1, PU-2)과, N형 금속 산화물 반도체(N-type Metal-Oxide-Semiconductor; NMOS) 트랜지스터들인 풀 다운(pull-down) 트랜지스터들(PD-1, PD-2)과 패스 게이트 (pass-gate)트랜지스터들(PG-1, PG-2)을 포함한다. 패스 게이트 트랜지스터들(PG-1, PG-2)의 게이트들은 SRAM 셀(10)이 선택되어 있거나 또는 그렇지 않은지 여부를 결정하는 워드 라인(WL)에 의해 제어된다. 풀 업 트랜지스터들(PU-1, PU-2)과 풀 다운 트랜지스터들(PD-1, PD-2)로 형성된 래치(latch)는 비트를 저장하며, 비트의 상보값들은 SD(Storage Date) 노드(110) 및 SD 노드(112)에 저장된다. 저장된 비트는 비트 라인(BL)(114)과 비트 라인 바(BLB)(116)를 포함한 상보적 비트 라인들을 통해 SRAM 셀(10) 내로 기록될 수 있거나, 또는 SRAM 셀(10)로부터 판독될 수 있다. SRAM 셀(10)은 포지티브(positive) 전력 공급 전압(이것은 VDD로서도 표기된다)을 갖는 포지티브 전력 공급 노드(Vdd)를 통해 전력공급을 받는다. SRAM 셀(10)은 또한 전력 공급 전압(VSS)(이것은 Vss로서도 표기된다)에 연결되며, 전력 공급 전압(VSS)은 전기적 접지일 수 있다. 트랜지스터들(PU-1, PD-1)은 제1 인버터를 형성한다. 트랜지스터들(PU-2, PD-2)은 제2 인버터를 형성한다. 제1 인버터의 입력부는 트랜지스터(PG-1)와 제2 인버터의 출력부에 연결된다. 제1 인버터의 출력부는 트랜지스터(PG-2)와 제2 인버터의 입력부에 연결된다.
풀 업 트랜지스터들(PU-1, PU-2)의 소스들은 각각 CVdd 노드(102)와 CVdd 노드(104)에 연결되며, 이 CVdd 노드(102)와 CVdd 노드(104)는 전력 공급 전압(및 라인)(Vdd)에 추가로 연결된다. 풀 다운 트랜지스터들(PD-1, PD-2)의 소스들은 각각 CVss 노드(106)와 CVss 노드(108)에 연결되며, 이 CVss 노드(106)와 CVss 노드(108)는 전력 공급 전압/라인(Vss)에 추가로 연결된다. 트랜지스터들(PU-1, PD-1)의 게이트들은 트랜지스터들(PU-2, PD-2)의 드레인들에 연결되며, 이러한 연결은 SD 노드(110)라고 칭해지는 연결 노드를 형성한다. 트랜지스터들(PU-2, PD-2)의 게이트들은 트랜지스터들(PU-1, PD-1)의 드레인들에 연결되며, 이러한 연결 노드를 SD 노드(112)라고 칭한다. 패스 게이트 트랜지스터(PG-1)의 소스/드레인 영역은 BL 노드에서 비트 라인(BL)(114)에 연결된다. 패스 게이트 트랜지스터(PG-2)의 소스/드레인 영역은 BLB 노드에서 비트 라인(BLB)(116)에 연결된다.
도 2는 SRAM 셀(10)의 대안적인 회로도를 나타내며, 여기서, 도 1에서의 트랜지스터들(PU-1, PD-1)은 제1 인버터(인버터-1)로서 표현되고, 트랜지스터들(PU-2, PD-2)은 제2 인버터(인버터-2)로서 표현된다. 제1 인버터(인버터-1)의 출력부는 트랜지스터(PG-1)와 제2 인버터(인버터-2)의 입력부에 연결된다. 제2 인버터(인버터-2)의 출력부는 트랜지스터(PG-2)와 제2 인버터(인버터-2)의 입력부에 연결된다.
도 3은 SRAM 셀(10) 내에 포함된 복수의 층들의 개략적인 단면도를 나타내며, 이 층들은 반도체 칩 또는 웨이퍼 상에 형성된다. 도 3은 다양한 레벨들의 상호연결 구조물과 트랜지스터들을 개략적으로 보여주며, SRAM 셀(10)의 실제 단면도를 반영하지 않을 수 있다는 것을 유념한다. 상호연결 구조물은 콘택트 레벨, OD(“OD”의 용어는 “활성 영역”을 나타낸다) 레벨, 비아 레벨들(비아_0 레벨, 비아_1 레벨, 비아_2 레벨, 및 비아_3 레벨), 및 금속층 레벨들(M1 레벨, M2 레벨, M3 레벨, 및 M4 레벨)을 포함한다. 예시된 레벨들 각각은 그 내부에 형성된 하나 이상의 유전체층들 및 도전성 피처들을 포함한다. 동일한 레벨에 있는 도전성 피처들은 서로 실질적으로 동일한 높이에 있는 최상면들과, 서로 실질적으로 동일한 높이에 있는 바닥면들을 가질 수 있고, 이들은 동시에 형성될 수 있다. 콘택트 레벨은 (도시된 예시적인 트랜지스터들(PU-1, PU-2)과 같은) 트랜지스터들의 게이트 전극들을 비아_0 레벨과 같은 위에 있는 레벨에 연결하기 위한 게이트 콘택트들(콘택트 플러그들이라고도 칭해진다)과, 트랜지스터들의 소스/드레인 영역들을 위에 있는 레벨에 연결하기 위한 소스/드레인 콘택트들(“콘택트”로서 표시된다)을 포함할 수 있다.
도 4는 예시적인 실시예들에 따른 SRAM 셀(10)의 프론트 엔드 피처들의 레이아웃을 나타내며, 프론트 엔드 피처들은 비아_0 레벨 내의 피처들(도 1 참조) 및 비아_0 레벨 아래에 있는 레벨들을 포함한다. SRAM 셀(10)의 외각 경계부들(10A, 10B, 10C, 10D)을 직사각형 영역을 표시하는 점선들을 이용하여 나타낸다. N_웰 영역은 SRAM 셀(10)의 중앙에 있으며, 두 개의 P_웰 영역들은 N_웰 영역의 양측에 있다. 도 1에서 도시된, CVdd 노드(102), CVdd 노드(104), CVss 노드(106), CVss 노드(108), 비트 라인(BL) 노드, 및 비트 라인 바(BLB) 노드가 또한 도 4에서 나타난다. 게이트 전극(16)은 아래에 활성 영역(20)(N_웰 영역 내에 있음)을 갖는 풀 업 트랜지스터(PU-1)를 형성하고, 이 활성 영역(20)은 핀(fin) 기반일 수 있으며, 이에 따라 이것을 이후부터는 핀(20)이라고 칭한다. 게이트 전극(16)은 아래에 활성 영역들(14)(N_웰 영역의 좌측의 제1 P_웰 영역 내에 있음)을 갖는 풀 다운 트랜지스터(PD-1)를 더 형성하고, 이 활성 영역들은 핀 기반일 수 있다. 게이트 전극(18)은 아래에 활성 영역(14)을 갖는 패스 게이트 트랜지스터(PG-1)를 형성한다. 게이트 전극(36)은 아래에 활성 영역(40)(N_웰 영역 내에 있음)을 갖는 풀 업 트랜지스터(PU-2)를 형성한다. 게이트 전극(36)은 아래에 활성 영역(34)(N_웰 영역의 우측의 제2 P_웰 영역 내에 있음)을 갖는 풀 다운 트랜지스터(PD-2)를 더 형성한다. 게이트 전극(38)은 아래에 활성 영역(34)을 갖는 패스 게이트 트랜지스터(PG-2)를 형성한다. 본 발명개시의 몇몇의 실시예들에 따르면, 패스 게이트 트랜지스터들(PG-1, PG-2), 풀 업 트랜지스터들(PU-1, PU-2), 및 풀 다운 트랜지스터들(PD-1, PD-2)은 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)들이다. 본 발명개시의 대안적인 실시예들에 따르면, 패스 게이트 트랜지스터들(PG-1, PG-2), 풀 업 트랜지스터들(PU-1, PU-2), 및 풀 다운 트랜지스터들(PD-1, PD-2)은 평면형 MOS 디바이스들이다.
도 4는 몇몇의 실시예들에 따른 두 개의 핀들(14)[및 두 개의 핀들(34)]을 나타낸다. 다른 실시예들에 따르면, 단일 핀, 두 개의 핀들, 또는 세 개의 핀들이 존재할 수 있고, 존재할 수 있거나 또는 존재하지 않을 수 있는 추가적인 핀들을 표시하기 위해 핀들(14) 중 하나(및 핀들(34) 중 하나)는 점선으로서 나타낸다.
도 4에서 도시된 바와 같이, SD 노드(110)는 소스/드레인 콘택트 플러그(42)와 게이트 콘택트 플러그(44)를 포함하며, 이것은 콘택트 레벨에 있는 피처들이다(도 2 참조). 콘택트 플러그(42)는 세장형(elongated)이며, X 방향으로의 길이방향을 갖는데, 이 X 방향은 게이트 전극들(16, 36)의 연장 방향들에 대해 평행하다. 게이트 콘택트 플러그(44)는 게이트 전극(36) 위의 부분을 포함하고, 게이트 전극(36)에 전기적으로 연결된다. 본 발명개시의 몇몇의 실시예들에 따르면, 게이트 콘택트 플러그(44)는 Y 방향으로의 길이방향을 갖는데, 이 Y 방향은 X 방향에 대해 수직하다. 물리적 반도체 웨이퍼들 상의 SRAM 셀(10)의 제조에서, 콘택트 플러그들(42, 44)은 단일의 연속적인 통형(butted) 콘택트 플러그로서 형성될 수 있다.
SD 노드(112)는 소스/드레인 콘택트 플러그(46)와 게이트 콘택트 플러그(48)를 포함한다. 게이트 콘택트 플러그(48)는 소스/드레인 콘택트 플러그(46)와 오버랩하는 부분을 갖는다. SD 노드(110)는 SD 노드(112)에 대해 대칭적일 수 있기 때문에, 게이트 콘택트 플러그(48)와 소스/드레인 콘택트 플러그(46)의 상세사항들은 여기서 반복하지 않으며, 이들의 상세사항들은 각각 게이트 콘택트 플러그(44)와 소스/드레인 콘택트 플러그(42)의 설명을 참조하면 발견될 수 있다.
도 4는 또한 게이트 전극들(18, 38)에 연결된 워드 라인 콘택트들(WL 콘택트들로서 표시됨)을 나타낸다. 또한, 원과 원 내의 “x” 부호를 이용하여 각각 나타낸 복수의 비아들은 각각의 아래에 있는 콘택트 플러그들 위에 있으면서 이들과 접촉해 있다. 풀 다운 트랜지스터들(PD-1, PD-2)의 소스 영역들을 각각, CVss 라인들에 연결하기 위해 세장형 콘택트 플러그들(54A, 54B)이 이용된다. 세장형 콘택트 플러그들(54A, 54B)은 각각 CVss 노드들(106, 108)의 부분들이다. 세장형 콘택트 플러그들(54A, 54B)은 X 방향에 대해 평행한 길이방향들을 가지며, SRAM 셀(10)의 모서리들과 오버랩하도록 형성될 수 있다. 또한, 세장형 콘택트 플러그들(54A, 54B)은 SRAM 셀(10)에 인접해 있는 이웃해 있는 SRAM 셀들 내로 더 연장할 수 있다.
도 5는 SRAM 어레이(56) 및 관련 회로들의 개략도를 나타낸다. 예시된 개략적인 SRAM 어레이(56)는 실시예들의 설명을 단순화시키기 위해 8개의 행들과 4개의 열들을 포함한다. 실제의 SRAM 어레이(56)는 더 많은 수의 행들과 열들을 가질 수 있다. 예를 들어, 행들의 개수는 64개, 128개, 256개, 512개, 또는 그 이상일 수 있고, 열들의 개수는 또한 64개, 128개, 256개, 512개, 또는 그 이상일 수 있다. SRAM 어레이(56) 내의 SRAM 셀들은 도 1, 도 2, 및 도 4에서 도시된 구조물을 가질 수 있다. SRAM 어레이(56) 내의 몇몇의 예시적인 SRAM 셀들(10)이 표시된다.
SRAM 어레이(56)는 두 개의 서브 어레이들(56A, 56B)로 분할되며, 이 서브 어레이들은 점퍼 구조물(58)에 의해 서로 분리된다. 서브 어레이들(56A, 56B)은 상이한 행들 및 동일한 열들을 갖는다. 예를 들어, SRAM 어레이(56)가 256 x 256 어레이인 경우, 서브 어레이(56A)는 행 1 내지 행 128을 갖고, 열 1 내지 열 256을 갖는다. 서브 어레이(56B)는 행 129 내지 행 256을 갖고, 동일한 열 1 내지 열 256을 갖는다. 점퍼 구조물(58)은 SRAM 어레이(56)의 하나의 열 내에 각각 있는, 복수의 스트랩(strap) 셀들을 포함한다. 스트랩 셀들(47) 중 하나가 예시된다. 스트랩 셀들의 (X 방향으로서 도시된 행 방향으로의) 길이들은 각각의 열들의 길이들과 동일하다. 스트랩 셀들(및 이에 따라 점퍼 구조물(58))은 그 내부에 어떠한 SRAM 셀들도 형성되어 있지 않다. 본 발명개시의 몇몇의 실시예들에 따르면, 복수의 워드 라인들(60, 62)(60/62로서 표시됨)이 행 방향으로 짝지어서 배치되며, 워드 라인들(60, 62)의 각각의 쌍은 SRAM 셀들(10)의 하나의 행 내로 연장한다. 워드 라인들(60, 62)은 워드 라인 드라이버(43)에 연결되며, 이 워드 라인 드라이버(43)는 선택되고 선택되지 않은 행들에 대해 적절한 워드 라인 신호들을 제공한다. 본 발명개시의 대안적인 실시예들에 따르면, 워드 라인(60)이 형성되는 반면에, 워드 라인(62)은 형성되지 않는다. 도 7에서 또한 도시된 바와 같이, 워드 라인(60)은 M2 레벨(도 3 참조) 내에 형성될 수 있고, 워드 라인(62)은 M4 레벨 내에 형성될 수 있다. 또한, 워드 라인들(60, 62) 각각은 각각의 행 전체를 완전히 관통하여 연장하고 있으며, 각각의 행 내의 모든 SRAM 셀들(10)의 CVdd 노드들(102)(도 1 및 도 4 참조)에 연결된다.
서브 어레이(56A)는 비트 라인들(114A)(이것은 도 1에서의 BL(114)에 대응함)과 이들의 상보적 비트 라인들(116A)(이것은 도 1에서의 BLB(116)에 대응함)을 포함하는 복수의 쌍들의 상보적 비트 라인들을 포함한다. 비트 라인들(114A, 116A)은 열 방향으로 연장한다. 상보적 비트 라인들은 상보적 비트 라인 신호들을 운송하는 데에 이용된다. 비트 라인들(114A) 각각은 서브 어레이(56A) 내의 SRAM 셀들(10)의 각각의 열 내의 패스 게이트 트랜지스터들(PG-1)(도 1 참조)의 드레인 영역들에 연결된다. 비트 라인들(116A) 각각은 서브 어레이(56A) 내의 SRAM 셀들(10)의 각각의 열 내의 패스 게이트 트랜지스터들(PG-2)(도 1 참조)의 드레인 영역들에 연결된다. 본 발명개시의 몇몇의 실시예들에 따르면, 비트 라인들(114A, 116A)은 M1 레벨/층(도 3 참조)과 같은 하위 금속층 내에 있다.
서브 어레이(56B)는 비트 라인들(114B)(이것은 도 1에서의 BL(114)에 대응함)과 이들의 상보적 비트 라인들(116B)(이것은 도 1에서의 BLB(116)에 대응함)을 포함하는 복수의 쌍들의 상보적 비트 라인들을 포함한다. 비트 라인들(114B, 116B)은 열 방향으로 연장한다. 비트 라인들(114B) 각각은 서브 어레이(56B) 내의 SRAM 셀들(10)의 각각의 열 내의 패스 게이트 트랜지스터들(PG-1)(도 1 참조)의 드레인 영역들에 연결된다. 비트 라인들(116B) 각각은 서브 어레이(56B) 내의 SRAM 셀들(10)의 각각의 열 내의 패스 게이트 트랜지스터들(PG-2)(도 1 참조)의 드레인 영역들에 연결된다. 본 발명개시의 몇몇의 실시예들에 따르면, 비트 라인들(114B, 116B)은 또한 M1 레벨/층(도 3 참조)과 같은 로우 금속층 내에 있다.
도 6은 SRAM 어레이(56)의 동일한 열 내에 있는, 비트 라인들(114A, 114B, 116A, 116B)의 개략도를 나타낸다. 예시된 부분은 도 5에서의 직사각형 박스(45)를 이용하여 표시된 영역 내에 있을 수 있다. 도 6에서 도시된 구조물은 도 5에서 또한 도시된 각각의 열들에 대해서 반복된다. 도 6을 참조하면, 비트 라인들(114B, 116B)은 멀티플렉서(MUX)의 입력 노드들(68A, 68B)에 각각 연결된다. 비트 라인들(114A, 116A)은 금속 라인들(66)에 연결되며, 이 금속 라인들(66)은 입력 노드들(70A, 70B)에 더 연결된다. 따라서, 비트 라인들(114A, 116A)은 또한 입력 노드들(70A, 70B)에 각각 전기적으로 연결된다. 비트 라인들(114A, 116A)과 각각의 금속 라인들(66) 간의 연결은 연결 모듈들(65)을 통해 이뤄진다. 금속 라인들(66)은, 서브 어레이(56B)(도 5 참조)에 연결되지 않은 상태에서, 서브 어레이(56B)를 횡단(cross over)한다. 달리 말하면, 금속 라인들(66)은 서브 어레이(56B)를 횡단하지만, 금속 라인들(66)은 서브 어레이(56B) 내의 아래에 있는 SRAM 셀들(10)에 연결되지 않는다. 따라서, 본 설명 전반에 걸쳐 금속 라인들(66)을 브릿징 라인들로서 달리 칭한다. 도 5에서 또한 도시된 바와 같이, 브릿징 라인들(66)은 점퍼 구조물(58)에서 종단(terminate)되며, 서브 어레이(56A) 내의 SRAM 셀들을 서브 어레이(56B) 내의 SRAM 셀들로부터 분리시키는 각각의 스트랩 셀들에서 종단될 수 있다.
비트 라인들(114A, 114B)은 서로 물리적으로 연결해제(disconnect)되어 있다. SRAM 어레이(56)의 동일한 열 내에 있지만, 비트 라인들(114A, 114B)은 서로 전기적으로 연결해제되어 있으며, SRAM 어레이(56)의 동작에서 상이한 신호들을 운송하도록 구성된다. 마찬가지로, 비트 라인들(116A, 116B)은 서로 물리적으로 연결해제되어 있다. SRAM 어레이(56)의 동일한 열 내에 있지만, 비트 라인들(116A, 116B)은 서로 전기적으로 연결해제되어 있으며, SRAM 어레이(56)의 동작에서 상이한 신호들을 운송하도록 구성된다.
도 5와 도 6에서 도시된 바와 같이, 멀티플렉서(MUX)는 제어 유닛(72)에 연결되며, 제어 유닛(72)은, 비트 라인들(114A, 116A) 상의 신호들이 선택되고, 멀티플렉서(MUX)의 출력 노드들(74)에 포워딩되거나, 또는 비트 라인들(114B, 116B) 상의 신호들이 선택되고, 출력 노드들(74)에 포워딩되도록, 멀티플렉서(MUX)를 동작시키도록 하는 인에이블 제어 신호들을 제공한다. 한번에, 상보적 쌍들(114A/116A 및 114B/116B) 중에서 기껏해야 하나만이 멀티플렉서(MUX)에 의해 선택된다. 비트 라인 쌍(114A/116A) 또는 비트 라인 쌍(114B/116B) 상의 선택된 신호들이 감지 증폭기 회로(76)에 제공된다.
비트 라인들(114A, 116A)은 서브 어레이(56A)에는 연결되지만, 서브 어레이(56B)에는 연결되지 않고, 비트 라인들(114B, 116B)은 서브 어레이(56B)에는 연결되지만, 서브 어레이(56A)에는 연결되지 않기 때문에, 비트 라인 쌍(114A/116A)이 선택되거나 또는 비트 라인 쌍(114B/116B)이 선택되는지에 상관없이, 선택된 비트 라인 쌍은 선택된 열 내의 SRAM 셀들의 절반에 연결된다. 서브 어레이(56A) 내의 행이 판독 동작을 위해 선택된 경우, 비트 라인들(114A, 116A)이 선택되고, 이들의 신호들이 출력 노드들(74)에 출력된다. 마찬가지로, 서브 어레이(56B) 내의 행이 판독 동작을 위해 선택된 경우, 비트 라인들(114B, 116B)이 선택되고, 이들의 신호들이 출력 노드들(74)에 출력된다. 출력 노드들(74)이 상보적 비트 라인 쌍들로부터의 신호들을 운송하는 것을 표시하기 위해 도 5와 도 6에서 출력 노드들(74) 중 하나는 BL과 BLB로서 표시된다.
이롭게도, 비트 라인 쌍들(114A/116A 및 114B/116B) 각각이 각각의 열 내의 SRAM 셀들의 절반에 연결되기 때문에, 비트 라인들 및 감지 증폭기 회로(76) 상의 로딩(load)은 절반만큼 감소되고, SRAM 셀 어레이(56)의 차동 속도는 약 20퍼센트 내지 약 30퍼센트만큼 향상될 수 있다. 서브 어레이들(56A, 56B)이 상이한 비트 라인들에 연결되지만, 이들은 동일한 멀티플렉서에 연결되고, 이들의 신호들이 감지 증폭기 회로(76) 내의 동일한 감지 증폭기에 의해 감지되기 때문에, 이들은 여전히 동일한 SRAM 어레이의 부분들이라는 것을 알 것이다.
도 5를 다시 참조하면, CVdd 전력 공급을 운송하는 복수의 CVdd 라인들(78)(도 6에서 또한 도시됨)이 SRAM 어레이(56) 내에 배치된다. 본 발명개시의 몇몇의 실시예들에 따르면, CVdd 라인들(78) 각각은 서브 어레이(56A)와 서브 어레이(56B) 둘 다 내로 연속적으로 연장하며, 점퍼 구조물(58) 내로 더 연장한다. 따라서, 서브 어레이들(56A, 56B)은, 서브 어레이들(56A, 56B) 중 어느 것이 (판독 또는 기록) 동작을 위해 선택되었는지에 상관없이, 동시에 CVdd 전력 공급을 수신한다.
도 7은 몇몇의 실시예들에 따른 SRAM 셀 어레이(56)(도 5 참조) 내의 SRAM 셀들(10) 내의 금속 라인들의 레이아웃을 나타내며, 여기서는 하나의 SRAM 셀(10)이 예시로서 나타난다. 본 발명개시의 몇몇의 실시예들에 따르면, 도 7에서 도시된 바와 같이, 워드 라인 성능은 이중 워드 라인 스킴(scheme)을 통해 향상된다. 예를 들어, 워드 라인(60)은 M2 레벨(도 3 참조)에 있을 수 있는 하위 금속층 내에 위치한다. 워드 라인(62)은 M4 레벨(도 3 참조)에 있을 수 있는 상위 금속층 내에 위치한다. 워드 라인들(60, 62)은 연결 모듈(64)을 통해 상호연결되고, 연결 모듈(64)은 비아_2 레벨에 있는 비아(80), M3 레벨에 있는 금속 패드(82), 및 비아_3 레벨에 있는 비아(84)를 포함하며, 비아 레벨들과 금속 레벨들은 도 3에서 도시되어 있다. 연결 모듈(64)의 연결을 통해, 워드 라인들(60, 62)은 증가된 두께를 갖고 이에 따라 감소된 저항을 갖는 단일 금속 라인으로서 역할을 하며, 이에 따라 워드 라인들의 RC 지연은 감소된다.
도 5를 다시 참조하면, 워드 라인 연결 모듈들(64)은 참조번호들 64A 및/또는 64B를 포함할 수 있다. 워드 라인 연결 모듈들(64)은 SRAM 셀들(10)의 내부 또는 외부에 위치할 수 있다. 예를 들어, 워드 라인 연결 모듈들(64A)은 SRAM 셀들(10)의 외부에 위치한다. 한편, 워드 라인 연결 모듈들(64B)은 SRAM 셀들(10) 내부에 있고, 매 8개, 16개, 32개 등의 SRAM 셀들과 같이, 반복된 패턴을 갖고 배치될 수 있다.
도 7은 또한 CVss 라인(86) 및/또는 CVss 라인(87)이 M2 레벨(도 3 참조) 내에 배치되는 것을 나타내며, CVss 라인들(86, 87) 중 하나 또는 이 둘 다는 워드 라인(62)과 오버랩될 수 있다. 또한, CVss 라인들(86, 87)은 워드 라인(60)의 대향 측면들 상에 배치된다.
도 8은 본 발명개시의 몇몇의 실시예들에 따른 SRAM 어레이(56)를 나타낸다. 이러한 실시예들에서의 컴포넌트들의 연결 및 레이아웃은, 달리 규정되지 않는 한, 도 5 내지 도 7에서 도시된 실시예들에서 동일한 참조 번호들로 표기된 동일한 컴포넌트들과 본질적으로 동일하다. 이에 따라 동일한 컴포넌트들의 상세사항들은 여기서 반복되지 않을 수 있다.
도 8에서 도시된 바와 같이, SRAM 어레이(56)의 각각의 열에서는, 두 개의 CVdd 라인들, 즉 서로 연결해제되어 있는 라인들(78A, 78B)이 있다. CVdd 라인들(78A, 78B) 각각은 점퍼 구조물(58) 내로 연장할 수 있거나 또는 연장하지 않을 수 있다. CVdd 라인들(78A, 78B)은 서로 물리적으로 및 전기적으로 연결해제되어 있고, 서로 영향을 미치지 않는 상태에서, 상이한 전력 공급 전압들을 운송할 수 있다. 예를 들어, 서브 어레이(56A) 내의 행이 (판독 또는 기록 동작을 위해) 선택되는 경우, 선택된 행을 동작시키기 위해 CVdd 라인(78A)에 풀 CVdd 전압이 제공된다. 한편, 서브 어레이(56B)는 동작하지 않기 때문에, CVdd 라인(78B)에는 풀 CVdd 전압보다 낮은 부분적 전력 공급 전압 또는 풀 CVdd 전압이 제공될 수 있다. 부분적 전력 공급 전압은, 의도한 전력 절감 및 유휴 모드(부분적 전력을 가짐)로부터 풀 동작 모드(풀 전력을 가짐)로의 설계된 천이 속도에 따라, 전력을 보존하기 위해 풀 전력 공급 전압의 약 50퍼센트보다 낮거나 또는 약 30퍼센트보다 낮을 수 있다.
CVdd 라인들(78A)은 CVdd 전원(88A)에 전기적으로 연결되며, CVdd 전원(88A)에 의해 전력 공급 전압들이 제공된다. CVdd 라인들(78B)은 CVdd 전원(88B)에 전기적으로 연결되며, CVdd 전원(88B)에 의해 전력 공급 전압들이 제공된다. 희망하는 전력 공급 전압들을 CVdd 라인들(78A, 78B)에 제공하기 위해 CVdd 전원들(88A, 88B)은 (서로 영향을 미치지 않고 서로 의존하지 않고서) 개별적으로 동작할 수 있다.
본 설명 전반에 걸쳐, 비트 라인들(114A, 116A)은 또한 비트 라인으로부터 분할된 두 개의 개별적인 부분들로서 간주되고, 비트 라인들(114B, 116B)은 또한 상보적 비트 라인으로부터 분할된 두 개의 개별적인 부분들로서 간주되며, CVdd 라인들(78A, 28B)은 또한 CVdd 라인으로부터 분할된 두 개의 개별적인 부분들로서 간주된다.
도 7을 참조하면, CVdd 라인(78)(이것은 도 5, 도 6, 및 도 8에서 참조번호 78, 78A, 및/또는 78B로서 또한 도시된다)은 열 방향으로 연장한다. 몇몇의 실시예들에 따르면, CVdd 라인(78)은 M1 층(도 3 참조)에서와 같이 하위 금속층 내에 위치한다. 비트 라인들(114, 116)(이것은 도 5, 도 6, 및 도 8에서 참조번호 114A, 114B, 116A, 116B로서 또한 도시된다)은 또한 CVdd 라인(78)과 동일한 (M1과 같은) 금속층 내에 있을 수 있다. M1 레벨에 있는 CVss 라인들(86, 87)을 갖는 전력망(power mesh)을 형성하기 위해 CVss 라인(90)이 M3 레벨(도 3 참조) 내에 배치될 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 집적 회로 구조물에 있어서,
    정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 셀들의 제1의 복수의 행(row)들과 복수의 열(column)들을 포함한 제1 서브 어레이, 및 SRAM 셀들의 제2의 복수의 행들과 복수의 열들을 포함한 제2 서브 어레이를 포함한 SRAM 어레이로서, 상기 SRAM 어레이 내의 상기 SRAM 셀들 각각은,
    제1 풀 업(pull-up) 금속 산화물 반도체(Metal-Oxide Semiconductor; MOS) 디바이스와 제2 풀 업 MOS 디바이스;
    상기 제1 풀 업 MOS 디바이스 및 상기 제2 풀 업 MOS 디바이스와 함께 교차 래치된(cross-latched) 인버터들을 형성하는 제1 풀 다운(pull-down) MOS 디바이스와 제2 풀 다운 MOS 디바이스; 및
    상기 교차 래치된 인버터들에 연결된 제1 패스 게이트(pass-gate) MOS 디바이스와 제2 패스 게이트 MOS 디바이스
    를 포함한 것인, 상기 SRAM 어레이;
    상기 제1 서브 어레이 내의 열에 있는 SRAM 셀들의 상기 제1 패스 게이트 MOS 디바이스 및 상기 제2 패스 게이트 MOS 디바이스에 연결된 제1 비트 라인과 제1 상보적 비트 라인;
    상기 제2 서브 어레이 내의 열에 있는 SRAM 셀들의 상기 제1 패스 게이트 MOS 디바이스 및 상기 제2 패스 게이트 MOS 디바이스에 연결된 제2 비트 라인과 제2 상보적 비트 라인으로서, 상기 제1 비트 라인과 상기 제1 상보적 비트 라인은 상기 제2 비트 라인 및 상기 제2 상보적 비트 라인으로부터 연결해제(disconnect)되어 있는 것인, 상기 제2 비트 라인과 상기 제2 상보적 비트 라인;
    상기 제1 비트 라인, 상기 제1 상보적 비트 라인, 상기 제2 비트 라인, 및 상기 제2 상보적 비트 라인에 전기적으로 결합되고, 이들을 감지하도록 구성된 감지 증폭기 회로;
    상기 제1 비트 라인과 상기 제1 상보적 비트 라인에 각각 연결된 제1 브릿징(bridging) 금속 라인과 제2 브릿징 금속 라인 - 상기 제1 브릿징 금속 라인과 상기 제2 브릿징 금속 라인은 상기 제2 서브 어레이 내의 SRAM 셀들에 연결되지 않은 상태에서 상기 제2 서브 어레이를 횡단(cross over)함 - ;
    상기 제1 서브 어레이의 행 내로 연장하는 제1 워드 라인으로서, 상기 제1 워드 라인은 제1 금속층 내에 있고, 상기 행 내의 SRAM 셀들에 전기적으로 결합된 것인, 상기 제1 워드 라인; 및
    상기 제1 서브 어레이의 행 내로 연장하며, 상기 제1 금속층보다 상위에 위치한 제2 금속층 내에 있는 제2 워드 라인
    을 포함하고,
    상기 제1 워드 라인과 상기 제2 워드 라인은 상호연결된 것인, 집적 회로 구조물.
  2. 제1항에 있어서,
    상기 제1 비트 라인, 상기 제1 상보적 비트 라인, 상기 제2 비트 라인, 및 상기 제2 상보적 비트 라인에 각각 연결된 제1 입력 노드, 제2 입력 노드, 제3 입력 노드 및 제4 입력 노드를 포함한 멀티플렉서
    를 더 포함하는 집적 회로 구조물.
  3. 제2항에 있어서,
    상기 멀티플렉서는,
    제1 출력 노드와 제2 출력 노드
    를 더 포함하고,
    상기 멀티플렉서는, 상기 제1 비트 라인과 상기 제1 상보적 비트 라인 상의 신호들을 상기 제1 출력 노드와 상기 제2 출력 노드에 포워딩하거나, 또는 상기 제2 비트 라인과 상기 제2 상보적 비트 라인 상의 신호들을 상기 제1 출력 노드와 상기 제2 출력 노드에 포워딩하도록 구성된 것인, 집적 회로 구조물.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 브릿징 금속 라인과 상기 제2 브릿징 금속 라인은 상기 제1 비트 라인과 상기 제1 상보적 비트 라인의 금속층보다 상위에 위치한 금속층 내에 있는 것인, 집적 회로 구조물.
  6. 제1항에 있어서,
    상기 제1 서브 어레이와 상기 제2 서브 어레이 사이에 있고, 그 내부에 어떠한 SRAM 셀도 갖지 않는 점퍼 구조물; 및
    상기 점퍼 구조물 내의 연결 모듈들
    을 더 포함하며,
    상기 연결 모듈들은 상기 제1 브릿징 금속 라인과 상기 제2 브릿징 금속 라인을 상기 제1 비트 라인과 상기 제1 상보적 비트 라인에 각각 연결시키는 것인, 집적 회로 구조물.
  7. 삭제
  8. 제1항에 있어서,
    상기 제1 서브 어레이 내에, 그리고 상기 열 내에 있는 제1 SRAM 셀들에 연결된 제1 CVdd 라인; 및
    상기 제2 서브 어레이 내에, 그리고 상기 열 내에 있는 제2 SRAM 셀들에 연결된 제2 CVdd 라인
    을 더 포함하며,
    상기 제1 CVdd 라인은 상기 제2 CVdd 라인으로부터 연결해제되어 있는 것인, 집적 회로 구조물.
  9. 집적 회로 구조물에 있어서,
    정적 랜덤 액세스 메모리(SRAM) 셀들의 제1의 복수의 행들과 복수의 열들을 포함한 제1 서브 어레이, 및 SRAM 셀들의 제2의 복수의 행들과 복수의 열들을 포함한 제2 서브 어레이를 포함한 SRAM 어레이로서, 상기 SRAM 어레이 내의 상기 SRAM 셀들 각각은,
    제1 풀 업 금속 산화물 반도체(MOS) 디바이스와 제2 풀 업 MOS 디바이스; 및
    상기 제1 풀 업 MOS 디바이스 및 상기 제2 풀 업 MOS 디바이스와 함께 교차 래치된 인버터들을 형성하는 제1 풀 다운 MOS 디바이스와 제2 풀 다운 MOS 디바이스
    를 포함한 것인, 상기 SRAM 어레이;
    제1 금속층 내에 있고, 상기 제1 서브 어레이 내의 상기 SRAM 셀들의 열에 연결된, 제1 비트 라인, 제1 상보적 비트 라인, 및 제1 CVdd 라인;
    상기 제1 금속층 내에 있고, 상기 제2 서브 어레이 내의 상기 SRAM 셀들의 열에 연결된, 제2 비트 라인, 제2 상보적 비트 라인, 및 제2 CVdd 라인;
    상기 제1 CVdd 라인과 상기 제2 CVdd 라인에 각각 연결된 제1 전원과 제2 전원;
    상기 제2 서브 어레이 내의 상기 SRAM 셀들에 연결되지 않은 상태에서 상기 제2 서브 어레이를 횡단하며, 상기 제1 비트 라인과 상기 제1 상보적 비트 라인에 각각 연결된 제1 브릿징 라인과 제2 브릿징 라인;
    상기 제2 비트 라인, 상기 제2 상보적 비트 라인, 상기 제1 브릿징 라인, 및 상기 제2 브릿징 라인에 각각 연결된 멀티플렉서;
    상기 제1 서브 어레이의 행 내로 연장하는 제1 워드 라인으로서, 상기 제1 워드 라인은 제1 금속층 내에 있고, 상기 행 내의 SRAM 셀들에 전기적으로 결합된 것인, 상기 제1 워드 라인; 및
    상기 제1 서브 어레이의 행 내로 연장하며, 상기 제1 금속층보다 상위에 위치한 제2 금속층 내에 있는 제2 워드 라인
    을 포함하고,
    상기 제1 워드 라인과 상기 제2 워드 라인은 상호연결된 것인, 집적 회로 구조물.
  10. 집적 회로 구조물에 있어서,
    정적 랜덤 액세스 메모리(SRAM) 셀들의 제1의 복수의 행들과 복수의 열들을 포함한 제1 서브 어레이, 및 SRAM 셀들의 제2의 복수의 행들과 복수의 열들을 포함한 제2 서브 어레이를 포함한 SRAM 어레이로서, 상기 SRAM 어레이 내의 상기 SRAM 셀들 각각은,
    제1 풀 업 금속 산화물 반도체(MOS) 디바이스와 제2 풀 업 MOS 디바이스; 및
    상기 제1 풀 업 MOS 디바이스 및 상기 제2 풀 업 MOS 디바이스와 함께 교차 래치된 인버터들을 형성하는 제1 풀 다운 MOS 디바이스와 제2 풀 다운 MOS 디바이스
    를 포함한 것인, 상기 SRAM 어레이;
    제1 부분과 제2 부분으로 각각 물리적으로 분리된 비트 라인과 상보적 비트 라인으로서, 상기 비트 라인과 상기 상보적 비트 라인의 제1 부분들은 상기 제1 서브 어레이에 연결되지만 상기 제2 서브 어레이에는 연결되지 않으며, 상기 비트 라인과 상기 상보적 비트 라인의 제2 부분들은 상기 제2 서브 어레이에 연결되지만 상기 제1 서브 어레이에는 연결되지 않는 것인, 상기 비트 라인과 상기 상보적 비트 라인;
    네 개의 입력 노드들을 포함하는 멀티플렉서로서, 상기 입력 노드들 각각은 상기 비트 라인의 제1 부분 및 제2 부분과, 상기 상보적 비트 라인의 제1 부분 및 제2 부분 중 하나에 연결된 것인, 상기 멀티플렉서;
    상기 비트 라인과 상기 상보적 비트 라인의 제1 부분들에 각각 연결된 제1 브릿징 금속 라인과 제2 브릿징 금속 라인 - 상기 제1 브릿징 금속 라인과 상기 제2 브릿징 금속 라인은 상기 제2 서브 어레이 내의 SRAM 셀들에 연결되지 않은 상태에서 상기 제2 서브 어레이를 횡단함 - ;
    상기 제1 서브 어레이의 행 내로 연장하는 제1 워드 라인으로서, 상기 제1 워드 라인은 제1 금속층 내에 있고, 상기 행 내의 SRAM 셀들에 전기적으로 결합된 것인, 상기 제1 워드 라인; 및
    상기 제1 서브 어레이의 행 내로 연장하며, 상기 제1 금속층보다 상위에 위치한 제2 금속층 내에 있는 제2 워드 라인
    을 포함하고,
    상기 제1 워드 라인과 상기 제2 워드 라인은 상호연결된 것인, 집적 회로 구조물.
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