TWI600026B - 積體電路結構 - Google Patents

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TWI600026B TW105125712A TW105125712A TWI600026B TW I600026 B TWI600026 B TW I600026B TW 105125712 A TW105125712 A TW 105125712A TW 105125712 A TW105125712 A TW 105125712A TW I600026 B TWI600026 B TW I600026B
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Description

積體電路結構
本發明係有關於積體電路結構，特別係有關於一種包括具有第一子陣列以及第二子陣列之靜態隨機存取記憶體陣列之積體電路結構。
靜態隨機存取記憶體(Static Random Access Memory，靜態隨機存取記憶體)係常用於積體電路中。靜態隨機存取記憶體單元具有不用刷新即可保住資料之有利特徵。隨著對積體電路之速度要求越來越高，靜態隨機存取記憶體單元之讀取以及寫入速度亦變得越來越重要。隨著靜態隨機存取記憶體單元之尺寸日益縮小，但由於原本之尺寸就已經非常小，因此上述之要求係難以達成。舉例來說，形成靜態隨機存取記憶體單元之字元線以及位元線之金屬層導線之薄膜電阻將越來越高，因此靜態隨機存取記憶體單元之字元線以及位元線之RC延遲將增加，這將阻礙讀取速度以及寫入速度之改善。
於奈米工藝時代中，靜態隨機存取記憶體單元之數量非常多，以增加靜態隨機存取記憶體單元之效率。然而，這將產生兩個問題。第一，由於每個位元線必須連接至靜態隨機存取記憶體單元更多的列，這將造成更高之位元線金屬耦合電容，並因此降低差動位元線(即位元線以及位元線條)之差動速度。第二，由於每個字元線亦須連接至靜態隨機存取記憶 體更多的行，將造成更長之字元線，並因此形成更大之電阻值並增加RC延遲。
本發明一實施例提供一種積體電路結構，包括一靜態隨機存取記憶體陣列。靜態隨機存取記憶體陣列包括具有第一複數列以及複數行之靜態隨機存取記憶體單元之一第一子陣列以及具有第二複數列以及上述行之上述靜態隨機存取記憶體單元之一第二子陣列。靜態隨機存取記憶體陣列中之每個靜態隨機存取記憶體單元包括一第一上拉金氧半導體裝置、一第二上拉金氧半導體裝置、與第一上拉金氧半導體裝置以及第二上拉金氧半導體裝置形成複數交叉栓鎖反相器之一第一下拉金氧半導體裝置以及一第二下拉金氧半導體裝置、以及連接至交叉栓鎖反相器之一第一通道閘金氧半導體裝置以及一第二通道閘金氧半導體裝置。一第一位元線以及一第一互補位元線係連接至第一子陣列之一行中之靜態隨機存取記憶體單元之第一通道閘金氧半導體裝置以及第二通道閘金氧半導體裝置。一第二位元線以及一第二互補位元線係連接至第二子陣列之一行中之靜態隨機存取記憶體單元之第一通道閘金氧半導體裝置以及第二通道閘金氧半導體裝置。第一位元線以及第一互補位元線係與第二位元線以及第二互補位元線斷開。感測放大器電路係電性耦接至第一位元線、第一互補位元線、第二位元線以及第二互補位元線，並用以感測第一位元線、第一互補位元線、第二位元線以及第二互補位元線。
本發明另一實施例提供一種積體電路結構，包括 一靜態隨機存取記憶體陣列。靜態隨機存取記憶體陣列包括具有第一複數列以及複數行之靜態隨機存取記憶體單元之一第一子陣列以及具有第二複數列以及上述行之靜態隨機存取記憶體單元之一第二子陣列。靜態隨機存取記憶體陣列中之每個靜態隨機存取記憶體單元包括一第一上拉金氧半導體裝置、一第二上拉金氧半導體裝置、與第一上拉金氧半導體裝置以及第二上拉金氧半導體裝置形成複數交叉栓鎖反相器之一第一下拉金氧半導體裝置以及一第二下拉金氧半導體裝置、以及連接至交叉栓鎖反相器之一第一通道閘金氧半導體裝置以及一第二通道閘金氧半導體裝置。一第一位元線、一第一互補位元線以及一第一核心電源電壓供應線係位於一第一金屬層中，並連接至第一子陣列中靜態隨機存取記憶體單元之一行。一第二位元線、一第二互補位元線以及一第二核心電源電壓供應線係位於第一金屬層中，並連接至第二子陣列中靜態隨機存取記憶體單元之上述行。一第一電源以及一第二電源係分別連接至第一核心電源電壓供應線以及第二第一核心電源電壓供應線。一第一橋接金屬線以及一第二橋接金屬線係跨越第二子陣列，並分別連接至第一位元線以及第一互補位元線。一多工器係分別連接至第二位元線、第二互補位元線、第一橋接金屬線以及第二橋接金屬線。
本發明另一實施例提供一種積體電路結構，包括一靜態隨機存取記憶體陣列。靜態隨機存取記憶體陣列包括具有第一複數列以及複數行之靜態隨機存取記憶體單元之一第一子陣列以及具有第二複數列以及複數行之靜態隨機存取記 憶體單元之一第二子陣列。靜態隨機存取記憶體陣列中之每個上述靜態隨機存取記憶體單元包括一第一上拉金氧半導體裝置、一第二上拉金氧半導體裝置、以及與上述第一上拉金氧半導體裝置以及上述第二上拉金氧半導體裝置形成複數交叉栓鎖反相器之一第一下拉金氧半導體裝置以及一第二下拉金氧半導體裝置。位元線以及互補位元線皆劃分為一第一部份以及一第二部份，其中位元線以及互補位元線之第一部份係連接至第一子陣列但未連接至第二子陣列，以及位元線以及互補位元線之第二部份係連接至第二子陣列但未連接至第一子陣列。一多工器係包括四個輸入節點，每個節點連接至位元線之第一部份以及第二部份之一者，以及連接至互補位元線之第一部份以及第二部份。
10‧‧‧靜態隨機存取記憶體單元
102、104‧‧‧核心電源電壓節點
106、108‧‧‧核心接地電壓節點
10A、10B、10C、10D‧‧‧外邊界
110、112‧‧‧儲存資料節點
114‧‧‧位元線
114A、114B‧‧‧位元線
116‧‧‧位元線條
116A、116B‧‧‧位元線
14、34‧‧‧主動區域
16、36、38‧‧‧閘極電極
20‧‧‧鰭
42、44‧‧‧閘極接點栓塞
45‧‧‧矩形框
46‧‧‧源極/汲極接點栓塞
47‧‧‧帶狀單元
54A、54B‧‧‧長條形接點栓塞
56‧‧‧靜態隨機存取記憶體陣列
56A、56B‧‧‧子陣列
60、62‧‧‧字元線
66‧‧‧金屬線
68A、68B‧‧‧輸入節點
70A、70B‧‧‧輸入節點
86、87‧‧‧核心接地電壓供應線
BLB‧‧‧互補位元線
Inverter-1‧‧‧第一反相器
Inverter-2‧‧‧第二反相器
MUX‧‧‧多工器
PD-1、PD-2‧‧‧下拉電晶體
PG-1、PG-2‧‧‧通道閘電晶體
PU-1、PU-2‧‧‧上拉電晶體
Vdd‧‧‧電源電壓
Vss‧‧‧接地電壓
WL‧‧‧字元線
本發明可透過閱讀以下之詳細說明以及範例並配合相應之圖式以更詳細地了解。需要強調的是，依照業界之標準操作，各種特徵並未依照比例繪製，並且僅用於說明之目的。事實上，為了清楚論述，各種特徵之尺寸可以任意地增加或減少。
第1、2圖係顯示根據本發明一些實施例所述之靜態隨機存取記憶體單元之電路圖；第3圖係顯示根據本發明一些實施例所述之靜態隨機存取記憶體單元陣列中之層之剖視圖；第4圖係顯示根據本發明一些實施例所述之靜態隨機存取記憶體單元之前端特徵之佈局； 第5圖係顯示根據本發明一些實施例所述之包括兩個子陣列之靜態隨機存取記憶體陣列；第6圖係顯示根據本發明一些實施例所述之連接至兩個子陣列之互補位元線以及核心電源電壓供應線；第7圖係顯示根據本發明一些實施例所述之靜態隨機存取記憶體單元之佈局；第8圖係顯示根據本發明一些實施例所述之包括兩個子陣列之靜態隨機存取記憶體陣列；第9圖係顯示根據本發明一些實施例所述之連接至兩個子陣列之互補位元線以及兩條核心電源電壓供應線。
下列係提供了許多不同之實施例、或示例，用於實現本發明之不同特徵。以下係揭示各種元件以及配置之具體實施例或者示例以簡化描述本發明。當然這些僅為示例但不以此為限。舉例來說，說明書中第一特徵位於第二特徵上方之結構可包括以第一特徵與第二特徵直接接觸之形式，以及可包括以於第一特徵與第二特徵之間插入額外之特徵之形式，使得第一特徵以及第二特徵並未直接接觸。此外，本發明將於各個示例中重複標號和/或字母。上述之重複用以作為簡單以及清楚說明之目的，並非用以指示本發明所討論之各個實施例和/或配置之間之關係。
此外，空間相關術語，例如“下面(underlying)”、“下方(below)”、“下部(lower)”、“上方(overlying)”、“上部(upper)”等空間相關術語在此被用於描述圖中例示之一個 元件或特徵與另一元件或特徵之關係。空間相關術語可包括設備於使用或操作中除了圖中描繪之方位以外之不同方位。設備可以其它方式被定向(旋轉90度或處於其它方位)，並且在此使用之空間相關描述詞應可被相應地理解。
本發明各種示例性實施例係提供靜態隨機存取記憶體單元以及對應之靜態隨機存取記憶體陣列。將討論一些實施例之一些變化。於各個視圖以及示例性實施例中，相同之標號係用以表示相同之元件。
第1圖係顯示根據本發明一些實施例所述之靜態隨機存取記憶體單元10之電路圖。靜態隨機存取記憶體單元10包括為P型金氧半導體(P-type Metal-Oxide-Semiconductor,PMOS)電晶體之上拉電晶體PU-1以及上拉電晶體PU-2，以及為N型金氧半導體(N-type Metal-Oxide-Semiconductor,NMOS)電晶體之下拉電晶體PD-1、下拉電晶體PD2、通道閘電晶體PG-1以及通道閘電晶體PG-2。通道閘電晶體PG-1以及通道閘電晶體PG-2之閘極係透過字元線WL控制，字元線WL用以判斷靜態隨機存取記憶體單元10是否被選取。由上拉電晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1以及下拉電晶體PD-2所形成之閂鎖係用以儲存一個位元，其中該位元之互補值係儲存於儲存資料(Storage Date,SD)節點110以及儲存資料節點112中。儲存之位元可透過包括位元線(bit-line,BL)114以及位元線條(bit-line bar,BLB)116之互補位元線寫入靜態隨機存取記憶體單元10或者自靜態隨機存取記憶體單元10讀取。靜態隨機存取記憶體單元10係透過具有正電源電壓之正電源節點Vdd供電 (亦可表示為VDD)。靜態隨機存取記憶體單元10亦連接至電性接地之電源電壓VSS(亦可表示為Vss)。上拉電晶體PU-1以及下拉電晶體PD-1係形成一第一反相器。上拉電晶體PU-2以及下拉電晶體PD-2係形成一第二反相器。第一反相器之輸入端係連接至電晶體PG-1以及第二反相器之輸出端。第一電晶體之輸出端係連接至電晶體PG-2以及第二反相器之輸入端。
上拉電晶體PU-1以及上拉電晶體PU-2之源極係分別連接至核心電源電壓(亦可表示為CVdd)節點102以及核心電源電壓節點104，核心電源電壓節點102、104係連接至電源電壓(以及供應線)Vdd。下拉電晶體PD-1以及下拉電晶體PD-2之源極係分別連接至核心接地電壓(亦可表示為CVss)節點106以及核心接地電壓節點108，核心接地電壓節點106、108係連接至電源電壓(以及供應線)Vss。上拉電晶體PU-1以及下拉電晶體PD-1之閘極係連接至上拉電晶體PU-2以及下拉電晶體PD-2之汲極，並形成表示為SD節點110之連接節點。上拉電晶體PU-2以及下拉電晶體PD-2之閘極係連接至上拉電晶體PU-1以及下拉電晶體PD-1之汲極，並形成表示為SD節點112之連接節點。通道閘電晶體PG-1之源極/汲極區域係於位元線節點上連接至位元線114。通道閘電晶體PG-2之源極/汲極區域係連接至位元線條116之字元線條節點。
第2圖係顯示靜態隨機存取記憶體單元10之另一電路圖，其中第1圖中之電晶體PU-1以及電晶體PD-1係表示為第一反相器Inverter-1，以及電晶體PU-2以及電晶體PD-2係表示為第二反相器Inverter-2。第一反相器Inverter-1之輸出端係 連接至電晶體PG-1以及第二反相器Inverter-2之輸入端。第二反相器Inverter-2之輸出端係連接至電晶體PG-2以及第一反相器Inverter-1之輸入端。
第3圖係顯示靜態隨機存取記憶體單元10中複數層之示意剖視圖，上述層係形成於半導體晶片或者晶圓上。值得注意的是，第3圖僅示例性地顯示內連線結構以及電晶體之各個層位，並非反映靜態隨機存取記憶體單元10之實際剖視圖。內連線結構包括接點層位、OD(其中術語「OD」表示「主動區域」)層位、介層窗接點層位(Via_0層位、Via_1層位、Via_2層位以及Via_3層位)以及金屬層層位(M1層位、M2層位、M3層位以及M4層位)。每個所述層位包括一個或者多個介電層，並具有導電特徵元件形成於其中。位於同一層位之導電特徵元件具有大體上彼此位於同一水平之上表面、大體上彼此位於同一水平之下表面，並可同時形成。接點層位可包括閘極接點(亦表示為接點栓塞)以及源極/汲極接點(標示為”接點(contact)”)，閘極接點用以連接電晶體(例如前述之示範電晶體PU-1以及PU-2)之閘極電極與上方之層位(例如Via_0層位)，以及源極/汲極接點用以連接電晶體之源極/汲極與上方之層位。
第4圖係顯示根據本發明一些實施例所述之靜態隨機存取記憶體單元10之前端特徵部件之佈局，其中前端特徵包括位於Via_0層位(第1圖)以及位於Via_0層位下方之層位中之特徵。靜態隨機存取記憶體單元10之外邊界10A、10B、10C以及10D係顯示為虛線，虛線係標示一矩形區域。N型井區 域係位於靜態隨機存取記憶體單元10之中間，以及兩個P型井區域係位於N型井區域之相對兩側。第1圖中所示之核心電源電壓節點102、核心電源電壓節點104、核心電源電壓節點106、核心電源電壓節點108、位元線節點以及位元線條節點亦顯示於第4圖中。閘極電極16與下方之主動區域20(位於n型井區域中)形成上拉電晶體PU-1，其外型為鰭狀，因此以下將表示為鰭20。閘極電極16更與下方之主動區域14(位於N型井區域左側之第一P型井中)形成下拉電晶體PD-1，其外型為鰭狀。閘極電極18與下方之主動區域14形成通道閘電晶體PG-1。閘極電極36與下方之主動區域40(位於n型井區域中)形成上拉電晶體PU-1。閘極電極36更與下方之主動區域34(位於N型井區域右側之第二P型井區域中)形成下拉電晶體PD-2。閘極電極38與下方之主動區域34形成通道閘電晶體PG-2。根據本發明一些實施例，通道閘電晶體PG-1、通道閘電晶體PG-2、上拉電晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1以及下拉電晶體PD-2係為鰭式場效電晶體(Fin Field-Effect Transistors,FinFETs)。根據本發明之替代實施例中，通道閘電晶體PG-1、通道閘電晶體PG-2、上拉電晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1以及下拉電晶體PD-2為平面金屬氧化物半導體裝置(planar MOS device)。
第4圖係顯示根據本發明一些實施例所述之兩個鰭14(以及兩個鰭34)。根據本發明其他實施例，鰭可能為一個、兩個或者三個，其中鰭14之一者(以及鰭34之一者)係顯示為點以指示額外之鰭可否存在。
如第4圖所示，儲存資料節點110包括源極/汲極接點栓塞42以及閘極接點栓塞44，其為位於接點層位之特徵部件(如第2圖所示)。接點栓塞42為長條型(elongated)，且其長軸係沿著X方向，即平行閘極電極16以及閘極電極36之延伸方向。閘極接點栓塞44包括一部份位於閘極電極36上，並與其電性連接。根據本發明一些實施例，閘極接點栓塞44之長軸係沿著垂直於X方向之Y方向。於實質(physical)半導體晶圓上之靜態隨機存取記憶體單元10之製造過程中，接點栓塞42以及接點栓塞44係形成單一的連續對接接點栓塞。
儲存資料節點112包括源極/汲極接點栓塞46以及閘極接點栓塞48。閘極接點栓塞48之一部份覆蓋於源極/汲極接點栓塞46上。由於儲存資料節點110係對稱於儲存資料節點112，在此即不重述閘極接點栓塞48以及源極/汲極接點栓塞46之細節，並可分別參閱閘極接點栓塞44以及源極/汲極接點栓塞42之相關敘述。
第4圖亦顯示連接至閘極電極18以及閘極電極38之字元線接點(標示為”WL contact”)。此外，利用圓圈以及”x”標示於圓圈中之複數介層窗接點係位於個別之下方接點栓塞上，並分別連接至下方之接點栓塞。長條形接點栓塞54A以及長條形接點栓塞54B係用以分別將下拉電晶體PD-1以及下拉電晶體PD-2之源極區域連接至核心接地電壓線。長條形接點栓塞54A以及長條形接點栓塞54B分別為核心接地電壓接點106以及核心接地電壓接點108之一部份。長條形接點栓塞54A以及長條形接點栓塞54B之長軸係平行於X方向，並覆蓋於靜態隨機 存取記憶體單元10之轉角上。除此之外，長條形接點栓塞54A以及長條形接點栓塞54B更延伸至與靜態隨機存取記憶體單元10相鄰之靜態隨機存取記憶體單元中。
第5圖係顯示靜態隨機存取記憶體陣列56以及相關之電路之示意圖。所示之示例性靜態隨機存取記憶體陣列56包括八列以及四行，以簡化實施例之解釋。實際之靜態隨機存取記憶體陣列56可具有更多數量之列以及行。舉例來說，列之數量可為64、128、256、512或者更多，以及行之數量亦可為64、128、256、512或者更多。靜態隨機存取記憶體陣列56中之靜態隨機存取記憶體單元可具有如第1、2、4圖所示之結構。圖中係標記靜態隨機存取記憶體陣列56中之一些示例性靜態隨機存取記憶體單元10。
靜態隨機存取記憶體陣列56係藉由跳線結構58劃分為兩個子陣列56A以及56B。子陣列56A以及子陣列56B具有不同的列但相同的行。舉例來說，當靜態隨機存取記憶體陣列56為256*256之陣列時，子陣列56A具有列1至列128以及行1至行256，子陣列56B具有列129至列256以及相同之行1至行256。跳線結構58包括複數帶狀單元(strap cell)，每個帶狀單元係位於靜態隨機存取記憶體陣列56之一行中。圖中係顯示帶狀單元47之一者。帶狀單元之長度(列方向，即所示之X方向)係與各個行之長度相同。帶狀單元(以及跳線結構58)並不具有靜態隨機存取記憶體單元形成於其中。根據本發明一些實施例，字元線60以及字元線62(標示為”60/62”)係成對地沿著列方向設置，每對字元線60以及字元線62係延伸至靜態隨機存取 記憶體單元10之一列中。字元線60以及字元線62係連接至字元線驅動器43，字元線驅動器43提供適當之字元線訊號以選取或者不選取列。根據本發明一些實施例，字元線60係形成於當字元線62未形成時。字元線60可形成於M2層位中(如第3圖所示)，以及字元線62係形成於M4層位中(亦顯示於第7圖中)。除此之外，每個字元線60以及字元線62係延伸通過整個對應之列，並連接至個別之列中所有靜態隨機存取記憶體單元10之核心電源電壓節點102(如第1、4圖所示)。
子陣列56A包括複數對位元線，包括位元線114A(對應至第1圖中之”BL 114”)以及其互補之位元線116A(對應至第1圖中之”BLB 116”)。位元線114A以及位元線116A係沿著行方向延伸。互補之位元線用以搭載互補位元線訊號。每個位元線114A係連接至子陣列56A中之靜態隨機存取記憶體單元10之各個行中之通道閘電晶體PG-1之汲極區域(如第1圖所示)。每個位元線116A係連接至子陣列56A中之靜態隨機存取記憶體單元10之各個行中之通道閘電晶體PG-2之汲極區域(如第1圖所示)。於一些實施例中，位元線114A以及位元線116A係位於較低層位的金屬層中，例如M1層位/層(如第3圖所示)。
子陣列56B包括複數對位元線，包括位元線114B(對應至第1圖中之”BL 114”)以及其互補之位元線116B(對應至第1圖中之”BLB 116”)。位元線114B以及位元線116B係沿著行方向延伸。每個位元線114B係連接至子陣列56B中之靜態隨機存取記憶體單元10之各個行中之通道閘電晶體PG-1之 汲極區域(如第1圖所示)。每個位元線116B係連接至子陣列56B中之靜態隨機存取記憶體單元10之各個行中之通道閘電晶體PG-2之汲極區域(如第1圖所示)。於一些實施例中，位元線114B以及位元線116B亦位於較低層位的金屬層中，例如M1層位/層(如第3圖所示)。
第6圖係顯示位於靜態隨機存取記憶體陣列56之相同行中之位元線114A、位元線114B、位元線116A以及位元線116B之示意圖。所示之部份將以矩形框45標示於第5圖中。第6圖中所示之結構係重複於每行中，亦如第5圖中所示。請參閱第6圖，位元線114B以及位元線116B係分別連接至多工器MUX之輸入節點68A以及輸入節點68B。位元線114A以及位元線116A係連接至金屬層導線66，金屬層導線66更連接至輸入節點70A以及輸入節點70B。因此，位元線114A以及位元線116A亦分別電性連接至輸入節點70A以及輸入節點70B。位元線114A以及位元線116A與個別之金屬層導線66之間之連接係透過連接模組65。金屬層導線66跨過(但未連接)子陣列56B(如第5圖所示)。或者，儘管金屬層導線66跨過子陣列56B，但金屬層導線66並未連接至下方子陣列56B中之靜態隨機存取記憶體單元10。因此，金屬層導線66於說明書中亦可稱為橋接金屬線(bridging metal line)。如同第5圖中所示，橋接金屬線66終止於跳線結構58，並可終止於將子陣列56A中之靜態隨機存取記憶體單元以及子陣列56B中之靜態隨機存取記憶體單元劃分開之個別帶狀單元。
位元線114A以及位元線114B係彼此實質斷開 (physically disconnected)。儘管位於靜態隨機存取記憶體陣列56之相同行中，位元線114A以及位元線114B係彼此電性斷開，並用以搭載靜態隨機存取記憶體陣列56操作中之不同訊號。同樣地，位元線116A以及位元線116B係彼此實質斷開。儘管位於靜態隨機存取記憶體陣列56之相同行中，位元線116A以及位元線116B係彼此電性斷開，並用以搭載靜態隨機存取記憶體陣列56操作中之不同訊號。
如第5、6圖中所示，多工器MUX係連接至控制單元72，控制單元72係提供致能控制訊號以操作多工器MUX，因此可選取位元線114A以及位元線116A上之訊號並轉發至多工器MUX之輸出節點74，或者選取位元線114B以及位元線116B上之訊號並轉發至多工器MUX之輸出節點74。於同一時間，多工器MUX最多選取成對之互補位元線114A/116A以及位元線114B/116B其中一對。成對之位元線114A/116A或者成對之位元線114B/116B上被選取之訊號係提供至感測放大器電路76。
由於位元線114A以及位元線116A係連接至子陣列56A但並未連接至子陣列56B，以及位元線114B以及位元線116B係連接至子陣列56B但並未連接至子陣列56A，因此無論是選取成對之位元線114A/116A或者成對之位元線114B/116B，被選取之成對位元線將連接至被選取的行中之靜態隨機存取記憶體單元之一半。當選取子陣列56A中之列以執行讀取操作時，則選取位元線114A以及位元線116A，以及其訊號係輸出至輸出節點74。同樣地，當選取子陣列56B中之列以執行讀取操作時，則選取位元線114B以及位元線116B，以及 其訊號係輸出至輸出節點74。輸出節點74之一者於第5、6圖中係標示為”BL”以及”BLB”，以指示輸出節點74自被標記之成對位元線搭載訊號。
有利的是，由於每個成對之位元線114A/116A以及114B/116B係連接至個別的行中之靜態隨機存取記憶體單元之一半，位元線以及感測放大器電路76上之負載將減至一半，以及靜態隨機存取記憶體單元陣列56之差動速度將被提升約20~30百分比。必須理解的是，儘管子陣列56A以及子陣列56B係連接至不同之位元線，但由於位元線係連接至同一多工器，故位元線仍然為同一靜態隨機存取記憶體陣列之一部份，以及其訊號係透過感測放大器電路76中之同一感應放大器感應。
請繼續參閱第5圖，提供電源電壓CVdd之複數核心電源電壓供應線78(亦顯示於第6圖中)係設置於靜態隨機存取記憶體陣列56中。根據本發明一些實施例，每個核心電源電源供應線78連續延伸至子陣列56A以及子陣列56B兩者，並更延伸至跳線結構58。因此，無論是選取子陣列56A或者子陣列56B執行讀取或者寫入操作，子陣列56A以及子陣列56B係同時接收電源電壓CVdd。
第7圖係顯示根據本發明一些實施例所述之靜態隨機存取記憶體單元陣列56中(如第5圖所示)之靜態隨機存取記憶體單元10之金屬層導線之佈局，其中於此範例中係顯示一個靜態隨機存取記憶體單元10。根據本發明一些實施例，字元線之性能係透過如第7圖所示之雙字元線之方式改進。舉例來說，字元線60係設置於較低層位的金屬層中，例如M2層位 (如第3圖所示)。字元線62係設置於較高層位的金屬層中，例如M4層位(如第3圖所示)。字元線60以及字元線62係透過連接模組64互連，連接模組64包括位於via_2層位之介層窗接點80、位於M3層位之金屬墊片82以及位於via_3層位之介層窗接點84，其中介層窗接點層位以及金屬層位係顯示於第3圖中。透過連接模組64之連接，字元線60以及字元線62係作為厚度增厚之單一金屬層導線，電阻將因此減小以及字元線之RC延遲亦將因此減少。
請繼續參閱第5圖，字元線連接模組64可包括字元線連接模組64A和/或字元線連接模組64B。字元線連接模組64可設置於靜態隨機存取記憶體單元10之內部或外部。舉例來說，字元線連接模組64A係位於靜態隨機存取記憶體單元10之外部。反之，字元線連接模組64B係位於靜態隨機存取記憶體單元10之內部，並以重複之圖樣設置，例如每個第8、16、32個靜態隨機存取記憶體單元等。
第7圖亦顯示設置於M2層位(如第3圖所示)中之核心接地電壓供應線(核心接地line)86和/或核心接地電壓供應線87，其中核心接地電壓供應線86以及核心接地電壓供應線87之一者或者兩者係被字元線62所覆蓋。除此之外，核心接地電壓供應線86以及核心接地電壓供應線87係設置於字元線60之相對兩側。
第8圖係顯示根據本發明一些實施例所述之靜態隨機存取記憶體陣列56。除非另有說明，這些實施例中之元件之連接關係以及佈局基本上與第5~7圖中所示之實施例中具有 相同標號之元件相同。在此即不加以描述相同元件之細節。
如第8圖中所示，於靜態隨機存取記憶體陣列56中之每行皆具有標示為78A以及78B之彼此斷開的兩個核心電源電壓供應線。核心電源電壓供應線78A以及核心電源電壓供應線78B皆可或不可延伸至跳線結構58。核心電源電壓供應線78A以及核心電源電壓供應線78B係彼此實質斷開以及電性斷開，並搭載不影響彼此之不同電源供應電壓。舉例來說，若選取子陣列56A中之一列(用以執行讀取或者寫入操作)，核心電源電壓供應線78A係提供充足之核心電源電壓以操作選取的列。同時，由於子陣列56B並未操作，核心電源電壓供應線78B將提供低於充足之核心電源電壓或者充足之核心電源電壓之一部份電源電壓CVdd。部份電源電壓可為低於充足之電源電壓50百分比或者30百分比之電源電壓以保留電源，取決於預設之節電以及自閒置模式(使用一部份電源)至完全操作模式(使用充足之電源)之預設轉態速度。
核心電源電壓供應線78A係電性連接至核心電源電源88A，並透過核心電源電源88A提供電源電壓。核心電源電壓供應線78B係電性連接至核心電源電源88B，並透過核心電源電源88AB提供電源電壓。核心電源電源88A以及核心電源電源88B將獨立操作(在不影響彼此且不依賴彼此之情況下)以提供預設電源電壓至核心電源電壓供應線78A以及核心電源電壓供應線78B。
於本發明中，位元線114A以及位元線116A亦可作為由一位元線所劃分之兩個獨立部份，位元線114B以及位元線 116B亦可作為由一互補位元線所劃分之兩個獨立部份，而核心電源電壓供應線78A以及核心電源電壓供應線78B亦可作為由一核心電源電壓供應線所劃分之兩個獨立部份。
請參閱第7圖，核心電源電壓供應線78(亦於第5、6、圖中顯示為78、78A和/或78B)係沿著行方向延伸。根據本發明一些實施例，核心電源電壓供應線78係設置於較低層位的金屬層中，例如M1層(如第3圖所示)。位元線114以及位元線116(於第5、6、8圖中亦顯示為114A、114B、116A以及116B)亦可設置於與核心電源電壓供應線相同之金屬層中(例如M1層)。核心接地線90可設置於M3層位(如第3圖所示)以與核心接地電壓線86以及核心接地電壓線87於M1層位中形成電力網。
本發明之實施例具有一些有利的特徵。藉由將位元線劃分為兩個部份，每個位元線連接至靜態隨機存取記憶體單元之其中一個子陣列，將可減少位元線之負載，並可改善位元線之速度。感應放大器之感應速度亦增加。以及，透過使用雙字元線，將可降低字元線之電阻，使得RC延遲減少。此外，藉由分開同一靜態隨機存取記憶體陣列中之子陣列之核心電源電壓供應，將可減少功率之消耗。
根據本發明一些實施例，一積體電路結構包括一靜態隨機存取記憶體陣列，靜態隨機存取記憶體陣列包括具有第一複數列以及複數行之靜態隨機存取記憶體單元之一第一子陣列以及具有第二複數列以及上述行之靜態隨機存取記憶體單元之一第二子陣列。靜態隨機存取記憶體陣列中之每個靜 態隨機存取記憶體單元包括一第一上拉金氧半導體裝置、一第二上拉金氧半導體裝置、與第一上拉金氧半導體裝置以及第二上拉金氧半導體裝置形成複數交叉栓鎖反相器之一第一下拉金氧半導體裝置以及一第二下拉金氧半導體裝置、以及連接至交叉栓鎖反相器之一第一通道閘金氧半導體裝置以及一第二通道閘金氧半導體裝置。一第一位元線以及一第一互補位元線係連接至第一子陣列之一行中之靜態隨機存取記憶體單元之第一通道閘金氧半導體裝置以及第二通道閘金氧半導體裝置。一第二位元線以及一第二互補位元線係連接至第二子陣列之一行中之靜態隨機存取記憶體單元之第一通道閘金氧半導體裝置以及第二通道閘金氧半導體裝置。第一位元線以及第一互補位元線係與第二位元線以及第二互補位元線斷開。感測放大器電路係電性耦接至第一位元線、第一互補位元線、第二位元線以及第二互補位元線，並用以感測第一位元線、第一互補位元線、第二位元線以及第二互補位元線。
根據本發明一些實施例，一積體電路結構包括一靜態隨機存取記憶體陣列，靜態隨機存取記憶體陣列包括具有第一複數列以及複數行之靜態隨機存取記憶體單元之一第一子陣列以及具有第二複數列以及上述行之靜態隨機存取記憶體單元之一第二子陣列。靜態隨機存取記憶體陣列中之每個靜態隨機存取記憶體單元包括一第一上拉金氧半導體裝置、一第二上拉金氧半導體裝置、與第一上拉金氧半導體裝置以及第二上拉金氧半導體裝置形成複數交叉栓鎖反相器之一第一下拉金氧半導體裝置以及一第二下拉金氧半導體裝置、以及連接至 交叉栓鎖反相器之一第一通道閘金氧半導體裝置以及一第二通道閘金氧半導體裝置。一第一位元線、一第一互補位元線以及一第一核心電源電壓供應線係位於一第一金屬層中，並連接至第一子陣列中靜態隨機存取記憶體單元之一行。一第二位元線、一第二互補位元線以及一第二核心電源電壓供應線係位於第一金屬層中，並連接至第二子陣列中靜態隨機存取記憶體單元之上述行。一第一電源以及一第二電源係分別連接至第一核心電源電壓供應線以及第二第一核心電源電壓供應線。一第一橋接金屬線以及一第二橋接金屬線係跨越第二子陣列，並分別連接至第一位元線以及第一互補位元線。一多工器係分別連接至第二位元線、第二互補位元線、第一橋接金屬線以及第二橋接金屬線。
根據本發明一些實施例，一積體電路結構包括一靜態隨機存取記憶體陣列，靜態隨機存取記憶體陣列包括具有第一複數列以及複數行之靜態隨機存取記憶體單元之一第一子陣列以及具有第二複數列以及上述行之靜態隨機存取記憶體單元之一第二子陣列。靜態隨機存取記憶體陣列中之每個靜態隨機存取記憶體單元包括一第一上拉金氧半導體裝置、一第二上拉金氧半導體裝置、以及與上述第一上拉金氧半導體裝置以及上述第二上拉金氧半導體裝置形成複數交叉栓鎖反相器之一第一下拉金氧半導體裝置以及一第二下拉金氧半導體裝置。每個位元線以及互補位元線係劃分為一第一部份以及一第二部份，其中位元線以及互補位元線之第一部份係連接至第一子陣列但未連接至第二子陣列，以及位元線以及互補位元線之 第二部份係連接至第二子陣列但未連接至第一子陣列。一多工器係包括四個輸入節點，每個節點連接至位元線之第一部份以及第二部份之一者，以及連接至互補位元線之第一部份以及第二部份。
前述之實施例或者示例已概述本發明之特徵，本領域技術人員可更佳地理解本發明之各個方面。本領域技術人員應當理解，他們可輕易地使用本發明作為用於設計或者修改其他過程以及結構以實施相同之目的和/或實現本發明所介紹之實施例或示例之相同優點。本領域技術人員可理解的是，上述等效構造並未脫離本發明之精神和範圍，並且可於不脫離本發明之精神和範圍進行各種改變、替換和更改。
102、104‧‧‧核心電源電壓節點
106、108‧‧‧核心接地電壓節點
110、112‧‧‧儲存資料節點
114‧‧‧位元線
116‧‧‧位元線條
PD-1、PD-2‧‧‧下拉電晶體
PG-1、PG-2‧‧‧通道閘電晶體
PU-1、PU-2‧‧‧上拉電晶體
Vdd‧‧‧電源電壓
Vss‧‧‧接地電壓
WL‧‧‧字元線

Claims (12)

  1. 一種積體電路結構，包括：一靜態隨機存取記憶體陣列，包括一第一子陣列以及一第二子陣列，上述第一子陣列包括具有一第一複數列以及複數行之靜態隨機存取記憶體單元，上述第二子陣列包括具有一第二複數列以及上述複數行之上述靜態隨機存取記憶體單元，以及上述靜態隨機存取記憶體陣列中之每個上述靜態隨機存取記憶體單元包括：一第一上拉金氧半導體裝置以及一第二上拉金氧半導體裝置；一第一下拉金氧半導體裝置以及一第二下拉金氧半導體裝置，與上述第一上拉金氧半導體裝置以及上述第二上拉金氧半導體裝置形成複數交叉栓鎖反相器；一第一通道閘金氧半導體裝置以及一第二通道閘金氧半導體裝置，連接至上述交叉栓鎖反相器；以及一第一位元線以及一第一互補位元線，分別連接至上述第一子陣列之一行中之上述靜態隨機存取記憶體單元之上述第一通道閘金氧半導體裝置以及上述第二通道閘金氧半導體裝置；一第二位元線以及一第二互補位元線，分別連接至上述第二子陣列之一行中之上述靜態隨機存取記憶體單元之上述第一通道閘金氧半導體裝置以及上述第二通道閘金氧半導體裝置，其中上述第一位元線以及上述第一互補位元線係與上述第二位元線以及上述第二互補位元線為斷開；以及 一感測放大器電路，電性耦接至上述第一位元線、上述第一互補位元線、上述第二位元線以及上述第二互補位元線，並用以感測上述第一位元線、上述第一互補位元線、上述第二位元線以及上述第二互補位元線。
  2. 如申請專利範圍第1項所述之積體電路結構，更包括一多工器，上述多工器包括分別連接至上述第一位元線、上述第一互補位元線、上述第二位元線以及上述第二互補位元線之一第一輸入節點、一第二輸入節點、一第三輸入節點以及一第四輸入節點，以及更包括一第一輸出節點以及一第二輸出節點，其中上述多工器用以將上述第一位元線以及上述第一互補位元線之訊號發送至上述第一輸出節點以及上述第二輸出節點，或者於上述第二位元線以及上述第二互補位元線發送訊號至上述第一輸出節點以及上述第二輸出節點。
  3. 如申請專利範圍第1項所述之積體電路結構，更包括一第一橋接金屬層導線以及一第二橋接金屬層導線，分別連接至上述第一位元線以及上述第一互補位元線，其中上述第一橋接金屬層導線以及上述第二橋接金屬層導線於未連接至上述第二子陣列中之上述靜態隨機存取記憶體單元之情況下跨越上述第二子陣列，其中上述第一橋接金屬層導線以及上述第二橋接金屬層導線係位於一金屬層中，上述金屬層係高於上述第一位元線以及上述第一互補位元線之一金屬層。
  4. 如申請專利範圍第1項所述之積體電路結構，更包括： 一第一橋接金屬層導線以及一第二橋接金屬層導線，分別連接至上述第一位元線以及上述第一互補位元線，其中上述第一橋接金屬層導線以及上述第二橋接金屬層導線於未連接至上述第二子陣列中之上述靜態隨機存取記憶體單元之情況下跨越上述第二子陣列；一跳線結構，位於上述第一子陣列以及上述第二子陣列之間，其中上述跳線結構中並不具有上述靜態隨機存取記憶體單元；以及複數連接模組，位於上述跳線結構中，其中上述連接模組分別將上述第一橋接金屬層導線以及上述第二橋接金屬層導線連接至上述第一位元線以及上述第一互補位元線。
  5. 如申請專利範圍第1項所述之積體電路結構，更包括：一第一字元線，延伸於上述第一子陣列之一行中，其中上述第一字元線係位於一第一金屬層中，並電性耦接至上述複數行中之上述靜態隨機存取記憶體單元；以及一第二字元線，延伸於上述第一子陣列之上述複數行中，並位於高於上述第一金屬層之一第二金屬層中，其中上述第一字元線以及上述第二字元線互連。
  6. 如申請專利範圍第1項所述之積體電路結構，更包括：一第一核心電源電壓供應線，連接至位於上述第一子陣列中以及上述第一子陣列中之上述一行中之複數第一靜態隨機存取記憶體單元；一第二核心電源電壓供應線，連接至位於上述第二子陣列中以及上述第二子陣列之上述一行中之複數第二靜態隨機 存取記憶體單元，其中上述第一核心電源電壓供應線係與上述第二核心電源電壓供應線斷開；一第一電源，連接至上述第一核心電源電壓供應線；以及一第二電源，連接至上述第二核心電源電壓供應線；其中上述第一電源以及上述第二電源係用以提供不同電源電壓至上述第一核心電源電壓供應線以及上述第二核心電源電壓供應線。
  7. 一種積體電路結構，包括：一靜態隨機存取記憶體陣列，包括一第一子陣列以及一第二子陣列，上述第一子陣列包括具有一第一複數列以及複數行之靜態隨機存取記憶體單元，上述第二子陣列包括具有一第二複數列以及上述複數行之上述靜態隨機存取記憶體單元，以及上述靜態隨機存取記憶體陣列中之每個上述靜態隨機存取記憶體單元包括：一第一上拉金氧半導體裝置以及一第二上拉金氧半導體裝置；一第一下拉金氧半導體裝置以及一第二下拉金氧半導體裝置，與上述第一上拉金氧半導體裝置以及上述第二上拉金氧半導體裝置形成複數交叉栓鎖反相器；以及一第一位元線、一第一互補位元線以及一第一核心電源電壓供應線，位於一第一金屬層中，並連接至上述第一子陣列中上述靜態隨機存取記憶體單元之一行；一第二位元線、一第二互補位元線以及一第二核心電源電壓供應線，位於上述第一金屬層中，並連接至上述第二子 陣列中上述靜態隨機存取記憶體單元之上述一行；一第一電源以及一第二電源，分別連接至上述第一核心電源電壓供應線以及上述第二第一核心電源電壓供應線；一第一橋接金屬線以及一第二橋接金屬線，跨越上述第二子陣列，並分別連接至上述第一位元線以及上述第一互補位元線；以及一多工器，分別連接至上述第二位元線、上述第二互補位元線、上述第一橋接金屬線以及上述第二橋接金屬線。
  8. 如申請專利範圍第7項所述之積體電路結構，更包括：一感測放大器電路，電性耦接至上述第一位元線、上述第一互補位元線、上述第二位元線以及上述第二互補位元線，並用以感測上述第一位元線、上述第一互補位元線、上述第二位元線以及上述第二互補位元線；以及一跳線結構，位於上述第一子陣列以及上述第二子陣列之間，其中上述跳線結構中並不具有上述靜態隨機存取記憶體單元，以及上述第一位元線以及上述第一橋接金屬線係透過上述跳線結構中一連接模組彼此連接；其中，上述第一電源係與上述第二電源斷開，並用以提供不同電壓至上述第一核心電源電壓供應線以及上述第二核心電源電壓供應線；其中，上述第一位元線以及上述第一互補位元線係與上述第二位元線以及上述第二互補位元線實質斷開。
  9. 如申請專利範圍第7項所述之積體電路結構，其中上述第一橋接金屬線以及上述第二橋接金屬線係與上述第二子陣列 電性斷開。
  10. 如申請專利範圍第7項所述之積體電路結構，其中上述第一橋接金屬線以及上述第二橋接金屬線係位於比上述第一金屬層高兩個金屬層之一第二金屬層中。
  11. 一種積體電路結構，包括：一靜態隨機存取記憶體陣列，包括一第一子陣列以及一第二子陣列，上述第一子陣列包括具有一第一複數列以及複數行之靜態隨機存取記憶體單元，上述第二子陣列包括具有一第二複數列以及上述複數行之上述靜態隨機存取記憶體單元，以及上述靜態隨機存取記憶體陣列中之每個上述靜態隨機存取記憶體單元包括：一第一上拉金氧半導體裝置以及一第二上拉金氧半導體裝置；以及一第一下拉金氧半導體裝置以及一第二下拉金氧半導體裝置，與上述第一上拉金氧半導體裝置以及上述第二上拉金氧半導體裝置形成複數交叉栓鎖反相器；一位元線以及一互補位元線，上述位元線以及上述互補位元線皆劃分為一第一部份以及一第二部份，其中上述位元線以及上述互補位元線之上述第一部份係連接至上述第一子陣列，但未連接至上述第二子陣列，並且上述位元線以及上述互補位元線之上述第二部份係連接至上述第二子陣列，但未連接至上述第一子陣列；以及一多工器，包括四個輸入節點，上述節點皆連接至上述位元線之上述第一部份與上述第二部份以及上述互補位元線 之上述第一部份與上述第二部份之一者。
  12. 如申請專利範圍第11項所述之積體電路結構，更包括：一感測放大器電路，電性耦接至上述多工器之複數輸出節點，其中上述多工器係用以將上述位元線以及上述互補位元線之一者之上述第一部份之訊號發送至上述輸出節點，或者將上述位元線以及上述互補位元線之上述第二部份之訊號發送至上述輸出節點；一核心電源電壓供應線，分為一第一部份以及一第二部份，其中上述第一部份係連接至上述第一子陣列，但未連接至上述第二子陣列，並且上述第二部份係連接至上述第二子陣列，但未連接至上述第一子陣列；一第一電源，連接至上述核心電源電壓供應線之上述第一部份，其中上述第一電源係與上述核心電源電壓供應線之上述第二部份斷開；以及一第二電源，連接至上述核心電源電壓供應線之上述第二部份，其中上述第二電源係與上述核心電源電壓供應線之上述第一部份斷開。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9659635B1 (en) * 2016-01-29 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array with bit-lines connected to different sub-arrays through jumper structures
US11205616B2 (en) * 2017-06-20 2021-12-21 Intel Corporation Internal node jumper for memory bit cells
CN109448771B (zh) * 2018-12-25 2023-08-15 北京时代全芯存储技术股份有限公司 记忆体装置
US11114153B2 (en) * 2019-12-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM devices with reduced coupling capacitance
CN113129944A (zh) 2019-12-31 2021-07-16 台湾积体电路制造股份有限公司 集成电路及其方法
DE102020105669A1 (de) 2019-12-31 2021-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte schaltung
US11462282B2 (en) 2020-04-01 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure
US11676917B2 (en) * 2020-11-24 2023-06-13 Micron Technology, Inc. Active protection circuits for semiconductor devices
US11587872B2 (en) * 2021-02-12 2023-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for improving memory performance and/or logic performance

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5966315A (en) * 1997-09-30 1999-10-12 Siemens Aktiengesellschaft Semiconductor memory having hierarchical bit line architecture with non-uniform local bit lines
US6157558A (en) 1999-05-21 2000-12-05 Sandisk Corporation Content addressable memory cell and array architectures having low transistor counts
US6738279B1 (en) * 1999-07-06 2004-05-18 Virage Logic Corporation Multi-bank memory with word-line banking, bit-line banking and I/O multiplexing utilizing tilable interconnects
US6243287B1 (en) * 2000-01-27 2001-06-05 Hewlett-Packard Company Distributed decode system and method for improving static random access memory (SRAM) density
US6891745B2 (en) 2002-11-08 2005-05-10 Taiwan Semiconductor Manufacturing Company Design concept for SRAM read margin
US7092279B1 (en) 2003-03-24 2006-08-15 Sheppard Douglas P Shared bit line memory device and method
US7236396B2 (en) 2005-06-30 2007-06-26 Texas Instruments Incorporated Area efficient implementation of small blocks in an SRAM array
US7413981B2 (en) * 2005-07-29 2008-08-19 Micron Technology, Inc. Pitch doubled circuit layout
US20080031029A1 (en) * 2006-08-05 2008-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory device with split bit-line structure
US7755926B2 (en) * 2007-06-13 2010-07-13 International Business Machines Corporation 3-D SRAM array to improve stability and performance
JP2009238332A (ja) * 2008-03-27 2009-10-15 Renesas Technology Corp 半導体記憶装置
US20110149667A1 (en) * 2009-12-23 2011-06-23 Fatih Hamzaoglu Reduced area memory array by using sense amplifier as write driver
US8687437B2 (en) 2010-11-30 2014-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist circuitry
TWI463493B (zh) 2011-03-08 2014-12-01 Univ Nat Chiao Tung 靜態隨機存取記憶體胞元及其操作方法
US8811068B1 (en) * 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8630132B2 (en) 2011-05-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM read and write assist apparatus
US8693235B2 (en) 2011-12-06 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for finFET SRAM arrays in integrated circuits
US8605523B2 (en) 2012-02-17 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking capacitive loads
US8964492B2 (en) 2012-07-27 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking mechanism for writing to a memory cell
US8760948B2 (en) 2012-09-26 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple bitcells tracking scheme semiconductor memory array
US8643168B1 (en) * 2012-10-16 2014-02-04 Lattice Semiconductor Corporation Integrated circuit package with input capacitance compensation
US8982643B2 (en) 2012-12-20 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Shared tracking circuit
US9324413B2 (en) 2013-02-15 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist circuit, memory device and method
US8929160B2 (en) 2013-02-28 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking circuit
US9117510B2 (en) 2013-03-14 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit for memory write data operation
US9177637B1 (en) 2014-08-28 2015-11-03 Stmicroelectronics International N.V. Wide voltage range high performance sense amplifier
US9659635B1 (en) * 2016-01-29 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array with bit-lines connected to different sub-arrays through jumper structures

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