CN113129944A - 集成电路及其方法 - Google Patents

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CN113129944A CN201911411056.5A CN201911411056A CN113129944A CN 113129944 A CN113129944 A CN 113129944A CN 201911411056 A CN201911411056 A CN 201911411056A CN 113129944 A CN113129944 A CN 113129944A
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杨秀丽
万和舟
程宽
吴经纬
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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TSMC China Co Ltd
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Abstract

本公开涉及集成电路及其方法。一种集成电路包括第一存储器单元阵列、第二存储器单元阵列、第一互补数据线对、第二互补数据线对和第三互补数据线对。第一互补数据线对沿着第一存储器单元阵列延伸，并且耦合到第一存储器单元阵列。第二互补数据线对沿着第二存储器单元阵列延伸，并且耦合到第一互补数据线对。第三互补数据线对沿着第二存储器单元阵列延伸，并且耦合到第二存储器单元阵列。第一存储器单元阵列中的存储器单元的行数不同于第二存储器单元阵列中的存储器单元的行数。

Description

集成电路及其方法
技术领域
本公开涉及集成电路及其方法。
背景技术
集成电路可以具有共同地连接到同一信号线的一系列负载器件。信号线包括传导路径，在该传导路径上，信号从源向下传播到每个负载器件。因此，信号线和负载器件的配置影响集成电路中的信号传输的速度。
发明内容
根据本公开的一个实施例，提供了一种集成电路，包括：第一存储器单元阵列；第二存储器单元阵列；第一互补数据线对，所述第一互补数据线对沿着所述第一存储器单元阵列延伸，并终止于所述第一存储器单元阵列和所述第二存储器单元阵列之间，其中，所述第一互补数据线对耦合到所述第一存储器单元阵列；第二互补数据线对，所述第二互补数据线对沿着所述第二存储器单元阵列延伸，其中，所述第二互补数据线对耦合到所述第一互补数据线对；以及第三互补数据线对，所述第三互补数据线对沿着所述第二存储器单元阵列延伸，其中，所述第三互补数据线对耦合到所述第二存储器单元阵列；其中，所述第一存储器单元阵列中的存储器单元的行数不同于所述第二存储器单元阵列中的存储器单元的行数。
根据本公开的另一实施例，提供了一种集成电路，包括：多个存储器单元，所述多个存储器单元包括第一存储器单元阵列和第二存储器单元阵列；第一互补数据线对，所述第一互补数据线对耦合到所述第一存储器单元阵列；第二互补数据线对，所述第二互补数据线对耦合到所述第二存储器单元阵列；多个第一字线，所述多个第一字线布置在存储器组的第一段中，并且耦合到所述第一存储器单元阵列；以及多个第二字线，所述多个第二字线布置在所述存储器组的第二段中，所述第二段设置在所述第一段和感测放大器之间，并且所述多个第二字线耦合到所述第二存储器单元阵列；其中，所述第一互补数据线对的长度短于所述第二互补数据线对的长度；其中，所述多个第一字线和所述多个第二字线根据所述多个第一字线的数量与所述多个第二字线的数量的预定比率来布置；其中，所述预定比率小于1。
根据本公开的又一实施例，提供了一种用于集成电路的方法，包括：由解码器电路基于字线地址生成第一控制信号和第二控制信号；基于所述字线地址激活多个第一字线之一或多个第二字线之一；以及响应于所述第一控制信号和所述第二控制信号，访问耦合到所述多个第一字线或所述多个第二字线中的激活字线的存储器单元；其中，所述第一控制信号和所述第二控制信号与所述多个第一字线的数量与所述多个第二字线的数量的预定比率相关联。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1是根据本公开的一些实施例的集成电路的一部分的示意图。
图2是根据本公开的一些实施例的图1的集成电路的转换器电路的示意图。
图3A是根据本公开的一些实施例的图1的集成电路的字线的示意图。
图3B是根据本公开的一些实施例的与图1的解码器电路相对应的解码器电路的电路图。
图4A是根据本公开的另一实施例的图1的集成电路的字线的示意图。
图4B是根据本公开的一些实施例的与图1的解码器电路相对应的解码器电路的电路图。
图5A是根据本公开的另一实施例的图1的集成电路的字线的示意图。
图5B是根据本公开的一些实施例的与图1的解码器电路相对应的解码器电路的电路图。
图6A是根据本公开的另一实施例的图1的集成电路的字线的示意图。
图6B是根据本公开的一些实施例的与图1的解码器电路相对应的解码器电路的电路图。
图7是根据本公开的一些实施例的方法的流程图。
具体实施方式
下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。
本说明书中使用的术语通常在本领域和使用每个术语的特定上下文中具有其通常的含义。本说明书中的示例的使用(包括本文讨论的任何术语的示例)仅是说明性的，并且决不限制本公开或任何示例性术语的范围和含义。同样，本公开不限于本说明书中给出的各种实施例。
尽管本文可以使用术语“第一”、“第二”等来描述各种元素，但这些元素不应受到这些术语的限制。这些术语用于将一个元素与另一元素区分开。例如，第一元素可以被称为第二元素，并且，类似地，第二元素可以被称为第一元素，而不脱离实施例的范围。如本文所使用的，术语“和/或”包括一个或多个关联的所列项目的任何和所有组合。
如本文所使用的，术语“包括”、“包含”、“具有”、“含有”、“涉及”等应理解为开放式的，即，意指包括但不限于。
如本文所使用的，“约”、“大约”、“近似”或“基本上”通常指的是给定值或范围的任何近似值，其中，所述任何近似值根据其所涉及的各种领域而变化，并且其范围应符合本领域技术人员所理解的其所涉及的最广泛的解释，以便包含所有这样的修改和类似结构。在一些实施例中，其通常意指在给定值或范围的20％以内、优选在10％以内、更优选在5％以内。本文给出的数值量是近似的，意指如果没有明确陈述则可以推断出术语“约”、“大约”、“近似”或“基本上”或意指其他近似值。
现在参考图1。图1是根据本公开的一些实施例的集成电路100的一部分的示意图。为了说明，集成电路100包括存储器组110、访问电路120、解码器电路130和转换器电路140。存储器组110耦合到访问电路120。解码器电路130通过转换器电路140耦合到访问电路120。
存储器组110包括段(segment)111-112、带单元113、存储器单元阵列114-115、互补数据线对DLU和DLBU、DLD和DLBD以及FD和FDB。为了说明，段111和段112彼此分离并被布置在带单元113的相对侧处。在一些实施例中，存储器单元阵列114和互补数据线对DLU和DLBU被布置在段111中。存储器单元阵列115和互补数据线对DLD和DLBD被布置在段112中。互补数据线对FD和FDB从带单元113延伸并穿过段112。在下面的段落中将详细讨论图1的元件的配置。
为了说明的目的，给出了集成电路100的上述实现方式。集成电路100的各种实现方式在本公开的预期范围内。例如，在一些实施例中，存储器组110包括在段111的Y列中布置的多个存储器单元阵列和在段112的Y列中布置的多个存储器单元阵列，其中Y是大于1的整数。
为了说明，存储器单元阵列114包括沿着列方向成行布置的多个存储器单元MCu,1至MCu,3。存储器单元阵列115包括沿着列方向成行布置的多个存储器单元MCd,1至MCd,5。在一些实施例中，存储器单元阵列114包括M个存储器单元，其中M是例如192，并且存储器单元阵列115包括N个存储器单元，其中N是例如320。因此，在这些实施例中，存储器单元阵列114和存储器单元阵列115的总数是512。存储器单元阵列114与存储器单元阵列115的比率约为3/5。
如上所述，在一些实施例中，存储器单元阵列114的数量M不同于存储器单元阵列115的数量N。例如，存储器单元阵列114的数量M小于存储器单元阵列115的数量N。替代地陈述的，与在段112中布置的存储器单元相比，在段111中布置的存储器单元更少。因此，在各种实施例中，存储器单元阵列115在平面图或布局图中所占的面积大于存储器单元阵列114所占的面积。
此外，在一些实施例中，存储器单元阵列114和存储器单元阵列115根据存储器单元阵列114的数量M与存储器单元阵列115的数量N的预定比率来布置。在各种实施例中，预定比率小于1。例如，M与N的预定比率基本上是1/3、3/5、7/9、5/11或3/13。为了说明的目的，给出了集成电路100的上述实现方式。集成电路100的各种实现方式在本公开的预期范围内。例如，在一些实施例中，M与N的预定比率基本上是3.5:4.5。本领域技术人员可以根据本公开的实际实现方式来确定段111中的存储器单元阵列的数量与段112中的存储器单元阵列的数量的比率。
如图1所示，存储器单元阵列114中的存储器单元成行布置，并且存储器单元阵列114中的每个存储器单元在单个行中。类似地，存储器单元阵列115中的每个存储器单元被布置在单个行中。因此，在下面的段落中，存储器单元阵列114的数量M也被称为存储器单元阵列114中的存储器单元的行数，存储器单元阵列115的数量N也被称为存储器单元阵列115中的存储器单元的行数。
基于以上所述，在各种实施例中，集成电路100在Y列中包括多个存储器单元阵列114和多个存储器单元阵列115。为了说明，多个存储器单元阵列114之一与多个存储器单元阵列115之一一起被布置在Y列中的一列中。每一行中的多个存储器单元阵列114中的存储器单元耦合到对应的字线(例如，图3A的字线WL)，并且由对应的字线激活。类似地，每一行中的多个存储器单元阵列115中的存储器单元耦合到另一对应的字线，并且由另一对应的字线激活。基于以上讨论，数量M也被称为设置在段111中的存储器单元的行数，数量N也被称为设置在段112中的存储器单元的行数。
继续参考图1，为了说明，互补数据线对DLU和DLBU沿着存储器单元阵列114延伸并终止于存储器单元阵列114和存储器单元阵列115之间。在一些实施例中，互补数据线对DLU和DLBU设置在金属层中，该金属层包括例如集成电路的后段工艺(back-end-of-line，BEOL)互连结构的金属零层(metal zero layer)。互补数据线对DLU和DLBU耦合到存储器单元阵列114。在一些实施例中，互补数据线对DLU和DLBU是互补位线，以用于方便对存储器单元阵列114中的被访问的存储器单元进行读取和/或写入。
互补数据线对DLD和DLBD沿着存储器单元阵列115延伸。在一些实施例中，互补数据线对DLD和DLBD设置在金属层中，该金属层例如包括集成电路的后段工艺(BEOL)互连结构的金属零层。互补数据线对DLD和DLBD耦合到存储器单元阵列115。在一些实施例中，互补数据线对DLD和DLBD是互补位线，以用于方便对存储器单元阵列115中的被访问的存储器单元进行读取和/或写入。
在一些实施例中，通过如上所述的布置，互补数据线对DLU和DLBU以及互补数据线对DLD和DLBD被电隔离。因此，存储器单元阵列114和存储器单元阵列115被电隔离。
为了说明，如图1所示，互补数据线对FD和FDB沿着存储器单元阵列115延伸，并且与存储器单元阵列115电隔离。在一些实施例中，互补数据线对FD和FDB设置在另一金属层中，该金属层包括例如集成电路的后段工艺(BEOL)互连结构的金属二层(metal twolayer)。通过包括例如通孔和/或导电段的带单元113中的元件，互补数据线对FD和FDB耦合到互补数据线对DLD和DLBD。在各种实施例中，互补数据线对FD和FDB是互补位线，以用于与互补数据线对DLD和DLBD协作以访问存储器单元阵列114中的数据。
参考图1，如上所述，由于与存储器单元阵列115相比，在存储器单元阵列114中存在较少的存储器单元，因此与耦合到存储器单元阵列115的互补数据线对DLD和DLBD相比，耦合到存储器单元阵列114的互补数据线对DLU和DLBU耦合到较少的存储器单元。因此，在一些实施例中，互补数据线对DLU和DLBU的所需长度不同于互补数据线对DLD和DLBD的所需长度。在各种实施例中，互补数据线对DLU和DLBU的长度小于互补数据线对DLD和DLBD的长度。
此外，由于互补数据线对FD和FDB沿着存储器单元阵列115从带单元113延伸并贯穿段112，互补数据线对FD和FDB的长度不同于互补数据线对DLU和DLBU的长度。在一些实施例中，互补数据线对FD和FDB的长度大于互补数据线对DLU和DLBU的长度。在各种实施例中，互补数据线对FD和FDB的长度甚至大于互补数据线对DLD和DLBD的长度。
在RAM器件中，数据线的RC延迟和数据线的有功功率例如取决于数据线的长度和耦合在其上的存储器单元的数量。更短的数据线和更少的耦合存储器单元可以减少RAM器件的RC延迟，从而提高存储器操作速度。然而，在一些方法中，在第一段和第二段中布置相同数量的存储器单元。第一数据线对耦合到第一段中的存储器单元，第二数据线对沿着第二段中的存储器单元延伸。第三数据线对耦合到第二段中的存储器单元。此外，第一数据线对和第三数据线对具有近似相同的长度。因此，在这种布置中，第一数据线对和第三数据线对甚至具有由第一数据线对和第三数据线对的相同长度贡献的相同RC负载，并且由第一段中的存储器单元贡献到第一数据线对的总RC负载和由第二段中的存储器单元贡献到第三数据线对的总RC负载近似相同。然而，与第三数据线对相比，第一数据线对承受由较长传输路径(包括例如，第一数据线对和耦合到第一数据线对的第二数据线对的长度之和)引起的相对较高的负载。因此，由于第一数据线对和第三数据线对的不平衡负载，RAM器件在第一段中的存储器单元和第二段中的存储器单元的读/写操作期间经历不平衡的访问速度和有功功率。
与具有如以上图1的实施例中所述的配置的上述方法相比，与互补数据线对DLD和DLBD相比，互补数据线对DLU和DLBU具有由其较短的长度和耦合到其上的较少数量的存储器单元阵列114贡献的减少的RC负载。相反，与互补数据线对DLU和DLBU相比，互补数据线对DLD和DLBD具有由其较长的长度和耦合到其上的较多数量的存储器单元阵列115贡献的增加的RC负载。在这样的实施例中，减小了互补数据线对DLU和DLBU以及互补数据线对FD和FDB与互补数据线对DLD和DLBD之间的RC负载的差异。替代地陈述的，互补数据线对DLU和DLBU以及互补数据线对FD和FDB与互补数据线对DLD和DLBD的RC负载更为平衡。此外，RC负载与RC延迟效应相关联，当信号在数据线中传播时，RC延迟效应会导致信号延迟。因此，由于平衡的RC负载，在一些实施例中，互补数据线对DLU和DLBU以及互补数据线对FD和FDB的总RC延迟与互补数据线对DLD和DLBD的RC延迟更为平衡或基本上相同。因此，集成电路100利用存储器单元阵列114和存储器单元阵列115在读/写操作期间提供平衡的访问速度和有源功率。
如上所述，在互补数据线和与其耦合的存储器单元的非对称配置下，平衡负载在读/写操作期间导致平衡的访问速度和有功功率。替代地陈述的，为了获得平衡负载，存储器单元阵列114中的存储器单元的行数与存储器单元阵列115中的存储器单元的行数的任何适当比率是适用的。为了获得平衡负载，存储器单元阵列114中的存储器单元的行数与存储器单元阵列115中的存储器单元的行数的比率由各种因素确定，这些因素包括例如，存储器单元的制造过程、存储器单元的特征、集成电路的版图设计、材料或在制造集成电路时考虑的任何因素。因此，本领域技术人员还可以根据本公开的实际实现方式来确定段111中的存储器单元的行数与段112中的存储器单元的行数的比率。
如图1所示，访问电路120包括预充电电路121、选择器电路122和感测放大器123。预充电电路121耦合到选择器电路122。选择器电路122耦合在预充电电路121和感测放大器123之间。在一些实施例中，访问电路120操作用于存储器组110的读取操作。
为了说明，预充电电路121包括晶体管T1-T4。晶体管T1-T4的第一端子耦合到电压电源。晶体管T1的第二端子耦合到互补数据线FD。晶体管T1的控制端子被配置为接收电荷信号BLEQB_UP。晶体管T2的第二端子耦合到互补数据线DLD。晶体管T3的第二端子耦合到互补数据线DLBD。晶体管T2和晶体管T3的控制端子被配置为接收电荷信号BLEQB_DN。晶体管T4的第二端子耦合到互补数据线FBD。晶体管T4的控制端子被配置为接收电荷信号BLEQB_UP。在一些实施例中，在读取操作期间，预充电电路121响应于充电信号BLEQB_UP和BLEQB_DN、互补数据线对DLU和DLBU以及互补数据线对FD和FDB、或互补数据线对DLD和DLBD进行预充电。
选择器电路122包括晶体管T5-T8。晶体管T5的第一端子耦合到互补数据线FD。晶体管T5的第二端子耦合到感测放大器123的第一输入。晶体管T5的控制端子被配置为接收选择信号Y_UP。晶体管T6的第一端子耦合到互补数据线DLD。晶体管T6的第二端子耦合到感测放大器123的第一输入。晶体管T6的控制端子被配置为接收选择信号Y_DN。晶体管T7的第一端子耦合到互补数据线DLBD。晶体管T7的第二端子耦合到感测放大器123的第二输入。晶体管T7的控制端子被配置为接收选择信号Y_DN。晶体管T8的第一端子耦合到互补数据线FDB。晶体管T8的第二端子耦合到感测放大器123的第二输入。晶体管T8的控制端子被配置为接收选择信号Y_UP。在一些实施例中，选择器电路122响应于选择信号Y_DN和Y_UP，选择性地将来自互补数据线对DLU和DLBU的信号经由互补数据线对FD和FDB传递到感测放大器123，或将来自互补数据线对DLD和DLBD的信号传递到感测放大器123。在各种实施例中，选择器电路122响应于选择信号Y_DN和Y_UP，选择要耦合到感测放大器123的存储器单元阵列114或存储器单元阵列115。
在一些实施例中，晶体管T1-T8是P型场效应晶体管。然而，本公开不限于此。晶体管T1-T8的其他适当布置在本公开的预期范围内。例如，在一些实施例中，晶体管T1-T8是除场效应晶体管之外的其他种类的晶体管。
感测放大器123被配置为检测和放大读取操作期间的互补数据线对DLU和DLBU之间的电压差，或读取操作期间的互补数据线对DLD和DLBD之间的电压差。在本公开中省略了关于感测放大器123和使用感测放大器123执行读取操作的一些细节。
解码器电路130被配置为基于具有字线地址的信号X来生成控制信号UP_SEG和DN_SEG。此外，在一些实施例中，解码器电路130输出控制信号UP_SEG和DN_SEG，以进一步使访问电路120能够感测存储在存储器单元阵列114中的数据或存储在存储器单元阵列115中的数据。例如，在一些实施例中，当控制信号UP_SEG具有高逻辑状态并且控制信号DN_SEG具有低逻辑状态时，访问电路120能够感测存储在存储器单元阵列114中的数据。相反，当控制信号UP_SEG具有低逻辑状态并且控制信号DN_SEG具有高逻辑状态时，访问电路120能够感测存储在存储器单元阵列115中的数据。为了说明的目的，给出了解码器电路130的上述实现方式。解码器电路130的各种实现方式在本公开的预期范围内。例如，在各种实施例中，当控制信号UP_SEG具有低逻辑状态并且控制信号DN_SEG具有高逻辑状态时，访问电路120能够感测存储在存储器单元阵列114中的数据。相反，当控制信号UP_SEG具有高逻辑状态并且控制信号DN_SEG具有低逻辑状态时，访问电路120能够感测存储在存储器单元阵列115中的数据。在下面的段落中，将针对一些实施例讨论生成控制信号UP_SEG和DN_SEG的详细配置。
在一些实施例中，解码器电路130将控制信号UP_SEG和DN_SEG输出到转换器电路140，以用于生成电荷信号BLEQB_UP和BLEQB_DN以及选择信号Y_UP和Y_DN。在下面的段落中，将讨论转换器电路140的详细配置。
现在参考图2。图2是根据本公开的一些实施例的图1的集成电路100的转换器电路140的示意图。为了说明，转换器电路140包括转换逻辑电路140a-140b。转换逻辑电路140a被配置为接收来自解码器电路130的控制信号UP_SEG和时钟信号CKP，以响应于锁存信号WEB_LAT生成电荷信号BLEQB_UP和选择信号Y_UP。类似地，转换逻辑电路140b被配置为接收来自解码器电路130的控制信号DN_SEG和时钟信号CKP，以响应于锁存信号WEB_LAT生成电荷信号BLEQB_DN和选择信号Y_DN。
为了说明，转换逻辑电路140a包括NAND门141、反相器142-143和NAND门144。NAND门141的输出耦合到反相器142-143的输入。反相器143的输出耦合到NAND门144的输入之一。在一些实施例中，NAND门141在其输入处接收控制信号UP_SEG和时钟信号CKP，并且在其输出处输出信号CKPB_UP。反相器142将从NAND门141接收的信号CKPB_UP反相以生成电荷信号BLEQB_UP。反相器143将从NAND门141接收的信号CKPB_UP反相，以将经反相的信号CKPB_UP输出到NAND门144的输入。NAND门144接收经反相的信号CKPB_UP和锁存信号WEB_LAT，并且生成选择信号Y_UP。
类似地，转换逻辑电路140b包括NAND门145、反相器146-147和NAND门148。NAND门145的输出耦合到反相器146-147的输入。反相器147的输出耦合到NAND门148的输入之一。在一些实施例中，NAND门145在其输入处接收控制信号DN_SEG和时钟信号CKP，并且在其输出处输出信号CKPB_DN。反相器146将从NAND门145接收的信号CKPB_DN反相，以生成电荷信号BLEQB_DN。反相器143将从NAND门145接收的信号CKPB_DN反相，以将经反相的信号CKPB_DN输出到NAND门148的输入。NAND门148接收经反相的信号CKPB_DN和锁存信号WEB_LAT，并且生成选择信号Y_DN。
参考图1和图2，在一些实施例中，在读取操作期间，当时钟信号的逻辑值为0且控制信号UP_SEG的逻辑值为1时，NAND门141输出逻辑值为1的信号CKPB_UP。反相器142将信号CKPB_UP反相并生成逻辑值为0的充电信号BLEQB_UP。因此，晶体管T1和T4响应于电荷信号BLEQB_UP而导通，以对互补位线对DLU、DLBU、FD和FDB预充电。此外，反相器143将信号CKPB_UP反相并输出逻辑值为0的经反相的CKPB_UP。NAND门144接收经反相的CKPB_UP和具有逻辑1的锁存信号WEB_LAT，并且生成具有逻辑值为1的选择信号Y_UP。
继续参考图1和图2，在对互补位线对DLU、DLBU、FD和FDB进行预充电之后，当时钟信号的逻辑值为1并且控制信号UP_SEG的逻辑值为1时，NAND门141输出逻辑值为0的信号CKPB_UP。反相器142将信号CKPB_UP反相，并且生成逻辑值为1的充电信号BLEQB_UP。反相器143将信号CKPB_UP反相，并且输出逻辑值为1的经反相的CKPB_UP。NAND门144接收经反相的CKPB_UP和具有逻辑1的锁存信号WEB_LAT，并且生成具有逻辑值为0的选择信号Y_UP。因此，晶体管T5和T8响应于选择信号Y_UP被导通，以将互补位线对DLU、DLBU、FD和FDB耦合到感测放大器123。替代地陈述的，存储在存储器单元阵列114中的数据由感测放大器123访问。
在其它实施例中，在读取操作期间，当时钟信号的逻辑值为0并且且控制信号DN_SEG的逻辑值为1时，NAND门145输出逻辑值为1的信号CKPB_DN。反相器146将信号CKPB_DN反相，并且生成逻辑值为0的充电信号BLEQB_DN。因此，晶体管T2和T3响应于电荷信号BLEQB_DN被导通以对互补位线对DLD和DLBD进行预充电。此外，反相器147将信号CKPB_DN反相并且输出逻辑值为0的经反相的CKPB_DN。NAND门148接收经反相的CKPB_UP和具有逻辑1的锁存信号WEB_LAT，并且生成具有逻辑值为1的选择信号Y_DN。
在对互补位线对DLD和DLBD进行预充电之后，当时钟信号的逻辑值为1并且控制信号DN_SEG的逻辑值为1时，NAND门145输出逻辑值为0的信号CKPB_DN。反相器146将信号CKPB_DN反相，并且生成逻辑值为1的充电信号BLEQB_DN。反相器147将信号CKPB_DN反相，并且输出逻辑值为1的经反相的CKPB_DN。NAND门148接收经反相的CKPB_DN和具有逻辑1的锁存信号WEB_LAT，并且生成具有逻辑值为0的选择信号Y_DN。因此，晶体管T6和T7响应于选择信号Y_DN被导通，以将互补位线对DLD和DLBD耦合到感测放大器123。替代地陈述的，存储在存储器单元阵列115中的数据由感测放大器123访问。
为了说明的目的，给出了图1和图2的配置。以上图1和2中所述的元件的各种配置在本公开的预期范围内。例如，在各种实施例中，在写入操作中，访问电路120、解码器电路130和转换器电路与集成电路100的其他元件(未示出)协作。
现在参考图1和图3A。图3A是根据本公开的一些实施例的图1的集成电路100的字线116的示意图。如图3A所示，集成电路100还包括多个字线116。字线116包括第一组字线116a和第二组字线116b。在一些实施例中，第一组字线116a设置在图1的段111中，第二组字线116b设置在图1的段111和感测放大器123之间。
此外，在一些实施例中，如图3A所示，第一组字线116a耦合到图1的存储器单元阵列114(如上文所述，其还共同指示段111中的多个存储器单元阵列)，并且第二组字线116b耦合到图1的存储器单元阵列115(如上文所述，其还共同指示段112中的多个存储器单元阵列)。对于操作，第一组字线116a中的每一个被配置为根据如上所述的字线地址被激活，以导通存储器单元阵列114中的对应存储器单元以进行写入或读取操作。类似地，第二组字线116b中的每一个被配置为根据字线地址被激活，以导通存储器单元阵列115中的对应存储器单元以进行写入或读取操作。在各种实施例中，当集成电路100包括如上所述的Y列存储器单元时，第一组字线116a中的每一个被激活以导通存储器单元阵列114中对应行的存储器单元，并且第二组字线116b中的每一个被激活以导通存储器单元阵列115中对应行的存储器单元。字线地址的详细配置将在下面的段落中讨论。
为了说明，在图3A的实施例中，第一组字线116a和第二组字线116b根据约1/3的预定比率被布置。在一些实施例中，第一组字线116a包括例如128个字线，第二组字线116b包括例如368个字线。替代地陈述的，第一组字线116a的数量小于第二组字线116b的数量。
如图3A左侧所示，第一组字线116a包括多个第一子组，第二组字线116b包括多个第二子组。在一些实施例中，第一子组中的每一个包括例如16个字线，并且第二子组中的每一个包括例如48个字线。
在一些实施例中，字线116的顺序由字线加扰策略实现。例如，在如图3A左侧所示的字线116的由虚线环绕的一部分中，包括在第一子组中的一个子组和第二子组中的相邻的一个子组中的64个字线被视为在图3A的右侧示图的示例。为了说明，如图3A的右侧所示，字线WL0-WL39是以常规的交替顺序布置的。具体地，字线WL0-WL7被布置在第二子组的第一子集中。字线WL8-WL15被布置在第一子组的第一子集中。字线WL16-WL23被布置在第二子组的第二子集中。字线WL24-WL31被布置在第一子组的第二子集中。字线WL32-WL39被布置在第二子组的第三子集中。此外，并非遵循常规的交替顺序来将字线WL40-WL47布置在第一子组的第三子集中，而是将字线WL40-WL47布置在第二子组的第四子集中。继续遵循常规的交替顺序，字线WL48-WL55被布置在第二个子组的第五子集中。并非遵循常规的交替顺序来将字线WL56-WL63布置在第一子组的第三子集中，而是将字线WL56-WL63布置在第二子组的第六子集中。
此外，图3A左侧的第一组字线116a和第二组字线116b中的其余字线以相同的字线加扰策略被布置。因此，这里省略重复的描述。
在一些实施例中，字线116被配置为根据字线地址被激活。例如，响应于具有000000000的字线地址，激活字线WL0，并且进一步将耦合到字线WL0的对应存储器单元导通以进行读取或写入操作。
现在参考图3B。图3B是根据本公开的一些实施例的对应于图1的解码器电路130的解码器电路310的电路图。在一些实施例中，解码器电路310相对于例如图1的解码器电路130配置。为了说明，解码器电路310包括反相器311、OR门312和反相器313。反相器311的输出耦合到OR门312的输入。OR门312的输出耦合到反相器313的输入。
反相器311和OR门312被配置为接收具有上述字线地址的信号X，所述字线地址包括例如000000000，并且被配置为执行字线地址的位数据的逻辑操作，包括例如信号X的位X<3>和位X<5>。反相器311被配置为将位X<3>反相。OR门312被配置为用反相的位X<3>和位X<5>执行NOR操作，并且输出信号作为控制信号DN_SEG。反相器313被配置为将从OR门312接收的信号反相，并且输出信号作为控制信号UP_SEG。替代地陈述的，控制信号DN_SEG和UP_SEG与字线地址相关联。
现在参考图3A和图3B。在一些实施例中，位X<3>的值为0，位X<5>的值为0，激活字线WL0-WL7和WL16-WL23中的一个，以导通图1的存储器单元阵列115上的对应存储器单元。此外，解码器电路310生成值为1的控制信号DN_SEG和值为0的控制信号UP_SEG，并且将控制信号DN_SEG和UP_SEG发送到转换器电路140以供进一步操作。如上述图1和图2的配置，访问电路120相应地对互补数据线对DLD和DLBD进行预充电，并且感测存储在存储器单元阵列115中的数据。
类似地，当位X<3>的值为0并且位X<5>的值为1时，激活字线WL32-WL39和WL48-WL55中的一个，以导通图1的存储器单元阵列115上的对应存储器单元。解码器电路310、转换器电路140和访问电路120的操作与具有0值的位X<3>和具有0值的位X<5>的实施例中所示的操作相似，因此这里不给出重复的描述。
此外，在各种实施例中，当位X<3>的值为1并且位X<5>的值为0时，激活字线WL8-WL15和WL24-WL31中的一个，以导通图1的存储器单元阵列114上的对应存储器单元。此外，解码器电路310生成值为0的控制信号DN_SEG和值为1的控制信号UP_SEG，并且将控制信号DN_SEG和UP_SEG发送到转换器电路140以供进一步操作。如上述图1和图2的配置，访问电路120相应地对互补数据线对DLU、DLBU、FD和FBD进行预充电，并且感测存储在存储器单元阵列114中的数据。
当位X<3>的值为1并且位X<5>的值为1时，激活字线WL40-WL47和WL56-WL63中的一个，以导通图1的存储器单元阵列115上的对应存储器单元。解码器电路310、转换器电路140和访问电路120的操作与在值为0的位X<3>和值为1的位X<5>的实施例中所示的操作相似，因此这里不给出重复的描述。
此外，根据字线地址，图3A左侧的字线116中的剩余字线的操作与字线116中由虚线环绕的字线的操作相似。因此，这里省略重复的描述。
基于以上关于图3A-3B的讨论，在一些实施例中，字线数量的预定比率或存储器单元阵列中存储器单元的行数的预定比率产生字线的布置，并且进一步确定解码器电路310的配置。
为了说明的目的，给出了图3A-3B的实现。字线116和解码器电路310的各种实现方式在本公开的预期范围内。例如，在各种实施例中，在第一子组和第二子组的子集中布置两个字线。此外，在一些实施例中，字线以相反的常规替换顺序布置。具体地，字线首先被布置在第一子组中，而不是第二子组中。在这样的实施例中，解码器电路310的配置相应地被调整以生成对应的控制信号DN_SEG和UP_SEG。
现在参考图4A。图4A是根据本公开的另一实施例的图1的集成电路100的字线416的示意图。
与图3A的配置相比，如图4A的左侧所示，集成电路100不包括字线116，而是进一步包括多个字线416。字线416包括第一组字线416a和第二组字线416b。在一些实施例中，第一组字线416a设置在图1的段111中，第二组字线416b设置在图1的段111和感测放大器123之间。
在一些实施例中，第一组字线416a耦合到图1的存储器单元阵列114，第二组字线416b耦合到图1的存储器单元阵列115。第一组字线416a和第二组字线416b的操作与图3A的第一组字线116a和第二组字线116b相似，因此这里不给出重复的描述。
为了说明，在图4A左侧的实施例中，第一组字线416a和第二组字线416b根据约3/5的预定比率被布置。在一些实施例中，第一组字线416a包括例如192个字线，第二组字线416b包括例如320个字线。替代地陈述的，第一组字线416a的数量小于第二组字线416b的数量。
如图4A的左侧所示，第一组字线416a包括多个第一子组，第二组字线416b包括多个第二子组。在一些实施例中，第一子组中的每一个包括例如24个字线，第二子组中的每一个包括例如40个字线。
在一些实施例中，字线416的顺序由字线加扰策略实现。例如，在如图4A左侧所示的字线416的由虚线环绕的一部分中，包括在第一子组中的一个子组和第二子组中的相邻的一个子组中的64个字线被视为在图4A的右侧示图的示例。为了说明，如图4A的右侧所示，字线WL0-WL55是以常规的交替顺序布置的。具体地，字线WL0-WL7被布置在第二子组的第一子集中。字线WL8-WL15被布置在第一子组的第一子集中。字线WL16-WL23被布置在第二子组的第二子集中。字线WL24-WL31被布置在第一子组的第二子集中。字线WL32-WL39被布置在第二子组的第三子集中。字线WL40-WL47被布置在第一子组的第三子集中。WL48-WL55被布置在第二子组的第四子集中。此外，并非遵循常规的交替顺序来将字线WL56-WL63布置在第一子组的第四子集中，而是将字线WL56-WL63布置在第二子组的第五子集中。
此外，图4A左侧的第一组字线416a和第二组字线416b中的其余字线以相同的字线加扰策略被布置。因此，这里省略重复的描述。
现在参考图4B。图4B是根据本公开的一些实施例的对应于图1的解码器电路130的解码器电路410的电路图。在一些实施例中，解码器电路410例如相对于图1的解码器电路130被配置。为了说明，解码器电路410包括NAND门411-412和反相器413。NAND门411的输出耦合到NAND门412的输入。NAND门412的输出耦合到反相器413的输入。
NAND门411-412被配置为接收具有上述字线地址的信号X，所述字线地址包括例如000000000，并且被配置为执行字线地址的位数据的逻辑操作，包括例如信号X的位X<3>、位X<4>和位X<5>。NAND门411被配置为执行位X<4>和位X<5>的NAND操作，以便向NAND门412输出信号。NAND门412被配置为执行针对位X<3>和从NAND门411接收的信号的NAND操作，以输出另一信号作为控制信号DN_SEG。反相器413被配置为将从NAND门412接收的信号反相，并输出信号作为控制信号UP_SEG。
现在参考图4A和图4B。在一些实施例中，当位X<3>的值为0而位X<4>和位X<5>的值为0或1时，激活字线WL0-WL7、WL16-WL23、WL32-WL39和WL48-WL55中的一个，以导通图1的存储器单元阵列115上的对应存储器单元。此外，解码器电路410生成值为1的控制信号DN_SEG和值为0的控制信号UP_SEG，并且将控制信号DN_SEG和UP_SEG发送到转换器电路140以供进一步操作。如上述图1和图2的配置，访问电路120相应地对互补数据线对DLD和DLBD进行预充电，并且感测存储在存储器单元阵列115中的数据。
类似地，当位X<3>、位X<4>和位X<5>的值为1时，激活字线WL56-WL63中的一个，以导通图1的存储器单元阵列115上的对应存储器单元。解码器电路410、转换器电路140和访问电路120的操作与值为0的位X<3>和值为0或1的位X<4>和位X<5>的实施例中所示的操作相似，因此这里不给出重复的描述。
在各种实施例中，当位X<3>的值为1且位X<5>的值为0而位X<4>的值为0或1时，激活字线WL8-WL15和WL23-WL31中的一个，以导通图1的存储器单元阵列114上的对应存储器单元。此外，解码器电路410生成值为0的控制信号DN_SEG和值为1的控制信号UP_SEG，并且将控制信号DN_SEG和UP_SEG发送到转换器电路140以供进一步操作。如上述图1和图2的配置，访问电路120相应地对互补数据线对DLU、DLBU、FD和FBD进行预充电，并且感测存储在存储器单元阵列114中的数据。
类似地，当位X<3>的值为1且位X<4>的值为0而位X<5>的值为0或1时，激活字线WL40-WL47中的一个，以导通图1的存储器单元阵列114上的对应存储器单元。解码器电路410、转换器电路140和访问电路120的操作与值为1的位X<3>和值为0的位X<5>以及值为0或1的位X<4>的实施例中所示的操作相似，因此这里不给出重复的描述。
此外，根据字线地址，图4A左侧的字线416中的剩余字线的操作与字线416中由虚线环绕的字线的操作相似。这里省略了重复的描述。
基于以上关于图4A-4B所述，解码器电路410的配置的确定与如上所述的解码器电路310的配置的确定相似。因此，为了简洁起见，省略了详细的描述。
图4A-4B的实现仅出于说明的目的给出。字线416和解码器电路410的各种实现方式在本公开的预期范围内。例如，在一些实施例中，四个字线被布置在第一子组和第二子组的子集中，以及对解码器电路410的配置进行调整。
现在参考图5A。图5A是根据本公开的另一实施例的图1的集成电路100的字线516的示意图。
与图4A的配置相比，如图5A的左侧所示，集成电路100不包括字线416，而是进一步包括多个字线516。字线516包括第一组字线516a和第二组字线516b。在一些实施例中，第一组字线516a设置在图1的段111中，第二组字线516b设置在图1的段111和感测放大器123之间。
在一些实施例中，第一组字线516a耦合到图1的存储器单元阵列114，第二组字线516b耦合到图1的存储器单元阵列115。第一组字线516a和第二组字线516b的操作与图4A的第一组字线416a和第二组字线416b相似，因此这里不给出重复的描述。
为了说明，在图5A左侧的实施例中，第一组字线516a和第二组字线516b根据约为7/9的预定比率被布置。在一些实施例中，第一组字线516a包括例如224个字线，第二组字线516b包括例如288个字线。替代地陈述的，第一组字线516a的数量小于第二组字线516b的数量。
如图5A的左侧所示，第一组字线516a包括多个第一子组，第二组字线516b包括多个第二子组。在一些实施例中，第一子组中的每一个包括例如56个字线，第二子组中的每一个包括例如72个字线。
在一些实施例中，字线516的顺序由字线加扰策略实现。例如，在如图5A左侧所示的字线516的由虚线环绕的一部分中，包括在第一子组中的一个子组和第二子组中的相邻的一个子组中的128个字线被视为在图5A的右侧示图的示例。为了说明，如图5A的右侧所示，字线WL0-WL119是以常规的交替顺序布置的，如图5A所示，因此这里不给出字线WL0-WL119的重复描述。对于字线WL120-WL127，并非遵循常规的交替顺序来将字线WL120-WL127布置在第一子组中，而是将字线WL120-WL127布置在第二子组中。
此外，图5A左侧的第一组字线516a和第二组字线516b中的其余字线以相同的字线加扰策略被布置。因此，这里省略重复的描述。
现在参考图5B。图5B是根据本公开的一些实施例的对应于图1的解码器电路130的解码器电路510的电路图。在一些实施例中，解码器电路510相对于例如图1的解码器电路130被配置。为了说明，解码器电路510包括NAND门511-512和反相器513。NAND 511的输出耦合到NAND门512的输入。NAND门512的输出耦合到反相器513的输入。
NAND门511-512被配置为接收具有上述字线地址的信号X，所述字线地址包括例如000000000，并且被配置为执行字线地址的位数据的逻辑操作，包括例如信号X的位X<3>、位X<4>、位X<5>和位X<6>。NAND门511被配置为用位X<4>、位X<5>和位X<6>执行NAND操作，以便向NAND门512输出信号。NAND门512被配置为用位X<3>和从NAND门511接收的信号执行NAND操作，以输出另一信号作为控制信号DN_SEG。反相器513被配置为将从NAND门512接收的信号反相，并且输出信号作为控制信号UP_SEG。
现在参考图5A和图5B。在一些实施例中，当位X<3>的值为0而位X<4>、位X<5>和位X<6>的值为0或1时，激活字线WL0-WL7、WL16-WL23、WL32-WL39、WL48-WL55、WL64-WL71、WL80-WL87、WL88-WL95、WL96-WL103、WL112-119中的一个，以导通图1的存储器单元阵列115上的对应存储器单元。此外，解码器电路510生成值为1的控制信号DN_SEG和值为0的控制信号UP_SEG，并且将控制信号DN_SEG和UP_SEG发送到转换器电路140以供进一步操作。如上所述的图1和图2的配置，访问电路120相应地对互补数据线对DLD和DLBD进行预充电，并且感测存储在存储器单元阵列115中的数据。
类似地，当位X<3>、位X<4>、位X<5>和位X<6>的值为1时，激活字线WL120-WL127中的一个，以导通图1的存储器单元阵列115上的相应存储器单元。解码器电路510、转换器电路140和访问电路120的操作与在值为0的位X<3>和值为0或1的位X<4>、位X<5>和位X<6>的实施例中所示的操作相似，因此这里不给出重复的描述。
在各种实施例中，当位X<3>的值为1且位X<6>的值为0而位X<4>和位X<5>的值为0或1时，激活字线WL8-WL15、WL24-WL31、WL40-WL47和WL56-WL63中的一个，以导通图1的存储器单元阵列114上的对应存储器单元。此外，解码器电路510生成值为0的控制信号DN_SEG和值为1的控制信号UP_SEG，并且将控制信号DN_SEG和UP_SEG发送到转换器电路140以供进一步操作。如上所述的图1和图2的配置，访问电路120相应地对互补数据线对DLU、DLBU、FD和FBD进行预充电，并且感测存储在存储器单元阵列114中的数据。
类似地，当位X<3>的值为1且位X<5>的值为0而位X<4>和位X<6>的值为0或1时，激活字线WL72-WL79和WL88-WL95中的一个，以导通图1的存储器单元阵列114上的对应存储器单元。解码器电路510、转换器电路140和访问电路120的操作与在值为1的位X<3>和值为0的位X<6>以及值为0或1的位X<4>和位X<5>的实施例中所示的操作相似，因此这里没有给出重复的描述。
此外，当位X<3>的值为1且位X<4>的值为0而位X<5>和位X<6>的值为0或1时，激活字线WL104-WL111中的一个，以导通图1的存储器单元阵列114上的对应存储器单元。解码器电路510、转换器电路140和访问电路120的操作与在值为1的位X<3>和值为0的位X<6>以及值为0或1的位X<4>和位X<5>的实施例中所示的操作相似，因此这里没有给出重复的描述。
此外，根据字线地址，图5A左侧的字线516中的剩余字线的操作与字线516中由虚线环绕的字线的操作相似。因此这里省略了重复的描述。
基于以上关于图5A-5B所述，解码器电路510的配置的确定与如上所述的解码器电路310的配置的确定相似。因此，为了简洁起见，省略了详细的描述。
图5A和图5B的实现是出于说明的目的而给出的。字线516和解码器电路510的各种实现方式在本公开的预期范围内。例如，在一些实施例中，并非在第二子组中布置字线WL120-WL127，而是在第二子组中布置除WL120-WL127之外的其他字线，包括例如WL56-WL63，并且对解码器电路510的配置进行调整。
现在参考图6A。图6A是根据本公开的另一实施例的图1的集成电路100的字线616的示意图。
与图3A的配置相比，如图6A的左侧所示，集成电路100不包括字线116，而是进一步包括多个字线616。字线616包括第一组字线616a和第二组字线616b。在一些实施例中，第一组字线616a设置在图1的段111中，第二组字线616b设置在图1的段111和感测放大器123之间。
在一些实施例中，第一组字线616a耦合到图1的存储器单元阵列114，第二组字线616b耦合到图1的存储器单元阵列115。第一组字线616a和第二组字线616b的操作与图4A的第一组字线116a和第二组字线116b相似，因此这里不给出重复的描述。
为了说明，在图6A左侧的实施例中，第一组字线616a和第二组字线616b根据约为5/11的预定比率被布置。在一些实施例中，第一组字线616a包括例如160个字线，第二组字线616b包括例如352个字线。替代地陈述的，第一组字线616a的数量小于第二组字线616b的数量。
如图6A的左侧所示，第一组字线616a包括多个第一子组，第二组字线616b包括多个第二子组。在一些实施例中，第一子组中的每一个包括例如40个字线，第二子组中的每一个包括例如88个字线。
在一些实施例中，字线616的顺序由字线加扰策略实现。例如，在如图6A左侧所示的字线616的由虚线环绕的一部分中，包括在第一子组中的一个子组和第二子组中的相邻的一个子组中的128个字线被视为在图6A的右侧示图的示例。为了说明，如图6A的右侧所示，字线WL0-WL87是以常规的交替顺序布置的，如图6A所示，因此这里不给出字线WL0-WL87的重复描述。对于字线WL88-WL95、WL104-WL111和WL120-127，并非遵循常规的交替顺序来将字线WL88-WL95、WL104-WL111和WL120-WL127布置在第一子组中，而是将它们布置在第二子组中。
此外，图6A左侧的第一组字线616a和第二组字线616b中的其余字线以相同的字线加扰策略被布置。因此，这里省略重复的描述。
现在参考图6B。图6B是根据本公开的一些实施例的对应于图1的解码器电路130的解码器电路610的电路图。在一些实施例中，解码器电路610例如相对于图1的解码器电路130被配置。为了说明，解码器电路610包括NOR门611、反相器612、NAND门613-614和反相器615。NOR门611的输出耦合到反相器612的输入。反相器612的输出耦合到NAND门613的输入之一。NAND门613的输出耦合到NAND门614的输入之一。NAND门614的输出耦合到反相器615的输入。
NOR门611、NAND门613和NAND门614被配置为接收具有上述字线地址的信号X，，所述字线地址包括例如000000000，并且被配置为执行字线地址的位数据的逻辑操作，包括例如信号X的位X<3>、位X<4>、位X<5>和位X<6>。NOR门611被配置为执行位X<4>和位X<5>的NOR操作，以便向反相器612输出信号。反相器612被配置为将从NOR门611接收的信号反相。NAND门613被配置为执行针对位X<6>和从反相器612接收的信号的NAND操作，以向NAND门614输出另一信号。NAND门614被配置为执行针对位X<3>和从NAND门613接收的另一信号的NAND操作，以输出其它信号作为控制信号DN_SEG。反相器615被配置为将从NAND门614接收的其它信号反相，并且输出信号作为控制信号UP_SEG。
现在参考图6A和图6B。在一些实施例中，当位X<3>的值为0而位X<4>、位X<5>和位X<6>的值为0或1时，激活字线WL0-WL7、WL16-WL23、WL32-WL39、WL48-WL55、WL64-WL71、WL80-WL87、WL88-WL95、WL96-WL103、WL112-119中的一个，以导通图1的存储器单元阵列115上的对应存储器单元。此外，解码器电路610生成值为1的控制信号DN_SEG和值为0的控制信号UP_SEG，并且将控制信号DN_SEG和UP_SEG发送到转换器电路140以供进一步操作。如上述图1和图2的配置，访问电路120相应地对互补数据线对DLD和DLBD进行预充电，并且感测存储在存储器单元阵列115中的数据。
类似地，当位X<3>、位X<5>和位X<6>的值为1而位X<4>的值为0或1时，激活字线WL104-WL111和WL120-WL127中的一个，以导通图1的存储器单元阵列115上的对应存储器单元。解码器电路610、转换器电路140和访问电路120的操作与在值为0的位X<3>和值为0或1的位X<4>、位X<5>和位X<6>的实施例中所示的操作相似，因此这里不给出重复的描述。
此外，当位X<3>、位X<4>和位X<6>的值为1而位X<5>的值为0时，激活字线WL88-WL95之一，以导通图1的存储器单元阵列115上的对应存储器单元。解码器电路610、转换器电路140和访问电路120的操作与在值为0的位X<3>和值为0或1值的位X<4>、位X<5>和位X<6>的实施例中所示的操作相似，因此这里不给出重复的描述。
在各种实施例中，当位X<3>的值为1且位X<6>的值为0而位X<4>和位X<5>的值为0或1时，激活字线WL8-WL15、WL24-WL31、WL40-WL47和WL56-WL63中的一个，以导通图1的存储器单元阵列114上的对应存储器单元。此外，解码器电路610生成值为0的控制信号DN_SEG和值为1的控制信号UP_SEG，并且将控制信号DN_SEG和UP_SEG发送到转换器电路140以供进一步操作。如上述图1和图2的配置，访问电路120相应地对互补数据线对DLU、DLBU、FD和FBD进行预充电，并且感测存储在存储器单元阵列114中的数据。
类似地，当位X<3>和位X<6>的值为1而位X<4>和位X<5>的值为0时，激活字线WL72-WL79中的一个，以导通图1的存储器单元阵列114上的对应存储器单元。解码器电路610、转换器电路140和访问电路120的操作与在值为1的位X<3>和值为0的位X<6>以及值为0或1的位X<4>和位X<5>的实施例中所示的操作相似，因此这里不给出重复的描述。
此外，根据字线地址，图6A左侧的字线616中的剩余字线的操作与字线616中由虚线环绕的字线的操作相似。因此这里省略了重复的描述。
基于以上关于图6A-6B所述，解码器电路610的配置的确定类似于如上所述的解码器电路310的配置的确定。因此，为了简洁起见，省略了详细的描述。
图6A-6B的实现是出于说明的目的而给出的。字线616和解码器电路610的各种实现方式在本公开的预期范围内。例如，在一些实施例中，并非在第二子组中布置字线WL120-WL127，而是在第二子组中布置除WL120-WL127之外的其他字线，包括例如WL64-WL71，并且对解码器电路610的配置进行调整。
如上所述，参考图3A-6B，在一些实施例中，解码器电路310、410、510和610的配置与以下项相关联：存储器单元阵列114的数量与存储器单元阵列115的数量的预定比率，和/或存储器单元阵列114中的存储器单元的行数与存储器单元阵列115中的存储器单元行数的预定比率。替代地陈述的，如上所述的预定比率的各种实现对应于相对于图1的解码器电路130配置的解码器电路的各种配置。
此外，继续参考图3A-6B，在一些实施例中，字线116、316、416、516和616布置的顺序与以下项相关联：存储器单元阵列114的数量与存储器单元阵列115的数量的预定比率，和/或存储器单元阵列114中的存储器单元的行数与存储器单元阵列115中的存储器单元的行数的预定比率。因此，在这样的实施例中，与字线相对应的字线地址的编码与如上所述的预定比率相关联。
现在参考图7。图7是根据本公开的一些实施例的用于操作集成电路的方法700的流程图。在一些实施例中，基于方法700，用结合图3A-6B所示的实施例来操作图1的集成电路100。基于结合图1所示的集成电路100来操作集成电路的其他方法在本公开的预期范围内。方法700包括下面参考图1和3描述的操作S710-S730。
方法700包括如下的示例性操作，但是方法700的操作不一定以所描述的顺序执行。根据本公开的各种实施例的精神和范围，可以改变方法700中公开的操作的顺序，或者可以根据需要同时或部分同时地执行操作。此外，可以在方法700之前、期间和/或之后执行附加操作，并且本文仅简要描述一些其它操作。
在操作710中，由解码器电路310基于字线地址生成第一控制信号DN_SEG和第二控制信号UP_SEG。
在一些实施例中，生成第一控制信号DN_SEG和第二控制信号UP_SEG的操作710包括用字线地址执行或逻辑操作，并且输出至少一个逻辑信号作为第一控制信号DN_SEG，并且由反相器313将逻辑信号反相，以输出经反相的逻辑信号作为第二控制信号UP_SEG。
在操作720中，基于字线地址，激活例如第一组字线116a的第一字线之一或例如第二组字线116b的第二字线之一。
在一些实施例中，方法700还包括交替地布置第一组字线116a和第二组字线116b的顺序以及将多个第一字线的一部分重新布置为多个第二字线的一部分的操作。例如，在如图3A所示的实施例中，字线WL40-WL47和WL56-63最初被布置在第一组字线116a中，随后，字线WL40-WL47和WL56-63被重新布置在第二组字线116b中。
在操作730中，响应于第一控制信号DN_SEG和第二控制信号UP_SEG，访问存储器单元阵列114或存储器单元阵列115中耦合到第一组字线116a或第二组字线116b的激活字线的存储器单元。
在一些实施例中，第一控制信号DN_SEG和第二控制信号UP_SEG与第一字线的数量与第二字线的数量的预定比率相关联。例如，由于字线地址是例如000101000(对应于字线WL40)，当图3A的第一字线的数量与第二字线的数量的预定比率为1/3时，第一控制信号DN_SEG的值为1，第二控制信号UP_SEG的值为0。然而，在各种实施例中，参照图4A，当第一字线的数量与第二字线的数量的预定比率为3/5时，第一控制信号DN_SEG的值为0，第二控制信号UP_SEG的值为1。
在一些实施例中，第一字线的数量与第二字线的数量的预定比率小于1。例如，如图3A-6B中所述的实施例，预定比率为1/3、3/5、7/9、5/11。
此外，在一些方法中，耦合到例如互补数据线对DLU、DLBU、FD和FDB的存储器单元的数量和耦合到例如互补数据线对DLD和DLBD的存储器单元的数量是相同的。互补数据线对DLU、DLBU、FD和FDB的写入速度远低于互补数据线对DLD和DLBD的写入速度。在这种方法中，集成电路的写入速度由互补数据线对DLU、DLBU、FD和FDB的写入速度控制。
与一些方法相比，具有如图1-6B的实施例所示的配置的集成电路提供与互补数据线对DLU、DLBU、FD、FDB和与互补数据线对DLD和DLBD平衡的数据写入速度。例如，在一些实施例中，耦合到互补数据线对DLU、DLBU、FD的存储器单元的行数与耦合到互补数据线对DLD和DLBD的存储器单元的行数的比率约为3/5。互补数据线对DLU、DLBU、FD的写入速度被改进并近似地与互补数据线对DLD和DLBD的写入速度相同。因此，与一些方法相比，集成电路提供了更好、更稳定的写入速度。
如上所述，本公开中的集成电路提供耦合到两对非对称数据线的具有不同数量单元的两个存储器单元阵列的非对称布置。通过平衡两对数据线的RC负载，集成电路在读/写操作期间提供平衡的访问速度和有功功率。
在一些实施例中，公开了一种集成电路。该集成电路包括第一存储器单元阵列、第二存储器单元阵列、第一互补数据线对、第二互补数据线对和第三互补数据线对。第一互补数据线对沿着第一存储器单元阵列延伸，并终止于第一存储器单元阵列和第二存储器单元阵列之间。第一互补数据线对耦合到第一存储器单元阵列。第二互补数据线对沿着第二存储器单元阵列延伸。第二互补数据线对耦合到第一互补数据线对。第三互补数据线对沿着第二存储器单元阵列延伸。第三互补数据线对耦合到第二存储器单元阵列。第一存储器单元阵列中的存储器单元的行数不同于第二存储器单元阵列中的存储器单元的行数。在一些实施例中，第一存储器单元阵列中的存储器单元的行数小于第二存储器单元阵列中的存储器单元的行数。在一些实施例中，第一互补数据线对的长度不同于第二互补数据线对的长度。在一些实施例中，第一互补数据线对的长度短于第三互补数据线对的长度。在一些实施例中，集成电路还包括多个字线。多个字线包括耦合到第一存储器单元阵列的第一组字线和耦合到第二存储器单元阵列的第二组字线。第一组字线的数量小于第二组字线的数量。在一些实施例中，集成电路还包括耦合到第二互补数据线对和第三互补数据线对的选择器电路。选择器电路被配置为响应于第一控制信号和第二控制信号来选择第一存储器单元阵列还或第二存储器单元阵列以耦合到感测放大器。在一些实施例中，集成电路还包括解码器电路，解码器电路被配置为基于字线地址生成第一控制信号和第二控制信号。存储在第一存储器单元阵列的一部分中的数据或存储在第二存储器单元阵列的一部分中的数据被配置为根据第一控制信号和第二控制信号来访问。在一些实施例中，集成电路还包括访问电路。访问电路包括预充电电路。预充电电路耦合到第二互补数据线对和第三互补数据线对，并且被配置为根据字线地址来对与第二互补数据线对耦合第一互补数据线对，以及第二互补数据线对或第三互补数据线对进行预充电。集成电路还包括选择器电路。选择器电路被配置为响应于字线地址选择性地将来自第一互补数据线对的信号经由第二互补数据线对传递到感测放大器，或将来自第三互补数据线对的信号传递到感测放大器。
还公开了一种集成电路，该集成电路包括多个存储器单元、第一互补数据线对、第二互补数据线对、多个第一字线和多个第二字线。多个存储器单元包括第一存储器单元阵列和第二存储器单元阵列。第一互补数据线对耦合到第一存储器单元阵列。第二互补数据线对耦合到第二存储器单元阵列。多个第一字线布置在存储器组的第一段中，并且耦合到第一存储器单元阵列。多个第二字线布置在存储器组的第二段中，该第二段设置在第一段和感测放大器之间，并且多个第二字线耦合到第二存储器单元阵列。第一互补数据线对的长度短于第二互补数据线对的长度。多个第一字线和多个第二字线根据多个第一字线的数量与多个第二字线的数量的预定比率来布置。预定比率小于1。在一些实施例中，预定比率基本上是1/3、3/5、7/9、5/11或3/13。在一些实施例中，多个第一字线和多个第二字线被配置为根据字线地址来激活。字线地址与预定比率相关联。在一些实施例中，在平面图中，第二存储器单元阵列占用的面积大于第一存储器单元阵列占用的面积。在一些实施例中，集成电路还包括耦合到第一互补数据线对的第三互补数据线对。第三互补数据线对的长度比第一互补数据线对的长度长。在一些实施例中，第一互补数据线对和第二互补数据线对设置在第一层中，第三互补数据线对设置在与第一层不同的第二层中。在一些实施例中，集成电路还包括设置在第一段和第二段之间的带单元。第一存储器单元阵列和第二存储器单元阵列设置在带单元的相对侧处。第一存储器单元阵列中的存储器单元的行数不同于第二存储器单元阵列中的存储器单元的行数。在一些实施例中，集成电路还包括解码器电路和访问电路。解码器电路被配置为基于字线地址生成第一控制信号和第二控制信号。访问电路被配置为响应于第一控制信号和第二控制信号而使能，以感测存储在第一存储器单元阵列中的数据或存储在第二存储器单元阵列中的数据。
还公开了一种方法，该方法包括以下操作：由解码器电路基于字线地址生成第一控制信号和第二控制信号；基于字线地址激活多个第一字线之一或多个第二字线之一；以及响应于第一控制信号和第二控制信号，访问耦合到多个第一字线或多个第二字线的激活字线的存储器单元。第一控制信号和第二控制信号与多个第一字线的数量与多个第二字线的数量的预定比率相关联。在一些实施例中，预定比率小于1。在一些实施例中，生成第一控制信号和第二控制信号的操作包括用字线地址执行至少一个逻辑操作，并且输出逻辑信号作为第一控制信号，并且通过反相器将逻辑信号反相，以输出经反相的逻辑信号作为第二控制信号。在一些实施例中，该方法还包括以下操作：交替布置多个第一字线和多个第二字线的顺序，以及将多个第一字线的一部分重新布置为多个第二字线的一部分。
以上概述了若干实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他过程和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应当认识到，这样的等效结构不背离本公开的精神和范围，并且它们可以在不背离本公开的精神和范围的情况下在本公开中进行各种改变、替换和变更。
示例1.一种集成电路，包括：第一存储器单元阵列；第二存储器单元阵列；第一互补数据线对，所述第一互补数据线对沿着所述第一存储器单元阵列延伸，并终止于所述第一存储器单元阵列和所述第二存储器单元阵列之间，其中，所述第一互补数据线对耦合到所述第一存储器单元阵列；第二互补数据线对，所述第二互补数据线对沿着所述第二存储器单元阵列延伸，其中，所述第二互补数据线对耦合到所述第一互补数据线对；以及第三互补数据线对，所述第三互补数据线对沿着所述第二存储器单元阵列延伸，其中，所述第三互补数据线对耦合到所述第二存储器单元阵列；其中，所述第一存储器单元阵列中的存储器单元的行数不同于所述第二存储器单元阵列中的存储器单元的行数。
示例2.根据示例1所述的集成电路，其中，所述第一存储器单元阵列中的存储器单元的行数小于所述第二存储器单元阵列中的存储器单元的行数。
示例3.根据示例1所述的集成电路，其中，所述第一互补数据线对的长度不同于所述第二互补数据线对的长度。
示例4.根据示例1所述的集成电路，其中，所述第一互补数据线对的长度短于所述第三互补数据线对的长度。
示例5.根据示例1所述的集成电路，还包括：多个字线，所述多个字线包括：第一组字线，所述第一组字线耦合到所述第一存储器单元阵列；以及第二组字线，所述第二组字线耦合到所述第二存储器单元阵列；其中，所述第一组字线的数量小于所述第二组字线的数量。
示例6.根据示例1所述的集成电路，还包括：选择器电路，所述选择器电路耦合到所述第二互补数据线对和所述第三互补数据线对，其中，所述选择器电路被配置为：响应于第一控制信号和第二控制信号，来选择所述第一存储器单元阵列或所述第二存储器单元阵列以耦合到感测放大器。
示例7.根据示例1所述的集成电路，还包括：解码器电路，所述解码器电路被配置为基于字线地址生成第一控制信号和第二控制信号；其中，存储在所述第一存储器单元阵列的一部分中的数据或存储在所述第二存储器单元阵列的一部分中的数据被配置为根据所述第一控制信号和所述第二控制信号来访问。
示例8.根据示例1所述的集成电路，还包括：访问电路，所述访问电路包括：预充电电路，所述预充电电路耦合到所述第二互补数据线对和所述第三互补数据线对，并且被配置为根据字线地址来对与所述第二互补数据线对耦合的所述第一互补数据线对，以及所述第二互补数据线对或所述第三互补数据线对进行预充电；以及选择器电路，所述选择器电路被配置为响应于所述字线地址来选择性地将来自所述第一互补数据线对的信号经由所述第二互补数据线对传递到感测放大器，或将来自所述第三互补数据线对的信号传递到所述感测放大器。
示例9.一种集成电路，包括：多个存储器单元，所述多个存储器单元包括第一存储器单元阵列和第二存储器单元阵列；第一互补数据线对，所述第一互补数据线对耦合到所述第一存储器单元阵列；第二互补数据线对，所述第二互补数据线对耦合到所述第二存储器单元阵列；多个第一字线，所述多个第一字线布置在存储器组的第一段中，并且耦合到所述第一存储器单元阵列；以及多个第二字线，所述多个第二字线布置在所述存储器组的第二段中，所述第二段设置在所述第一段和感测放大器之间，并且所述多个第二字线耦合到所述第二存储器单元阵列；其中，所述第一互补数据线对的长度短于所述第二互补数据线对的长度；其中，所述多个第一字线和所述多个第二字线根据所述多个第一字线的数量与所述多个第二字线的数量的预定比率来布置；其中，所述预定比率小于1。
示例10.根据示例9所述的集成电路，其中，所述预定比率基本上是1/3、3/5、7/9、5/11或3/13。
示例11.根据示例9所述的集成电路，其中，所述多个第一字线和所述多个第二字线被配置为根据字线地址来激活；其中，所述字线地址与所述预定比率相关联。
示例12.根据示例9所述的集成电路，其中，在平面图中，所述第二存储器单元阵列占用的面积大于所述第一存储器单元阵列占用的面积。
示例13.根据示例9所述的集成电路，还包括：第三互补数据线对，所述第三互补数据线对耦合到所述第一互补数据线对；其中，所述第三互补数据线对的长度长于所述第一互补数据线对的长度。
示例14.根据示例13所述的集成电路，其中，所述第一互补数据线对和所述第二互补数据线对设置在第一层中，并且所述第三互补数据线对设置在与所述第一层不同的第二层中。
示例15.根据示例9所述的集成电路，还包括：带单元，所述带单元设置在所述第一段和所述第二段之间，其中，所述第一存储器单元阵列和所述第二存储器单元阵列设置在所述带单元的相对侧处；其中，所述第一存储器单元阵列中的存储器单元的行数不同于所述第二存储器单元阵列中的存储器单元的行数。
示例16.根据示例9所述的集成电路，还包括：解码器电路，所述解码器电路被配置为基于字线地址生成第一控制信号和第二控制信号；以及访问电路，所述访问电路被配置为响应于所述第一控制信号和所述第二控制信号而使能，以感测存储在所述第一存储器单元阵列中的数据或存储在所述第二存储器单元阵列中的数据。
示例17.一种用于集成电路的方法，包括：由解码器电路基于字线地址生成第一控制信号和第二控制信号；基于所述字线地址激活多个第一字线之一或多个第二字线之一；以及响应于所述第一控制信号和所述第二控制信号，访问耦合到所述多个第一字线或所述多个第二字线中的激活字线的存储器单元；其中，所述第一控制信号和所述第二控制信号与所述多个第一字线的数量与所述多个第二字线的数量的预定比率相关联。
示例18.根据示例17所述的方法，其中，所述预定比率小于1。
示例19.根据示例17所述的方法，其中，生成所述第一控制信号和所述第二控制信号包括：用所述字线地址执行至少一个逻辑操作，并且输出逻辑信号作为所述第一控制信号；以及通过反相器将所述逻辑信号反相，以输出经反相的逻辑信号作为所述第二控制信号。
示例20.根据示例17所述的方法，还包括：交替布置所述多个第一字线和所述多个第二字线的顺序；以及将所述多个第一字线的一部分重新布置为所述多个第二字线的一部分。

Claims (10)

1.一种集成电路，包括：
第一存储器单元阵列；
第二存储器单元阵列；
第一互补数据线对，所述第一互补数据线对沿着所述第一存储器单元阵列延伸，并终止于所述第一存储器单元阵列和所述第二存储器单元阵列之间，其中，所述第一互补数据线对耦合到所述第一存储器单元阵列；
第二互补数据线对，所述第二互补数据线对沿着所述第二存储器单元阵列延伸，其中，所述第二互补数据线对耦合到所述第一互补数据线对；以及
第三互补数据线对，所述第三互补数据线对沿着所述第二存储器单元阵列延伸，其中，所述第三互补数据线对耦合到所述第二存储器单元阵列；
其中，所述第一存储器单元阵列中的存储器单元的行数不同于所述第二存储器单元阵列中的存储器单元的行数。
2.根据权利要求1所述的集成电路，其中，所述第一存储器单元阵列中的存储器单元的行数小于所述第二存储器单元阵列中的存储器单元的行数。
3.根据权利要求1所述的集成电路，其中，所述第一互补数据线对的长度不同于所述第二互补数据线对的长度。
4.根据权利要求1所述的集成电路，其中，所述第一互补数据线对的长度短于所述第三互补数据线对的长度。
5.根据权利要求1所述的集成电路，还包括：
多个字线，所述多个字线包括：
第一组字线，所述第一组字线耦合到所述第一存储器单元阵列；以及
第二组字线，所述第二组字线耦合到所述第二存储器单元阵列；
其中，所述第一组字线的数量小于所述第二组字线的数量。
6.根据权利要求1所述的集成电路，还包括：
选择器电路，所述选择器电路耦合到所述第二互补数据线对和所述第三互补数据线对，
其中，所述选择器电路被配置为：响应于第一控制信号和第二控制信号，来选择所述第一存储器单元阵列或所述第二存储器单元阵列以耦合到感测放大器。
7.根据权利要求1所述的集成电路，还包括：
解码器电路，所述解码器电路被配置为基于字线地址生成第一控制信号和第二控制信号；
其中，存储在所述第一存储器单元阵列的一部分中的数据或存储在所述第二存储器单元阵列的一部分中的数据被配置为根据所述第一控制信号和所述第二控制信号来访问。
8.根据权利要求1所述的集成电路，还包括：
访问电路，所述访问电路包括：
预充电电路，所述预充电电路耦合到所述第二互补数据线对和所述第三互补数据线对，并且被配置为根据字线地址来对与所述第二互补数据线对耦合的所述第一互补数据线对，以及所述第二互补数据线对或所述第三互补数据线对进行预充电；以及
选择器电路，所述选择器电路被配置为响应于所述字线地址来选择性地将来自所述第一互补数据线对的信号经由所述第二互补数据线对传递到感测放大器，或将来自所述第三互补数据线对的信号传递到所述感测放大器。
9.一种集成电路，包括：
多个存储器单元，所述多个存储器单元包括第一存储器单元阵列和第二存储器单元阵列；
第一互补数据线对，所述第一互补数据线对耦合到所述第一存储器单元阵列；
第二互补数据线对，所述第二互补数据线对耦合到所述第二存储器单元阵列；
多个第一字线，所述多个第一字线布置在存储器组的第一段中，并且耦合到所述第一存储器单元阵列；以及
多个第二字线，所述多个第二字线布置在所述存储器组的第二段中，所述第二段设置在所述第一段和感测放大器之间，并且所述多个第二字线耦合到所述第二存储器单元阵列；
其中，所述第一互补数据线对的长度短于所述第二互补数据线对的长度；
其中，所述多个第一字线和所述多个第二字线根据所述多个第一字线的数量与所述多个第二字线的数量的预定比率来布置；
其中，所述预定比率小于1。
10.一种用于集成电路的方法，包括：
由解码器电路基于字线地址生成第一控制信号和第二控制信号；
基于所述字线地址激活多个第一字线之一或多个第二字线之一；以及
响应于所述第一控制信号和所述第二控制信号，访问耦合到所述多个第一字线或所述多个第二字线中的激活字线的存储器单元；
其中，所述第一控制信号和所述第二控制信号与所述多个第一字线的数量与所述多个第二字线的数量的预定比率相关联。
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