KR102317587B1 - 비트-기록-마스크 기능을 지원하는 비트셀 - Google Patents
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Abstract
SRAM은 다수의 메모리 셀을 포함하고, 각각의 메모리 셀은 데이터 스토리지; 데이터 라인(BL)에 데이터를 입력하고 데이터 라인(BL)으로부터 데이터를 출력하도록 구성된 데이터 I/O 제어부; 및 적어도 2 개의 액세스 제어 라인(WL)에 각각 연결되고 적어도 2 개의 WL(WX 및 WY)로부터의 데이터 입력부 및 출력부를 인에이블 및 디스에이블하도록 구성된 다수의 액세스 제어부를 포함한다. 액세스 제어부는 모든 WL이 데이터 입력을 허용하는 각각의 상태에 있을 때에만 데이터 입력을 허용하도록 구성된다. SRAM 셀 그룹에 기록하는 방법은 제 1 WL을 통해 셀에 제 1 기록 인에이블 신호를 송신하는 단계, 각각의 제 2 기록 인에이블 신호 그룹을 각 셀에 송신하는 단계, 및 각각의 셀에 대해, 제 1 기록 인에이블 신호 및 각각의 제 2 기록 인에이블 신호 중 어느 하나가 디스에이블 상태에 있는 경우, 셀에 데이터를 기록하는 것을 방지하는 단계를 포함한다.
Description
본 개시는 일반적으로 정적 랜덤 액세스 메모리("static random access memory; SRAM") 셀과 같은 반도체 메모리 셀 및 이러한 셀의 어레이에 관한 것이다. 반도체 메모리는 반도체 기반 집적 회로 상에 구현된 전자 데이터 저장 디바이스이다. 반도체 메모리는 다양한 유형의 기술로 만들어진다. 반도체 메모리는 다른 많은 유형의 데이터 저장 기술보다 훨씬 빠른 액세스 시간을 갖는다. 예를 들어, 한 바이트의 데이터는 종종 수 나노 초 내에 반도체 메모리에 기록되거나 반도체 메모리로부터 판독될 수 있지만, 하드 디스크와 같은 스토리지를 회전시키기 위한 액세스 시간은 밀리 초 범위에 있다. 이러한 이유로, 무엇보다도, 반도체 메모리는 다른 용도보다도 컴퓨터가 처리하고 있는 데이터를 유지하기 위해 컴퓨터 메모리를 위한 1 차 스토리지로서 사용된다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른 관련 액세스 라인을 갖는 메모리 어레이의 개략도를 도시한다.
도 2는 일부 실시예들에 따른 정적 랜덤 액세스 메모리("SRAM") 셀의 개략도를 도시한다.
도 3은 일부 실시예들에 따른 다른 SRAM 셀의 개략도를 도시한다.
도 4는 일부 실시예들에 따른 SRAM 셀에 사용될 수 있는 트랜지스터의 예시적인 구조물을 도시하고, 도 4의 (a)는 트랜지스터의 사시도를 도시하고, 도 4의 (b)는 폴리 실리콘("폴리") 라인을 따른 수직 단면을 도시하며, 도 4의 (c)는 폴리 라인을 따른 측면도를 도시한다.
도 5는 일부 실시예들에 따른 도 2의 SRAM 셀의 개략적인 물리적 레이아웃을 도시한다.
도 6은 일부 실시예들에 따른 다른 SRAM 셀의 개략도를 도시한다.
도 7은 일부 실시예들에 따른 도 4의 SRAM 셀의 개략적인 물리적 레이아웃을 도시한다.
도 8은 일부 실시예들에 따른 인터리빙된 워드 라인을 갖는 메모리 셀 어레이의 일부를 개략적으로 도시한다.
도 9는 일부 실시예들에 따른 인터리빙된 워드 라인 및 인터리빙된 비트 라인을 갖는 메모리 셀 어레이의 일부를 개략적으로 도시한다.
도 10은 일부 실시예들에 따른 메모리 셀에 기록하는 프로세스를 개략적으로 도시한다.
도 1은 일부 실시예들에 따른 관련 액세스 라인을 갖는 메모리 어레이의 개략도를 도시한다.
도 2는 일부 실시예들에 따른 정적 랜덤 액세스 메모리("SRAM") 셀의 개략도를 도시한다.
도 3은 일부 실시예들에 따른 다른 SRAM 셀의 개략도를 도시한다.
도 4는 일부 실시예들에 따른 SRAM 셀에 사용될 수 있는 트랜지스터의 예시적인 구조물을 도시하고, 도 4의 (a)는 트랜지스터의 사시도를 도시하고, 도 4의 (b)는 폴리 실리콘("폴리") 라인을 따른 수직 단면을 도시하며, 도 4의 (c)는 폴리 라인을 따른 측면도를 도시한다.
도 5는 일부 실시예들에 따른 도 2의 SRAM 셀의 개략적인 물리적 레이아웃을 도시한다.
도 6은 일부 실시예들에 따른 다른 SRAM 셀의 개략도를 도시한다.
도 7은 일부 실시예들에 따른 도 4의 SRAM 셀의 개략적인 물리적 레이아웃을 도시한다.
도 8은 일부 실시예들에 따른 인터리빙된 워드 라인을 갖는 메모리 셀 어레이의 일부를 개략적으로 도시한다.
도 9는 일부 실시예들에 따른 인터리빙된 워드 라인 및 인터리빙된 비트 라인을 갖는 메모리 셀 어레이의 일부를 개략적으로 도시한다.
도 10은 일부 실시예들에 따른 메모리 셀에 기록하는 프로세스를 개략적으로 도시한다.
다음의 개시는 제공된 주제의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 간략화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
정적 랜덤 액세스 메모리(SRAM) 디바이스는 메모리 셀의 어레이를 가지며, 각각의 메모리 셀은 1 비트의 메모리를 구성하고 다수의 트랜지스터를 포함한다. 일부 예들에서, 각각의 SRAM 셀은 피드백 루프에 연결된 상보성 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 인버터와 같은 한 쌍의 인버터(즉, 각 인버터의 출력부는 다른 인버터의 입력부에 연결됨)와 같은 데이터 스토리지를 포함할 수 있다. 따라서, 메모리 셀은 서로 보완적인 2 개의 입력부/출력부를 가질 수 있다. SRAM 셀은 데이터 라인(비트 라인(bit line; BL))으로부터의 입력부/출력부에 대한 온 및 오프 연결을 스위칭하여 셀에 대한 입력부 및 출력부(I/O)를 인에이블 및 디스에이블하기 위한 액세스 트랜지스터를 더 포함할 수 있다. 전계 효과 트랜지스터(FET 또는 보다 구체적으로 금속 산화물 반도체 FET(MOSFET))의 게이트와 같은 제어 단자에 연결된 액세스 제어 라인(워드 라인(word line; WL))으로부터의 신호에 의해 액세스 트랜지스터를 턴온 또는 턴오프할 수 있다.
일부 예들에서, 트랜지스터는 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 아키텍처를 사용하여 형성된다. 예를 들어, 폴리 실리콘 구조물이 격리 물질 위로 연장되는 반도체 핀에 연결될 수 있다. 폴리 실리콘 구조물은 FinFET 트랜지스터의 게이트로서 기능 하여, 폴리 실리콘 구조물에 인가된 전압이 폴리 실리콘 구조물의 대향 측에서 핀에 연결된 소스/드레인(S/D) 콘택 사이의 전자의 흐름을 결정한다. FinFET 트랜지스터의 문턱 전압은 트랜지스터가 턴"온"된 것으로 간주되어 S/D 콘택 사이에 상당한 전류가 흐를 수 있는 최소 전압이다. SRAM 셀을 형성하는데 사용되며 핀의 길이를 따라 핀과 접촉하는 다수의 폴리 실리콘 구조물은 1 차원을 따른 SRAM 셀의 "피치"인 것으로 간주될 수 있으며, 종종 "접촉된 폴리 피치(contacted poly pitch; CPP)로 지칭된다. CPP는 SRAM 디바이스의 밀도를 적어도 부분적으로 결정한다.
본 개시의 특정 양태에 따르면, SRAM 디바이스는 구조적으로 및/또는 논리적으로 행 및 열로 배열될 수 있는 다수의 메모리 셀을 포함한다. 각각의 메모리 셀은 데이터 스토리지; 데이터 라인(BL)을 통해 데이터 스토리지에 데이터를 입력하고, 데이터 스토리지로부터 데이터를 출력하도록 구성된 데이터 I/O 제어부; 및 적어도 2 개의 액세스 제어 라인(WL)에 각각 연결되고 적어도 2 개의 WL(WX 및 WY)로부터의 데이터 입력부 및 출력부를 인에이블 및 디스에이블하도록 구성된 다수의 액세스 제어부를 포함한다. 일부 실시예들에서, 액세스 제어부는 모든 WL이 데이터 입력을 허용하는 자신들의 각각의 상태에 있을 때에만 데이터 입력을 허용하도록 구성된다. 일부 실시예들에서, 데이터 스토리지는 피드백 루프에 연결된 2 개의 CMOS 인버터를 포함한다. 일부 실시예들에서, 데이터 I/O 제어부는 CMOS 인버터 쌍의 출력부를 출력 라인(판독 비트 라인(read bit line; RBL))에 연결하는 판독 액세스 트랜지스터를 포함한다. 일부 실시예들에서, 액세스 제어 입력부는 제 1 액세스 제어 라인(WX)에 연결된 제어 입력부를 갖는 제 1 기록 액세스 트랜지스터 및 제 2 액세스 제어 라인(WY)에 연결된 제어 입력부를 갖는 제 2 기록 액세스 트랜지스터를 포함하고, 제 1 및 제 2 기록 액세스 트랜지스터는 데이터 스토리지에 대한 데이터 입력을 협력적으로(cooperatively) 허용하도록 구성된다. 일부 실시예들에서, 제 1 및 제 2 기록 액세스 트랜지스터는 데이터 스토리지의 입력부와 직렬로 연결되어, 제 1 및 제 2 기록 액세스 트랜지스터가 둘 다 "온"일 때에만 입력부를 전압 소스(고 또는 저)에 연결한다. 일부 실시예들에서, 기록 액세스 제어 라인 중 적어도 하나는 기록 액세스 제어 라인 및 데이터 입력 라인(기록 비트 라인(write bit line; WBL)) 둘 다로서 구성된다. 예를 들어, 일부 실시예들에서, 제 2 기록 액세스 제어 라인(WY)은 다수(예를 들어, 2 개의) 디지털 제어 라인을 포함하고, WY의 제어 라인의 비트 패턴은 셀에 기록된 값을 제공할 뿐만 아니라 기록 동작을 인에이블 및 디스에이블한다.
도 1에 도시된 바와 같이, 본 개시에 따른 일 실시예에서, SRAM 디바이스는 m 개의 행 및 n 개의 열로 배열된 m×n 메모리 셀(200)의 메모리 어레이(100)를 포함한다. 제 1 세트의 m 개의 기록 액세스 제어 라인 또는 행 기록 액세스 제어 라인(WX1-WXm)은 각각의 행에서 n 개의 메모리 셀(200) 각각에 연결되고; 제 2 세트의 n 개의 기록 액세스 제어 라인 또는 열 기록 액세스 제어 라인(WY1-WYn)은 각각의 열에서 m 개의 메모리 셀(200) 각각에 연결된다. 또한, 한 세트의 n 개의 판독 비트 라인(RBL1-RBLn)은 각각의 열에서 m 개의 메모리 셀(200) 각각에 연결된다.
도 2에 더 상세히 도시된 바와 같이, 일부 실시예들에서, 각각의 메모리 셀(200)은 한 쌍의 CMOS 인버터(212, 214)를 포함하는 데이터 스토리지(210)를 포함한다. 인버터(212)는 직렬로 연결된 p 형 MOS(PMOS) 트랜지스터 P2와 n 형 MOS(NMOS) 트랜지스터 N2를 포함하고, P2의 드레인과 N2의 소스는 서로 연결되어, 데이터 스토리지(210)의 출력부 QB를 형성한다. P2의 소스는 전압 공급부의 하이 엔드(예컨대, Vss)에 연결되고, N2의 드레인은 전압 공급부의 로우 엔드(예컨대, 접지)에 연결된다. P2 및 N2의 게이트는 서로 연결되어, 데이터 스토리지(210)의 입력부 Q를 형성하며, 여기서 Q 및 QB는 서로의 반전 또는 보완이다. 유사하게, 인버터(214)는 직렬로 연결된 PMOS 트랜지스터 P4 및 NMOS 트랜지스터 N4를 포함하고, P4의 드레인과 N4의 소스는 서로 연결되고 입력부 Q에 연결되며, P4 및 N4의 게이트는 서로 연결되고 출력부 QB에 연결된다.
일부 실시예들에서, 메모리 셀(200)은 NMOS 트랜지스터 N1, PMOS 트랜지스터 P3, PMOS 트랜지스터 P1 및 NMOS 트랜지스터 N3을 포함하는 제 1 세트의 기록 액세스 트랜지스터를 더 포함한다. N1 및 P3의 게이트는 서로 연결되고 행 기록 액세스 제어 라인(WX)(라인 WX1-WXm 중 하나)에 연결된다. P1 및 N3의 게이트는 서로 연결되고 행 기록 액세스 제어 라인(WX)의 반전 WXB(WX-Bar)에 연결된다. 일부 실시예들에서, 메모리 셀(200)은 NMOS 트랜지스터 N0, PMOS 트랜지스터 P5, PMOS 트랜지스터 P0 및 NMOS 트랜지스터 N5를 포함하는 제 2 세트의 기록 액세스 트랜지스터를 더 포함한다. N0 및 P5의 게이트는 서로 연결되고 열 기록 액세스 제어 라인(WY)(라인 WY1-WYn 중 하나)에 연결된다. P0 및 N5의 게이트는 서로 연결되고 열 기록 액세스 제어 라인(WY)의 반전 WYB(WY-Bar)에 연결된다. 트랜지스터 P0, P1, N1 및 N0은 전압 공급부의 하이 엔드(예컨대, VDD)와 전압 공급부의 로우 엔드(예컨대, 접지) 사이에 직렬로 연결되며, P1과 N1 사이의 접합부(junction)는 입력부 Q에 연결된다. 트랜지스터 P3 및 P5는 병렬로 연결되며, 이들의 소스는 전압 공급부의 하이 엔드에 연결되고, 이들의 드레인은 P4의 소스에 연결된다. 트랜지스터 N3 및 N5는 병렬로 연결되며, 이들의 소스는 N4의 드레인에 연결되고, 이들의 드레인은 전압 공급부의 로우 엔드에 연결된다.
일부 실시예들에서, 메모리 셀(200)은 서로 병렬로 연결된 한 쌍의 판독 액세스 트랜지스터, 즉 PMOS P8 및 NMOS N8을 더 포함한다. N8의 게이트는 판독 액세스 제어 라인(판독 워드 라인(read word line; RWL))에 연결되고, P8의 게이트는 RWL의 반전(RWLB(RWL Bar))에 연결된다. P8 및 N8의 드레인은 비트 라인 RBL(라인 RBL1-RBLn 중 하나)에 연결된다. 일부 실시예들에서, 출력부 QB는 PMOS P7 및 NMOS N7을 포함하는 CMOS 인버터(220)에 연결된다. P8 및 N8의 소스는 인버터(220)의 출력부에 연결된다.
따라서, 도 2에 도시된 각각의 메모리 셀(200)을 구성하는 16 개의 트랜지스터가 존재한다.
동작시, 데이터가 데이터 소스로부터 메모리 셀(200)로 전송되는 WRITE 동작에서, 행 워드 라인(WX)이 선택되지 않은 경우(이 경우, 로우 또는 "0", WXB = "1"), 데이터 스토리지(210)로의 입력부는 WY = "1" 및 WYB = "0"을 제외하고 WY 및 WYB의 상태에 관계없이 디스에이블된다. 따라서, WX가 선택 해제되고 WY = "1" 및 WYB = "0" 상태가 금지된 경우, 셀에 데이터를 기록하지 않는다. 행 워드 라인(WX)이 선택되면(즉, WX = "1" 및 WXB = "0"), 셀에 데이터를 기록하는 것은 WY 및 WYB의 상태에 의해 결정된다. (다시, 금지된 상태 WY = "1" 및 WYB = "0"을 제외함, 이 경우 P0, P1, N1 및 N0이 모두 전도되기 때문에 전압 공급부의 단락이 발생함). WY가 선택 해제된 경우, 즉, WY = "0" 및 WYB = "1"이면, QB (및 Q) 상태는 변경되지 않는다. 따라서 셀은 WRITE 동작으로부터 마스크된다. 즉, 데이터 비트가 WX에 의해 기록 인에이블된 행으로 전송될 때, 각각의 WY가 선택 해제된 행의 셀은 QB에서 상태의 변화를 겪지 않을 것이다. 셀 상태 QB를 업데이트하는 것은 사이클 시간이 필요한 판독-수정-기록 동작을 포함하기 때문에, 메모리 셀 출력부의 불필요한 업데이트의 제거는 그러한 동작으로 인한 시간 불이익을 줄인다.
WY와 WYB가 둘 다 "1"이면, N0, N1 및 N5가 전도되고 P0, P1 및 P5가 개방된다. 결과적으로, Q와 QB의 초기 상태에 관계없이 Q는 "0"이 되고 QB는 "1"이 되며; QB에 "1"이 기록된다. 유사하게, WY와 WYB가 둘 다 "0"이면, P0, P1 및 P5가 전도되고 N0, N1 및 N5가 개방된다. 결과적으로, Q와 QB의 초기 상태에 관계없이 Q는 "1"이 되고 QB는 "0"이 되며; QB에 "0"이 기록된다.
따라서, 열 기록 액세스 제어 라인(WY 및 WYB)은 메모리 셀에 저장될 데이터를 공급하기 위한 데이터 라인 및 셀에 대한 기록을 인에이블 및 디스에이블하는 이중 기능을 제공한다.
메모리 셀(200)의 전술된 동작은 아래 표에 요약되어 있다:
| 행 | 열 (Y&BWE) |
WX | WXB | WY | WYB | QB |
| 비선택 | 무관심 | 0 | 1 | X(금지 10) | 기록 없음 | |
| 비선택 | 1 | 0 | 0 | 1 | 기록 없음 | |
| 선택 (L 기록) |
선택 | 0 | 1 | 1 | 1 기록 | |
| 선택 (H 기록) |
1 | 0 | 0 | 0 | 0 기록 | |
메모리 셀(200)의 진리표
셀(200)의 READ 동작에서, 판독 액세스 라인이 선택될 때(RWL = "1" 및 RWLB = "0"), QB의 반전은 판독 비트 라인(RBL)으로 전달된다. 따라서, 메모리 셀(200)의 데이터 출력이 달성된다.
따라서, 열 선택 및 비트 기록 마스크 기능을 지원하는 16-트랜지스터(16-T) SRAM 셀로 구성된 SRAM 메모리 어레이(200)가 달성된다.
일부 실시예들에서, 도 3에 도시된 바와 같이, 메모리 셀을 형성하기 위해 도 2에 도시된 것에 트랜지스터가 추가될 수 있다. 여기서, 메모리 셀(300)은 도 2의 메모리 셀(200)을 형성하는 트랜지스터(P0-P5, P7, P8, N0-N5, N7 및 N8)를 포함한다. 또한, 메모리 셀(300)은 P4와 병렬로 연결된 PMOS P6 및 N4와 병렬로 연결된 NMOS N6을 포함한다. 도 2에 도시된 16-T 구조물과 비교하여, 리던던트 트랜지스터 P6 및 N6의 게이트는 QB 및 Q에 대한 추가 콘택 영역을 제공하기 때문에, 결과적으로 QB 및 Q에서의 전류 부하는 줄어든다.
일부 실시예들에서, 도 2 및 도 3에 도시된 회로는 FinFET 구조물 형태의 MOSFET에 의해 구현될 수 있다. 도 4에 도시된 바와 같이, 일부 실시예들에서, FinFET 구조물의 트랜지스터(도 4의 (a)의 400)는 때때로 "FEOL(front end of line)"으로 지칭되는 구조물을 포함하고, 이는 기판(410), 기판(410)을 덮는 격리 층(420), 핀 형태의 반도체 구조물(430)을 포함하며, 핀은 기판 상에 지지(또는 성장)되고 격리 층(420) 위로 돌출된다. 일부 실시예들에서, 폴리 실리콘 라인 형태의 폴리 실리콘("폴리") 구조물(440)이 격리 층(420)의 상부에 형성되고 다수의 측면(상면 및 2 개의 측면)에서 격리 층(420) 위로 돌출된 핀(430)의 일부를 둘러싼다. 폴리 실리콘 구조물(440)은 트랜지스터의 게이트 역할을 한다. 전도성 게이트 콘택(450)이 폴리 실리콘 구조물(440)의 상부에 형성된다. 전도성 소스 콘택(460) 및 전도성 드레인 콘택(470)이 핀(430)과 접촉하여 형성된다.
폴리 실리콘 라인을 통과하고 기판(410) 및 핀(430)에 수직인 단면도인 도 4의 (b)에 도시된 바와 같이, 일부 실시예들에서, 다수의 핀(430)이 어레이로 형성될 수 있다. 또한, 폴리 실리콘 라인을 따라 그리고 핀(430)에 평행한 입면도인 도 4의 (c)에 도시된 바와 같이, 일부 실시예들에서, 다수의 트랜지스터(400)가 공통 핀(430)을 따라 형성될 수 있다. 따라서, SRAM 디바이스는 2 차원 어레이로 형성될 수 있으며, 다수의 핀은 평행하고 다수의 셀(200, 300)은 각각의 핀(또는 핀 세트)을 따라 트랜지스터에 의해 형성된다.
예로서, 도 5에 도시된 바와 같이, 도 3의 SRAM 메모리 셀(300)은 20-트랜지스터(20-T) 셀 구조물(500)에 의해 구현될 수 있으며, 여기서 PMOS P0-P8은 공통 p 형 핀(430A)을 따라 형성되고, NMOS N0-N8은 공통 n 형 핀(430B)을 따라 형성된다. (도 5에서, 폴리 실리콘 라인(440A 및 440B)이 도시되어 있으며, 콘택은 생략되어 있다.) 일부 실시예들에서, PMOS P0-P8은 실질적으로 동일한 거리로 이격되고; 마찬가지로 NMOS N0-N8은 실질적으로 동일한 거리로 이격된다. 다른 실시예들에서, PMOS P0-P8은 다른 거리로 이격되고, NMOS N0-N8은 다른 거리로 이격된다. 예를 들어, 일부 실시예들에서, 각 그룹에서 트랜지스터 사이의 분리보다, 데이터 I/O를 인에이블 및 디스에이블하는 기능을 제공하는 트랜지스터 그룹과 셀 내의 데이터를 유지하는 기능을 제공하는 트랜지스터 그룹 사이에서 더 큰 분리를 갖는 것이 바람직하다. 따라서, 도 5에 도시된 바와 같이, P2, P3, P4, P6 및 P5 그룹의 트랜지스터는 P1, P0, P7 및 P8 그룹의 트랜지스터와 같이 실질적으로 동일한 거리만큼 이격되지만, 두 그룹 사이의 간격은 더 크다. 일 예에서, 그룹 간 간격(즉, P1과 P2 사이)은 그룹 내 간격(즉, 각 그룹 내의 이웃하는 트랜지스터 사이)의 약 2 배이다. 도 5에 도시된 바와 같이, NMOS의 유사한 구성이 만들어질 수 있다.
일부 실시예들에서, 도 5에 추가로 도시된 바와 같이, 더미 트랜지스터가 각 셀(200, 300) 내의 트랜지스터 그룹 사이에 배치될 수 있다. 도시된 예에서, 더미 트랜지스터(510A)가 PMOS P1과 P2 사이에 배치되고; 더미 트랜지스터(510B)가 NMOS N1과 N2 사이에 배치된다. 더미 트랜지스터의 삽입은 전술한 바와 같이 트랜지스터 그룹 사이의 증가된 분리 및 연결을 위한 추가된 영역(예를 들어, 폴리 실리콘 영역) 둘 다를 제공하여 로딩 밀도를 감소시킨다.
따라서, 도 5에 도시된 물리적 디바이스(500)는 10CPP 구조물을 갖는, 즉, SRAM 셀을 형성하는데 사용되는 핀의 길이를 따라 핀과 접촉하는 10 개의 폴리 실리콘 구조물(PMOS 또는 NMOS를 위한 각각의 게이트마다 하나씩)을 갖는 SRAM 메모리 셀의 20-T 구현이다.
더미 트랜지스터를 갖고 공통 핀을 따른 트랜지스터 그룹 사이의 물리적 분리가 증가된, 도 5에 도시된 구조물의 하나의 장점은 문턱 전압(VTH)과 같은 상이한 특성을 갖는 트랜지스터가 제조될 수 있다는 것이다. VTH가 높을수록 낮은 스위칭 속도의 희생으로 누설 전류가 낮아진다. 따라서, 일부 상황에서, 셀 내의 데이터를 유지하는 기능을 제공하는 트랜지스터의 경우 높은 VTH를, 데이터 I/O를 인에이블 및 디스에이블하는 기능을 제공하는 트랜지스터의 경우 낮은 VTH를 갖는 것이 유리하다. 따라서, 예를 들어, 도 6에 도시된 실시예에서, 메모리 셀(600)의 회로는 각 셀 내의 트랜지스터가 2 개의 상이한 VTH를 갖는 것을 제외하고는 도 3에 도시된 메모리 셀(300)의 회로와 동일하다. 제 1 그룹(610)은 데이터를 저장하는 역할을 하고 제 1 문턱 전압(VTH1)을 갖는 트랜지스터(P2-P6 및 N2-N6)를 포함하며, 제 2 그룹(620)은 데이터 I/O를 인에이블 및 디스에이블하는 역할을 하고 제 2 문턱 전압 VTH2 < VTH1을 갖는 트랜지스터 P0, P1, P7, P8, N0, N1, N7 및 N8을 포함한다.
물리적 레이아웃에서, 도 7에 도시된 바와 같이, 메모리 셀 구조물(700)에서 두 그룹의 트랜지스터는 각 그룹 내의 트랜지스터 간 간격보다 더 큰 거리만큼 그리고 더미 트랜지스터(710A 및 710B)에 의해 분리된다.
일부 실시예들에서, 상기 도시된 메모리 셀(200, 300)과 같은 메모리 셀은 더 양호한 성능을 용이하게 하기 위해 메모리 어레이로 물리적으로 배열될 수 있다. 예를 들어, 도 8에 도시된 실시예에서, 셀 어레이(800) 내의 메모리 셀은 연속적으로 어드레싱된 셀이 교호(alternating) (또는 주기적) 행으로 배열되고, WX (및 WXB) 및 RWL 라인과 같은 I/O 인에이블 라인이 인터리빙되도록 배열된다. 예를 들어, 도 8에 도시된 실시예에서, 메모리 셀 0 내지 7은 2 개의 행, 즉, 셀 0, 2, 4 및 6을 갖는 짝수 행(860) 및 셀 1, 3, 5, 및 7을 갖는 홀수 행(870)으로 배열된다. 셀에 대한 WX 라인(WXB 라인 포함) 및 RWL 라인은 셀이 어드레싱된 순서대로 배열된다. 따라서, 예를 들어, Cell-0(810), Cell-1(820), Cell-2(830) 및 Cell-3(840)은 짝수 행(860)과 홀수 행(870)에 교호적으로 위치하며, 각각의 기록 워드 라인(WX[0], WX[1], WX[2] 및 WX[3] (및 대응하는 WXB))은 연속적인 순서로 배열되고; 각각의 판독 워드 라인(RWL[0], RWL[1], RWL[2] 및 RWL[3])도 또한 연속적인 순서로 배열된다. 이 예에서, Cell-0 내지 Cell-7은 RBL 라인을 공유한다. 일부 실시예들에서, 메모리 셀 쌍은 공유 RBL에 걸쳐 서로의 미러 이미지로 배치된다. 예를 들어, Cell-0(810)은 가장 오른쪽 끝에 트랜지스터 P8 및 N8이 있는, 도 8에 도시된 물리적 레이아웃을 가질 수 있으며, Cell-2(830)는 레이아웃이 Cell-0과 Cell-2 사이의 경계(850)에 대해 도 8에 도시된 것의 미러 이미지인 것을 제외하고는 Cell-0과 동일한 물리적 레이아웃(가장 왼쪽 끝에 트랜지스터 P8 및 N8이 있고, 두 셀(830, 810) 사이의 경계(850)에서 RBL 라인에 대한 공유 연결을 가짐)을 가질 수 있다.
연속적으로 어드레싱된 셀(예를 들어, Cell-0 내지 Cell-7)이 단일 라인을 따라 물리적으로 배열되는 셀 배열과 비교할 때, 도 8의 인터리빙된 레이아웃에서의 RBL은 절반 길이이다. 따라서, RBL 라우팅 로딩이 줄어들어 동작 속도가 빨라지고 전력 소비가 줄어든다.
I/O 액세스 라인의 추가 인터리빙을 통해 SRAM 성능을 더욱 향상시킬 수 있다. 예를 들어, 일부 실시예들에서, 도 8에 도시된 바와 같은 단일 RBL 대신에, 도 9에 도시된 바와 같은 2 개의 RBL이 인터리빙 방식으로 사용될 수 있다. 이 예에서, 제 1 RBL인 RBL-A는 RBL의 Cells-0 내지 Cell-3에 연결되며; 제 2 RBL인 RBL-B는 RBL의 Cell-4 내지 Cell-7 등에 연결된다. RBL의 로딩 감소는 속도를 더욱 향상시킨다.
본 개시에 기술된 SRAM 셀 및 SRAM 셀 어레이의 특정 예들은 SRAM 디바이스의 개선된 성능을 용이하게 한다. 일부 실시예들에서, 개선된 성능은 비트-기록-마스크 기능을 SRAM 셀에 제공함으로써 적어도 부분적으로 제공된다. 따라서, 일부 실시예들에서, 도 10에 개략적으로 도시된 바와 같이, 도 1에 도시된 예시적인 메모리 셀 및 액세스 라인 및 표 1에 대한 추가 참조와 함께, SRAM 디바이스(100)에 데이터를 기록하는 방법(1000)은: (a) 적어도 하나의 인에이블 상태와 디스에이블 상태 사이에서 선택가능한 제 1 기록 액세스 신호를 제 1 기록 액세스 제어 라인(WX1,… 또는 WXm)을 통해 복수의 메모리 셀(예컨대, 한 행의 메모리 셀(200))에 송신하는 단계(1010), (b) 적어도 하나의 인에이블 상태와 디스에이블 상태 사이에서 각각 선택가능한 복수의 제 2 기록 액세스 신호를 각각의 제 2의 복수의 기록 액세스 제어 라인(WY1,… 또는 WYn)을 통해 복수의 메모리 셀(200) 각각에 송신하는 단계(1020), (c) 복수의 메모리 셀(200) 각각에 대해, 제 1 기록 액세스 신호 또는 각각의 제 2 기록 액세스 신호 중 어느 하나가 각각의 디스에이블 상태(표 1)에 있는 경우, 메모리 셀에 데이터 기록을 방지하는 단계(1030), 및 (d) 복수의 메모리 셀 각각에 대해, 제 1 기록 액세스 신호 및 각각의 제 2 기록 액세스 신호 둘 다가 자신들의 각각의 인에이블 상태(표 1)에 있는 경우, 메모리 셀에 데이터를 기록하는 단계(1040)를 포함한다.
일부 개시된 실시예들에 따르면, 메모리 셀은 입력부 및 출력부를 갖고, 출력 신호를, 입력부에서의 입력 신호의 상태에 대응하는 상태로 출력부에 유지하도록 구성된 데이터 스토리지를 포함한다. 데이터 스토리지에 데이터를 입력하고, 데이터 스토리지로부터 데이터를 출력하도록 액세스 제어부가 구성된다. 액세스 제어부는 적어도 하나의 판독 인에이블 상태와 적어도 하나의 판독 디스에이블 상태 사이에서 선택가능한 판독 액세스 제어 신호를 판독 액세스 제어 라인으로부터 수신하도록, 그리고 판독 액세스 제어 신호가 판독 인에이블 상태에 있을 때 데이터 스토리지의 출력부에서의 출력 신호에 대응하는 신호를 판독 신호 라인에 출력하도록 구성된 판독 액세스 제어부를 포함한다. 적어도 하나의 기록 인에이블 상태와 적어도 하나의 기록 디스에이블 상태 사이에서 선택가능한 제 1 기록 액세스 제어 신호를 제 1 기록 액세스 제어 라인으로부터 수신하도록 제 1 기록 액세스 제어부가 구성된다. 적어도 하나의 기록 인에이블 상태와 적어도 하나의 기록 디스에이블 상태 사이에서 선택가능한 제 2 기록 액세스 제어 신호를 제 2 기록 액세스 제어 라인으로부터 수신하도록 제 2 기록 액세스 제어부가 구성된다. 제 1 및 제 2 기록 액세스 제어부는, 제 1 및 제 2 기록 액세스 제어 신호 둘 다가 자신들의 각각의 기록 인에이블 상태에 있을 때에만 기록 신호 라인으로부터의 데이터 신호가 데이터 스토리지의 입력부에 기록되는 것을 허용하도록 협력적으로 구성된다.
추가 실시예들에 따르면, SRAM 디바이스는 복수의 행 및 복수의 열로 배열된 복수의 SRAM 셀을 포함한다. 복수의 제 1 기록 액세스 제어 라인은 각각 적어도 하나의 인에이블 상태와 디스에이블 상태 사이에서 선택가능한 제 1 기록 액세스 제어 신호를 각 행의 메모리 셀에 전송하도록 구성된다. 복수의 제 2 기록 액세스 제어 라인은 각각 적어도 하나의 인에이블 상태와 디스에이블 상태 사이에서 선택가능한 제 2 기록 액세스 제어 신호를 각 열의 메모리 셀에 전송하도록 구성된다. 복수의 판독 액세스 제어 라인은 각각 적어도 하나의 인에이블 상태와 디스에이블 상태 사이에서 선택가능한 판독 액세스 제어 신호를 각 행의 메모리 셀에 전송하도록 구성된다. SRAM 디바이스의 복수의 메모리 셀 각각은 데이터 스토리지 및 기록 액세스 제어부를 포함하고, 기록 액세스 제어부는 제 1 기록 액세스 제어 신호 및 제 2 기록 액세스 제어 신호를 수신하고, 수신된 제 1 및 제 2 기록 액세스 신호가 자신들의 각각의 인에이블 상태에 있을 때에만 데이터가 데이터 스토리지에 기록되는 것을 허용하도록 구성된다.
다른 실시예들에 따르면, SRAM 디바이스에 데이터를 기록하는 방법은 적어도 하나의 인에이블 상태 및 디스에이블 상태 사이에서 선택가능한 제 1 기록 액세스 신호를 제 1 기록 액세스 제어 라인을 통해 복수의 SRAM 셀에 송신하는 단계를 포함한다. 적어도 하나의 인에이블 상태와 디스에이블 상태 사이에서 각각 선택가능한 복수의 제 2 기록 액세스 신호가 각각의 제 2의 복수의 기록 액세스 제어 라인을 통해 복수의 메모리 셀 각각에 전송된다. 복수의 메모리 셀 각각에 대해, 제 1 기록 액세스 신호 또는 각각의 제 2 기록 액세스 신호 중 어느 하나가 각각의 디스에이블 상태에 있는 경우, 메모리 셀에 데이터를 기록하는 것이 방지된다. 복수의 메모리 셀 각각에 대해, 제 1 기록 액세스 신호 및 각각의 제 2 기록 액세스 신호 둘 다가 자신들의 각각의 인에이블 상태에 있는 경우, 메모리 셀에 데이터가 기록된다.
본 개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명분야의 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 메모리 셀에 있어서,
입력부 및 출력부를 갖고, 출력 신호를, 상기 입력부에서의 입력 신호의 상태에 대응하는 상태로 상기 출력부에 유지하도록 구성된 데이터 스토리지; 및
상기 데이터 스토리지에 데이터를 입력하고, 상기 데이터 스토리지로부터 데이터를 출력하도록 구성된 액세스 제어부
를 포함하고, 상기 액세스 제어부는,
적어도 하나의 판독 인에이블 상태와 적어도 하나의 판독 디스에이블 상태 사이에서 선택가능한 판독 액세스 제어 신호를 판독 액세스 제어 라인으로부터 수신하도록, 그리고 상기 판독 액세스 제어 신호가 상기 판독 인에이블 상태에 있을 때 상기 데이터 스토리지의 출력부에서의 출력 신호에 대응하는 신호를 판독 신호 라인에 출력하도록 구성된 판독 액세스 제어부;
적어도 하나의 기록 인에이블 상태와 적어도 하나의 기록 디스에이블 상태 사이에서 선택가능한 제 1 기록 액세스 제어 신호를 제 1 기록 액세스 제어 라인으로부터 수신하도록 구성된 제 1 기록 액세스 제어부; 및
적어도 하나의 기록 인에이블 상태와 적어도 하나의 기록 디스에이블 상태 사이에서 선택가능한 제 2 기록 액세스 제어 신호를 제 2 기록 액세스 제어 라인으로부터 수신하도록 구성된 제 2 기록 액세스 제어부
를 포함하고, 상기 제 1 기록 액세스 제어부 및 제 2 기록 액세스 제어부는, 상기 제 1 기록 액세스 제어 신호 및 제 2 기록 액세스 제어 신호 둘 다가 자신들의 각각의 기록 인에이블 상태들에 있을 때에만 기록 신호 라인으로부터의 데이터 신호가 상기 데이터 스토리지의 입력부에 기록되는 것을 허용하도록 협력적으로(cooperatively) 구성되는 것인, 메모리 셀.
실시예 2. 실시예 1에 있어서,
상기 데이터 스토리지는 입력부 및 출력부를 각각이 갖는 한 쌍의 인버터들을 포함하고, 상기 인버터들 각각의 입력부는 상기 인버터들 중 다른 하나의 인버터의 출력부에 연결되고, 상기 데이터 스토리지의 입력부는 상기 인버터들 중 하나의 인버터의 입력부이고, 상기 데이터 스토리지의 출력부는 상기 인버터들 중 다른 하나의 인버터의 입력부이고;
상기 제 1 기록 액세스 제어부는 제 1의 복수의 스위칭 트랜지스터들을 포함하고;
상기 제 2 기록 액세스 제어부는 제 2의 복수의 스위칭 트랜지스터들을 포함하고;
상기 판독 액세스 제어부는 제 3의 복수의 스위칭 트랜지스터들을 포함하며,
상기 제 1의 복수의 스위칭 트랜지스터들 중 적어도 하나 및 상기 제 2의 복수의 스위칭 트랜지스터들 중 적어도 하나는, 상기 제 1의 복수의 스위칭 트랜지스터들 중 적어도 하나 및 상기 제 2의 복수의 스위칭 트랜지스터들 중 적어도 하나 둘 다가 전도되고 있을 때에만 상기 데이터 스토리지의 입력부를 전압 공급부에 연결하도록 구성되는 것인, 메모리 셀.
실시예 3. 실시예 2에 있어서,
상기 한 쌍의 인버터들 각각은 접합부(junction)에서 서로 직렬로 연결된 p 형 금속 산화물 반도체(p-type metal-oxide-semiconductor; PMOS) 트랜지스터 및 n 형 금속 산화물 반도체(n-type metal-oxide-semiconductor; NMOS) 트랜지스터를 포함하고, 상기 한 쌍의 인버터들 중 하나의 인버터 내의 PMOS 트랜지스터와 NMOS 트랜지스터 사이의 접합부는 상기 데이터 스토리지의 출력부이고, 상기 한 쌍의 인버터들 중 다른 하나의 인버터의 PMOS 트랜지스터와 NMOS 트랜지스터 사이의 접합부는 상기 데이터 스토리지의 입력부이며,
상기 제 1의 복수의 스위칭 트랜지스터들, 제 2의 복수의 스위칭 트랜지스터들 및 제 3의 복수의 스위칭 트랜지스터들 각각은 PMOS 트랜지스터 또는 NMOS 트랜지스터인 것인, 메모리 셀.
실시예 4. 실시예 3에 있어서, 상기 한 쌍의 인버터들 내의 트랜지스터들은 제 1 문턱 전압을 갖고, 상기 제 1의 복수의 스위칭 트랜지스터들 중 적어도 하나 및 상기 제 2의 복수의 스위칭 트랜지스터들 중 적어도 하나는 제 2 문턱 전압을 가지며, 상기 제 2 문턱 전압은 상기 제 1 문턱 전압보다 낮은 것인, 메모리 셀.
실시예 5. 실시예 1에 있어서,
상기 제 1 기록 액세스 제어부는, 제 1의 각각의 쌍의 기록 액세스 제어 라인들로부터 제 1의 각각의 쌍의 기록 액세스 제어 신호들을 수신하도록 구성된 제 1 쌍의 기록 액세스 입력부들을 포함하고,
상기 제 2 기록 액세스 제어부는, 제 2의 각각의 쌍의 기록 액세스 제어 라인들로부터 제 2의 각각의 쌍의 기록 액세스 제어 신호들을 수신하도록 구성된 제 2 쌍의 기록 액세스 입력부들을 포함하며,
상기 메모리 셀은 제 1 전원 입력부 및 제 2 전원 입력부를 더 포함하고, 상기 제 2 전원 입력부는 상기 제 1 전원 입력부보다 더 높은 전압에 있도록 구성되는 것인, 메모리 셀.
실시예 6. 실시예 5에 있어서,
상기 데이터 스토리지는 입력부 및 출력부를 각각이 갖는 제 1 인버터 및 제 2 인버터를 포함하고, 상기 제 1 인버터 및 제 2 인버터 각각의 입력부는 상기 인버터들 중 다른 하나의 인버터의 출력부에 연결되고, 상기 데이터 스토리지의 입력부는 상기 제 1 인버터의 입력부이며, 상기 데이터 스토리지의 출력부는 상기 제 2 인버터의 입력부이고;
상기 제 1 기록 액세스 제어부는 게이트, 소스 및 드레인을 각각 갖는 제 1의 복수의 스위칭 트랜지스터들을 더 포함하고, 상기 제 1의 복수의 스위칭 트랜지스터들은,
상기 제 1 쌍의 기록 액세스 입력부들 중 제 1 기록 액세스 입력부에 자신의 게이트가 연결된 제 1 NMOS 트랜지스터;
상기 제 1 쌍의 기록 액세스 입력부들 중 제 2 기록 액세스 입력부에 자신의 게이트가 연결된 제 1 PMOS 트랜지스터;
상기 제 1 쌍의 기록 액세스 입력부들 중 상기 제 1 기록 액세스 입력부에 자신의 게이트가 연결된 제 2 PMOS 트랜지스터;
상기 제 1 쌍의 기록 액세스 입력부들 중 상기 제 2 기록 액세스 입력부에 자신의 게이트가 연결된 제 2 NMOS 트랜지스터를 포함하고;
상기 제 1 PMOS 트랜지스터의 드레인 및 상기 제 1 NMOS 트랜지스터의 소스는 상기 데이터 스토리지의 입력부에 연결되고;
상기 제 2 기록 액세스 제어부는 게이트, 소스 및 드레인을 각각 갖는 제 2의 복수의 스위칭 트랜지스터들을 더 포함하고, 상기 제 2의 복수의 스위칭 트랜지스터들은,
상기 제 2 쌍의 기록 액세스 입력부들 중 제 1 기록 액세스 입력부에 자신의 게이트가 연결되고, 상기 제 1 NMOS 트랜지스터의 드레인에 자신의 소스가 연결되며, 상기 제 1 전원 입력부에 자신의 드레인이 연결된 제 3 NMOS 트랜지스터;
상기 제 2 쌍의 기록 액세스 입력부들 중 제 2 기록 액세스 입력부에 자신의 게이트가 연결되고, 상기 제 2 전력 입력부에 자신의 소스가 연결되며, 상기 제 1 PMOS 트랜지스터의 소스에 자신의 드레인이 연결된 제 3 PMOS 트랜지스터;
상기 제 2 쌍의 기록 액세스 입력부들 중 상기 제 1 기록 액세스 입력부에 자신의 게이트가 연결되고, 상기 제 2 전원 입력부에 자신의 소스가 연결되며, 상기 제 2 PMOS 트랜지스터의 드레인에 자신의 드레인이 연결된 제 4 PMOS 트랜지스터;
상기 제 2 쌍의 기록 액세스 입력부들 중 상기 제 2 기록 액세스 입력부에 자신의 게이트가 연결되고, 상기 제 2 NMOS 트랜지스터의 소스에 자신의 소스가 연결되며, 상기 제 1 전원 입력부에 자신의 드레인이 연결된 제 4 NMOS 트랜지스터를 포함하는 것인, 메모리 셀.
실시예 7. 실시예 6에 있어서,
제 1 인버터는,
게이트, 소스 및 드레인을 각각 갖는 제 5 PMOS 트랜지스터 및 제 5 NMOS 트랜지스터를 포함하고,
상기 제 5 PMOS 트랜지스터 및 제 5 NMOS 트랜지스터의 게이트들은 상기 제 1 PMOS 트랜지스터의 드레인에 연결되고;
상기 제 5 PMOS 트랜지스터의 소스는 상기 제 2 전원 입력부에 연결되고;
상기 제 5 PMOS 트랜지스터의 드레인은 상기 제 5 NMOS 트랜지스터의 소스에 연결되고 상기 제 1 인버터의 출력부를 형성하며;
상기 제 5 NMOS 트랜지스터의 드레인은 상기 제 1 전원 입력부에 연결되고;
상기 제 2 인버터는,
게이트, 소스 및 드레인을 각각 갖는 제 6 PMOS 트랜지스터 및 제 6 NMOS 트랜지스터를 포함하고,
상기 제 6 PMOS 트랜지스터 및 제 6 NMOS 트랜지스터의 게이트들은 상기 제 5 PMOS 트랜지스터의 드레인에 연결되고;
상기 제 6 PMOS 트랜지스터의 소스는 상기 제 2 PMOS 트랜지스터의 드레인에 연결되고;
상기 제 6 PMOS 트랜지스터의 드레인은 상기 제 6 NMOS 트랜지스터의 소스 및 상기 제 2 PMOS 트랜지스터의 게이트에 연결되고, 상기 제 2 인버터의 출력부를 형성하며;
상기 제 6 NMOS 트랜지스터의 드레인은 상기 제 2 NMOS 트랜지스터의 소스에 연결되는 것인, 메모리 셀.
실시예 8. 실시예 7에 있어서,
게이트, 소스 및 드레인을 각각 갖는 제 7 PMOS 트랜지스터 및 제 7 NMOS 트랜지스터를 더 포함하고,
상기 제 7 PMOS 트랜지스터의 게이트, 소스 및 드레인은 상기 제 6 PMOS 트랜지스터의 게이트, 소스 및 드레인에 각각 연결되고;
상기 제 7 NMOS 트랜지스터의 게이트, 소스 및 드레인은 상기 제 6 NMOS 트랜지스터의 게이트, 소스 및 드레인에 각각 연결되는 것인, 메모리 셀.
실시예 9. 실시예 7에 있어서,
제 3 인버터를 더 포함하고, 상기 제 3 인버터는,
게이트, 소스 및 드레인을 각각 갖는 제 7 PMOS 트랜지스터 및 제 7 NMOS 트랜지스터를 포함하고,
상기 제 7 PMOS 트랜지스터 및 제 7 NMOS 트랜지스터의 게이트들은 상기 데이터 스토리지의 출력부에 연결되고;
상기 제 7 PMOS 트랜지스터의 소스는 상기 제 2 전원 입력부에 연결되고;
상기 제 7 PMOS 트랜지스터의 드레인은 상기 제 7 NMOS 트랜지스터의 소스에 연결되며;
상기 제 7 NMOS 트랜지스터의 드레인은 상기 제 1 전원 입력부에 연결되고;
상기 판독 액세스 제어부는,
각각의 쌍의 판독 액세스 제어 라인들로부터 각각의 쌍의 기록 액세스 제어 신호들을 수신하도록 구성된 한 쌍의 판독 액세스 입력부들;
상기 판독 신호 라인에 연결된 출력부; 및
게이트, 소스 및 드레인을 각각 갖는 제 8 NMOS 트랜지스터 및 제 8 PMOS 트랜지스터를 포함하고;
상기 제 8 NMOS 트랜지스터 및 제 8 PMOS 트랜지스터의 게이트들은 상기 한 쌍의 판독 액세스 입력부들 중 제 1 판독 액세스 입력부 및 제 2 판독 액세스 입력부에 각각 연결되고;
상기 제 8 NMOS 트랜지스터 및 제 8 PMOS 트랜지스터의 소스들은 상기 제 7 PMOS 트랜지스터의 드레인에 연결되며;
상기 제 8 NMOS 트랜지스터 및 제 8 PMOS 트랜지스터의 드레인들은 상기 판독 액세스 제어부의 출력부에 연결되는 것인, 메모리 셀.
실시예 10. 실시예 8에 있어서, 제 3 인버터를 더 포함하고, 상기 제 3 인버터는,
게이트, 소스 및 드레인을 각각 갖는 제 8 PMOS 트랜지스터 및 제 8 NMOS 트랜지스터를 포함하고,
상기 제 8 PMOS 트랜지스터 및 제 8 NMOS 트랜지스터의 게이트들은 상기 데이터 스토리지의 출력부에 연결되고;
상기 제 8 PMOS 트랜지스터의 소스는 상기 제 2 전원 입력부에 연결되고;
상기 제 8 PMOS 트랜지스터의 드레인은 상기 제 8 NMOS 트랜지스터의 소스에 연결되며;
상기 제 8 NMOS 트랜지스터의 드레인은 상기 제 1 전원 입력부에 연결되고;
상기 판독 액세스 제어부는,
각각의 쌍의 판독 액세스 제어 라인들로부터 각각의 쌍의 기록 액세스 제어 신호들을 수신하도록 구성된 한 쌍의 판독 액세스 입력부들;
상기 판독 신호 라인에 연결된 출력부; 및
게이트, 소스 및 드레인을 각각 갖는 제 9 NMOS 트랜지스터 및 제 9 PMOS 트랜지스터를 포함하고,
상기 제 9 NMOS 트랜지스터 및 제 9 PMOS 트랜지스터의 게이트들은 상기 한 쌍의 판독 액세스 입력부들 중 제 1 판독 액세스 입력부 및 제 2 판독 액세스 입력부에 각각 연결되고;
상기 제 9 NMOS 트랜지스터 및 제 9 PMOS 트랜지스터의 소스들은 상기 제 8 PMOS 트랜지스터의 드레인에 연결되며;
상기 제 9 NMOS 트랜지스터 및 제 9 PMOS 트랜지스터의 드레인들은 상기 판독 액세스 제어부의 출력부에 연결되는 것인, 메모리 셀.
실시예 11. 실시예 9에 있어서, 상기 제 2 NMOS 트랜지스터, 제 4 NMOS 트랜지스터, 제 5 NMOS 트랜지스터 및 제 6 NMOS 트랜지스터, 및 상기 제 2 PMOS 트랜지스터, 제 4 PMOS 트랜지스터, 제 5 PMOS 트랜지스터 및 제 6 PMOS 트랜지스터 중 적어도 하나는 제 1 문턱 전압을 갖고, 상기 제 1 NMOS 트랜지스터, 제 3 NMOS 트랜지스터, 제 7 NMOS 트랜지스터 및 제 8 NMOS 트랜지스터, 및 상기 제 1 PMOS 트랜지스터, 제 3 PMOS 트랜지스터, 제 7 PMOS 트랜지스터 및 제 8 PMOS 트랜지스터 중 적어도 하나는 제 2 문턱 전압을 가지며, 상기 제 2 문턱 전압은 상기 제 1 문턱 전압보다 낮은 것인, 메모리 셀.
실시예 12. 실시예 10에 있어서, 상기 제 2 NMOS 트랜지스터, 제 4 NMOS 트랜지스터, 제 5 NMOS 트랜지스터, 제 6 NMOS 트랜지스터 및 제 7 NMOS 트랜지스터, 및 상기 제 2 PMOS 트랜지스터, 제 4 PMOS 트랜지스터, 제 5 PMOS 트랜지스터, 제 6 PMOS 트랜지스터 및 제 7 PMOS 트랜지스터 중 적어도 하나는 제 1 문턱 전압을 가지며, 상기 제 1 NMOS 트랜지스터, 제 3 NMOS 트랜지스터, 제 8 NMOS 트랜지스터 및 제 9 NMOS 트랜지스터, 및 상기 제 1 PMOS 트랜지스터, 제 3 PMOS 트랜지스터, 제 8 PMOS 트랜지스터 및 제 9 PMOS 트랜지스터 중 적어도 하나는 제 2 문턱 전압을 가지며, 상기 제 2 문턱 전압은 상기 제 1 문턱 전압보다 낮은 것인, 메모리 셀.
실시예 13. 실시예 3에 있어서, 상기 NMOS 트랜지스터들 및 PMOS 트랜지스터들 각각은 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)이고, 상기 NMOS 트랜지스터들은 제 1 공통 핀을 공유하고 상기 제 1 공통 핀을 따라 배치되며, 상기 PMOS 트랜지스터들은 제 2 공통 핀을 공유하고 상기 제 2 공통 핀을 따라 배치되는 것인, 메모리 셀.
실시예 14. 실시예 12에 있어서,
상기 NMOS 트랜지스터들 및 PMOS 트랜지스터들 각각은 핀 전계 효과 트랜지스터(FinFET)이고, 상기 NMOS 트랜지스터들은 제 1 공통 핀을 공유하고 상기 제 1 공통 핀을 따라 배치되며, 상기 PMOS 트랜지스터들은 상기 제 1 공통 핀과 평행하고 상기 제 1 공통 핀에 인접하게 배치된 제 2 공통 핀을 공유하고 상기 제 2 공통 핀을 따라 배치되고,
상기 제 2 MOS 트랜지스터, 제 4 MOS 트랜지스터, 제 5 MOS 트랜지스터, 제 6 MOS 트랜지스터 및 제 7 NMOS 트랜지스터, 및 상기 제 2 PMOS 트랜지스터, 제 4 PMOS 트랜지스터, 제 5 PMOS 트랜지스터, 제 6 PMOS 트랜지스터 및 제 7 PMOS 트랜지스터는 제 1 문턱 전압을 가지며, 상기 제 1 NMOS 트랜지스터, 제 3 NMOS 트랜지스터, 제 8 NMOS 트랜지스터 및 제 9 NMOS 트랜지스터, 및 상기 제 1 PMOS 트랜지스터, 제 3 PMOS 트랜지스터, 제 8 PMOS 트랜지스터 및 제 9 PMOS 트랜지스터는 제 2 문턱 전압을 가지며,
상기 제 1 문턱 전압을 갖는 상기 NMOS 트랜지스터들은 제 1 간격으로 상기 제 1 공통 핀을 따라 균일하게 이격되고, 상기 제 2 문턱 전압을 갖는 상기 NMOS 트랜지스터들은 상기 제 1 간격으로 상기 제 1 공통 핀을 따라 균일하게 이격되고, 상기 제 1 문턱 전압을 갖는 상기 NMOS 트랜지스터들과 상기 제 2 문턱 전압을 갖는 상기 NMOS 트랜지스터들은 상기 제 1 간격보다 큰 제 2 간격만큼 이격되며,
상기 제 1 문턱 전압을 갖는 상기 PMOS 트랜지스터들은 상기 제 1 간격으로 상기 제 2 공통 핀을 따라 균일하게 이격되고, 상기 제 2 문턱 전압을 갖는 PMOS 트랜지스터들은 상기 제 1 간격으로 상기 제 2 공통 핀을 따라 균일하게 이격되고, 상기 제 1 문턱 전압을 갖는 상기 PMOS 트랜지스터들과 상기 제 2 문턱 전압을 갖는 상기 PMOS 트랜지스터들은 상기 제 1 간격보다 큰 제 2 간격만큼 이격되는 것인, 메모리 셀.
실시예 15. 실시예 14에 있어서,
상기 제 1 공통 핀을 따라 그리고 상기 제 1 문턱 전압을 갖는 상기 NMOS 트랜지스터들과 상기 제 2 문턱 전압을 갖는 상기 NMOS 트랜지스터들 사이에 배치된 제 1 더미 트랜지스터; 및
상기 제 2 공통 핀을 따라 그리고 상기 제 1 문턱 전압을 갖는 상기 PMOS 트랜지스터들과 상기 제 2 문턱 전압을 갖는 상기 PMOS 트랜지스터들 사이에 배치된 제 2 더미 트랜지스터
를 더 포함하는 메모리 셀.
실시예 16. 실시예 1의 복수의 메모리 셀들을 포함하는 메모리 어레이에 있어서, 상기 복수의 메모리 셀들은 복수의 행들 및 복수의 열들의 어레이로 배열되고,
각각의 복수의 메모리 셀들에 대한 상기 제 1 기록 액세스 제어 라인들은 제 1 방향으로 연장되는 선형 어레이로 배열되고,
각각의 복수의 메모리 셀들에 대한 상기 제 1 기록 액세스 제어부들은 상기 제 1 방향을 따라 잇따르는 순서(successive order)로 각각의 제 1 기록 액세스 제어 신호들을 수신하도록 구성되며,
상기 복수의 메모리 셀들은 교호 행(alternating row)들로 그리고 상기 제 1 방향으로 정렬되는 것인, 메모리 어레이.
실시예 17. 실시예 16에 있어서,
각각의 복수의 메모리 셀들에 대한 상기 판독 액세스 제어 라인은 상기 제 1 방향에 수직인 제 2 방향으로 연장되는 선형 어레이로 배열되고,
각각의 복수의 메모리 셀들에 대한 상기 판독 액세스 제어부는 상기 제 2 방향을 따라 잇따르는 순서로 각각의 판독 액세스 제어 신호들을 수신하도록 구성되며,
상기 복수의 메모리 셀들은 교호 열들로 그리고 상기 제 2 방향으로 정렬되는 것인, 메모리 어레이.
실시예 18. 정적 랜덤 액세스 메모리(static random access memory; SRAM) 디바이스에 있어서,
복수의 행들 및 복수의 열들로 배열된 복수의 SRAM 셀들;
적어도 인에이블 상태와 디스에이블 상태 사이에서 선택가능한 제 1 기록 액세스 제어 신호를 각각의 행 내의 메모리 셀들에 전송하도록 각각 구성된 복수의 제 1 기록 액세스 제어 라인들;
적어도 인에이블 상태와 디스에이블 상태 사이에서 선택가능한 제 2 기록 액세스 제어 신호를 각각의 열 내의 메모리 셀들에 전송하도록 각각 구성된 복수의 제 2 기록 액세스 제어 라인들; 및
적어도 인에이블 상태와 디스에이블 상태 사이에서 선택가능한 판독 액세스 제어 신호를 각각의 행 내의 메모리 셀들에 전송하도록 각각 구성된 복수의 판독 액세스 제어 라인들
을 포함하고,
상기 SRAM 디바이스 내의 복수의 메모리 셀들 각각은 데이터 스토리지 및 기록 액세스 제어부를 포함하고, 상기 기록 액세스 제어부는 상기 제 1 기록 액세스 제어 신호 및 제 2 기록 액세스 제어 신호를 수신하도록, 그리고 상기 수신된 제 1 기록 액세스 신호 및 제 2 기록 액세스 신호가 자신들의 각각의 인에이블 상태들에 있을 때에만 데이터가 상기 데이터 스토리지에 기록되는 것을 허용하도록 구성되는 것인, 정적 랜덤 액세스 메모리(SRAM) 디바이스.
실시예 19. 실시예 18에 있어서, 상기 제 2 기록 액세스 제어 신호의 인에이블 상태는 제 1 인에이블 상태 및 제 2 인에이블 상태를 포함하고, 각각의 메모리 셀 내의 기록 액세스 제어부는, 상기 수신된 제 1 기록 액세스 신호가 자신의 각각의 인에이블 상태에 있고 상기 수신된 제 2 기록 액세스 신호가 자신의 각각의 제 1 인에이블 상태에 있을 때 상기 데이터 스토리지가 제 1의 미리결정된 값을 저장하게 하도록, 그리고 상기 수신된 제 1 기록 액세스 신호가 자신의 각각의 인에이블 상태에 있고 상기 수신된 제 2 기록 액세스 신호가 자신의 각각의 제 2 인에이블 상태에 있을 때 상기 데이터 스토리지가 제 2의 미리결정된 값을 저장하게 하도록 구성되는 것인, SRAM 디바이스.
실시예 20. SRAM 디바이스에 데이터를 기록하는 방법에 있어서,
적어도 인에이블 상태와 디스에이블 상태 사이에서 선택가능한 제 1 기록 액세스 신호를 제 1 기록 액세스 제어 라인을 통해 복수의 SRAM 셀들에 송신하는 단계;
각각이 적어도 인에이블 상태와 디스에이블 상태 사이에서 선택가능한 복수의 제 2 기록 액세스 신호들을 각각의 제 2의 복수의 기록 액세스 제어 라인들을 통해 상기 복수의 메모리 셀들 각각에 송신하는 단계;
상기 복수의 메모리 셀들 각각에 대해, 상기 제 1 기록 액세스 신호 또는 각각의 제 2 기록 액세스 신호 중 어느 하나가 자신의 각각의 디스에이블 상태에 있으면, 상기 메모리 셀에 데이터를 기록하는 것을 방지하는 단계; 및
상기 복수의 메모리 셀들 각각에 대해, 상기 제 1 기록 액세스 신호 및 각각의 제 2 기록 액세스 신호 둘 다가 자신의 각각의 인에이블 상태들에 있으면, 상기 메모리 셀에 데이터를 기록하는 단계
를 포함하는, SRAM 디바이스에 데이터를 기록하는 방법.
Claims (10)
- 메모리 셀에 있어서,
입력부 및 출력부를 갖고, 출력 신호를, 상기 입력부에서의 입력 신호의 상태에 대응하는 상태로 상기 출력부에 유지하도록 구성된 데이터 스토리지; 및
상기 데이터 스토리지에 데이터를 입력하고, 상기 데이터 스토리지로부터 데이터를 출력하도록 구성된 액세스 제어부
를 포함하고, 상기 액세스 제어부는,
적어도 하나의 판독 인에이블 상태와 적어도 하나의 판독 디스에이블 상태 사이에서 선택가능한 판독 액세스 제어 신호를 판독 액세스 제어 라인으로부터 수신하도록, 그리고 상기 판독 액세스 제어 신호가 상기 판독 인에이블 상태에 있을 때 상기 데이터 스토리지의 출력부에서의 출력 신호에 대응하는 신호를 판독 신호 라인에 출력하도록 구성된 판독 액세스 제어부;
적어도 하나의 기록 인에이블 상태와 적어도 하나의 기록 디스에이블 상태 사이에서 선택가능한 제 1 기록 액세스 제어 신호를 제 1 기록 액세스 제어 라인으로부터 수신하도록 구성된 제 1 기록 액세스 제어부; 및
적어도 하나의 기록 인에이블 상태와 적어도 하나의 기록 디스에이블 상태 사이에서 선택가능한 제 2 기록 액세스 제어 신호를 제 2 기록 액세스 제어 라인으로부터 수신하도록 구성된 제 2 기록 액세스 제어부
를 포함하고, 상기 제 1 기록 액세스 제어부 및 제 2 기록 액세스 제어부는, 상기 제 1 기록 액세스 제어 신호 및 제 2 기록 액세스 제어 신호 둘 다가 자신들의 각각의 기록 인에이블 상태들에 있을 때에만 기록 신호 라인으로부터의 데이터 신호가 상기 데이터 스토리지의 입력부에 기록되는 것을 허용하도록 협력적으로(cooperatively) 구성되는 것인, 메모리 셀. - 제 1 항에 있어서,
상기 데이터 스토리지는 입력부 및 출력부를 각각이 갖는 한 쌍의 인버터들을 포함하고, 상기 인버터들 각각의 입력부는 상기 인버터들 중 다른 하나의 인버터의 출력부에 연결되고, 상기 데이터 스토리지의 입력부는 상기 인버터들 중 하나의 인버터의 입력부이고, 상기 데이터 스토리지의 출력부는 상기 인버터들 중 다른 하나의 인버터의 입력부이고;
상기 제 1 기록 액세스 제어부는 제 1의 복수의 스위칭 트랜지스터들을 포함하고;
상기 제 2 기록 액세스 제어부는 제 2의 복수의 스위칭 트랜지스터들을 포함하고;
상기 판독 액세스 제어부는 제 3의 복수의 스위칭 트랜지스터들을 포함하며,
상기 제 1의 복수의 스위칭 트랜지스터들 중 적어도 하나 및 상기 제 2의 복수의 스위칭 트랜지스터들 중 적어도 하나는, 상기 제 1의 복수의 스위칭 트랜지스터들 중 적어도 하나 및 상기 제 2의 복수의 스위칭 트랜지스터들 중 적어도 하나 둘 다가 전도되고 있을 때에만 상기 데이터 스토리지의 입력부를 전압 공급부에 연결하도록 구성되는 것인, 메모리 셀. - 제 2 항에 있어서,
상기 한 쌍의 인버터들 각각은 접합부(junction)에서 서로 직렬로 연결된 p 형 금속 산화물 반도체(p-type metal-oxide-semiconductor; PMOS) 트랜지스터 및 n 형 금속 산화물 반도체(n-type metal-oxide-semiconductor; NMOS) 트랜지스터를 포함하고, 상기 한 쌍의 인버터들 중 하나의 인버터 내의 PMOS 트랜지스터와 NMOS 트랜지스터 사이의 접합부는 상기 데이터 스토리지의 출력부이고, 상기 한 쌍의 인버터들 중 다른 하나의 인버터 내의 PMOS 트랜지스터와 NMOS 트랜지스터 사이의 접합부는 상기 데이터 스토리지의 입력부이며,
상기 제 1의 복수의 스위칭 트랜지스터들, 제 2의 복수의 스위칭 트랜지스터들 및 제 3의 복수의 스위칭 트랜지스터들 각각은 PMOS 트랜지스터 또는 NMOS 트랜지스터인 것인, 메모리 셀. - 제 3 항에 있어서, 상기 한 쌍의 인버터들 내의 트랜지스터들은 제 1 문턱 전압을 갖고, 상기 제 1의 복수의 스위칭 트랜지스터들 중 적어도 하나 및 상기 제 2의 복수의 스위칭 트랜지스터들 중 적어도 하나는 제 2 문턱 전압을 가지며, 상기 제 2 문턱 전압은 상기 제 1 문턱 전압보다 낮은 것인, 메모리 셀.
- 제 1 항에 있어서,
상기 제 1 기록 액세스 제어부는, 제 1의 각각의 쌍의 기록 액세스 제어 라인들로부터 제 1의 각각의 쌍의 기록 액세스 제어 신호들을 수신하도록 구성된 제 1 쌍의 기록 액세스 입력부들을 포함하고,
상기 제 2 기록 액세스 제어부는, 제 2의 각각의 쌍의 기록 액세스 제어 라인들로부터 제 2의 각각의 쌍의 기록 액세스 제어 신호들을 수신하도록 구성된 제 2 쌍의 기록 액세스 입력부들을 포함하며,
상기 메모리 셀은 제 1 전원 입력부 및 제 2 전원 입력부를 더 포함하고, 상기 제 2 전원 입력부는 상기 제 1 전원 입력부보다 더 높은 전압에 있도록 구성되는 것인, 메모리 셀. - 제 5 항에 있어서,
상기 데이터 스토리지는 입력부 및 출력부를 각각이 갖는 제 1 인버터 및 제 2 인버터를 포함하고, 상기 제 1 인버터 및 제 2 인버터 각각의 입력부는 상기 인버터들 중 다른 하나의 인버터의 출력부에 연결되고, 상기 데이터 스토리지의 입력부는 상기 제 1 인버터의 입력부이며, 상기 데이터 스토리지의 출력부는 상기 제 2 인버터의 입력부이고;
상기 제 1 기록 액세스 제어부는 게이트, 소스 및 드레인을 각각 갖는 제 1의 복수의 스위칭 트랜지스터들을 더 포함하고, 상기 제 1의 복수의 스위칭 트랜지스터들은,
상기 제 1 쌍의 기록 액세스 입력부들 중 제 1 기록 액세스 입력부에 자신의 게이트가 연결된 제 1 NMOS 트랜지스터;
상기 제 1 쌍의 기록 액세스 입력부들 중 제 2 기록 액세스 입력부에 자신의 게이트가 연결된 제 1 PMOS 트랜지스터;
상기 제 1 쌍의 기록 액세스 입력부들 중 상기 제 1 기록 액세스 입력부에 자신의 게이트가 연결된 제 2 PMOS 트랜지스터;
상기 제 1 쌍의 기록 액세스 입력부들 중 상기 제 2 기록 액세스 입력부에 자신의 게이트가 연결된 제 2 NMOS 트랜지스터를 포함하고;
상기 제 1 PMOS 트랜지스터의 드레인 및 상기 제 1 NMOS 트랜지스터의 소스는 상기 데이터 스토리지의 입력부에 연결되고;
상기 제 2 기록 액세스 제어부는 게이트, 소스 및 드레인을 각각 갖는 제 2의 복수의 스위칭 트랜지스터들을 더 포함하고, 상기 제 2의 복수의 스위칭 트랜지스터들은,
상기 제 2 쌍의 기록 액세스 입력부들 중 제 1 기록 액세스 입력부에 자신의 게이트가 연결되고, 상기 제 1 NMOS 트랜지스터의 드레인에 자신의 소스가 연결되며, 상기 제 1 전원 입력부에 자신의 드레인이 연결된 제 3 NMOS 트랜지스터;
상기 제 2 쌍의 기록 액세스 입력부들 중 제 2 기록 액세스 입력부에 자신의 게이트가 연결되고, 상기 제 2 전원 입력부에 자신의 소스가 연결되며, 상기 제 1 PMOS 트랜지스터의 소스에 자신의 드레인이 연결된 제 3 PMOS 트랜지스터;
상기 제 2 쌍의 기록 액세스 입력부들 중 상기 제 1 기록 액세스 입력부에 자신의 게이트가 연결되고, 상기 제 2 전원 입력부에 자신의 소스가 연결되며, 상기 제 2 PMOS 트랜지스터의 드레인에 자신의 드레인이 연결된 제 4 PMOS 트랜지스터;
상기 제 2 쌍의 기록 액세스 입력부들 중 상기 제 2 기록 액세스 입력부에 자신의 게이트가 연결되고, 상기 제 2 NMOS 트랜지스터의 소스에 자신의 소스가 연결되며, 상기 제 1 전원 입력부에 자신의 드레인이 연결된 제 4 NMOS 트랜지스터를 포함하는 것인, 메모리 셀. - 제 6 항에 있어서,
제 1 인버터는,
게이트, 소스 및 드레인을 각각 갖는 제 5 PMOS 트랜지스터 및 제 5 NMOS 트랜지스터를 포함하고,
상기 제 5 PMOS 트랜지스터 및 제 5 NMOS 트랜지스터의 게이트들은 상기 제 1 PMOS 트랜지스터의 드레인에 연결되고;
상기 제 5 PMOS 트랜지스터의 소스는 상기 제 2 전원 입력부에 연결되고;
상기 제 5 PMOS 트랜지스터의 드레인은 상기 제 5 NMOS 트랜지스터의 소스에 연결되고 상기 제 1 인버터의 출력부를 형성하며;
상기 제 5 NMOS 트랜지스터의 드레인은 상기 제 1 전원 입력부에 연결되고;
상기 제 2 인버터는,
게이트, 소스 및 드레인을 각각 갖는 제 6 PMOS 트랜지스터 및 제 6 NMOS 트랜지스터를 포함하고,
상기 제 6 PMOS 트랜지스터 및 제 6 NMOS 트랜지스터의 게이트들은 상기 제 5 PMOS 트랜지스터의 드레인에 연결되고;
상기 제 6 PMOS 트랜지스터의 소스는 상기 제 2 PMOS 트랜지스터의 드레인에 연결되고;
상기 제 6 PMOS 트랜지스터의 드레인은 상기 제 6 NMOS 트랜지스터의 소스 및 상기 제 2 PMOS 트랜지스터의 게이트에 연결되고, 상기 제 2 인버터의 출력부를 형성하며;
상기 제 6 NMOS 트랜지스터의 드레인은 상기 제 2 NMOS 트랜지스터의 소스에 연결되는 것인, 메모리 셀. - 제 1 항의 복수의 메모리 셀들을 포함하는 메모리 어레이에 있어서, 상기 복수의 메모리 셀들은 복수의 행들 및 복수의 열들의 어레이로 배열되고,
각각의 복수의 메모리 셀들에 대한 상기 제 1 기록 액세스 제어 라인들은 제 1 방향으로 연장되는 선형 어레이로 배열되고,
각각의 복수의 메모리 셀들에 대한 상기 제 1 기록 액세스 제어부들은 상기 제 1 방향을 따라 잇따르는 순서(successive order)로 각각의 제 1 기록 액세스 제어 신호들을 수신하도록 구성되며,
상기 복수의 메모리 셀들은 교호 행(alternating row)들로 그리고 상기 제 1 방향으로 정렬되는 것인, 메모리 어레이. - 정적 랜덤 액세스 메모리(static random access memory; SRAM) 디바이스에 있어서,
복수의 행들 및 복수의 열들로 배열된 복수의 SRAM 셀들;
적어도 인에이블 상태와 디스에이블 상태 사이에서 선택가능한 제 1 기록 액세스 제어 신호를 각각의 행 내의 메모리 셀들에 전송하도록 각각 구성된 복수의 제 1 기록 액세스 제어 라인들;
적어도 인에이블 상태와 디스에이블 상태 사이에서 선택가능한 제 2 기록 액세스 제어 신호를 각각의 열 내의 메모리 셀들에 전송하도록 각각 구성된 복수의 제 2 기록 액세스 제어 라인들; 및
적어도 인에이블 상태와 디스에이블 상태 사이에서 선택가능한 판독 액세스 제어 신호를 각각의 행 내의 메모리 셀들에 전송하도록 각각 구성된 복수의 판독 액세스 제어 라인들
을 포함하고,
상기 SRAM 디바이스 내의 복수의 메모리 셀들 각각은 데이터 스토리지 및 기록 액세스 제어부를 포함하고, 상기 기록 액세스 제어부는 상기 제 1 기록 액세스 제어 신호 및 제 2 기록 액세스 제어 신호를 수신하도록, 그리고 상기 수신된 제 1 기록 액세스 신호 및 제 2 기록 액세스 신호가 자신들의 각각의 인에이블 상태들에 있을 때에만 데이터가 상기 데이터 스토리지에 기록되는 것을 허용하도록 구성되는 것인, 정적 랜덤 액세스 메모리(SRAM) 디바이스. - SRAM 디바이스에 데이터를 기록하는 방법에 있어서,
적어도 인에이블 상태와 디스에이블 상태 사이에서 선택가능한 제 1 기록 액세스 신호를 제 1 기록 액세스 제어 라인을 통해 복수의 SRAM 셀들에 송신하는 단계;
각각이 적어도 인에이블 상태와 디스에이블 상태 사이에서 선택가능한 복수의 제 2 기록 액세스 신호들을 각각의 제 2의 복수의 기록 액세스 제어 라인들을 통해 상기 복수의 메모리 셀들 각각에 송신하는 단계;
상기 복수의 메모리 셀들 각각에 대해, 상기 제 1 기록 액세스 신호 또는 각각의 제 2 기록 액세스 신호 중 어느 하나가 자신의 각각의 디스에이블 상태에 있으면, 상기 메모리 셀에 데이터를 기록하는 것을 방지하는 단계; 및
상기 복수의 메모리 셀들 각각에 대해, 상기 제 1 기록 액세스 신호 및 각각의 제 2 기록 액세스 신호 둘 다가 자신의 각각의 인에이블 상태들에 있으면, 상기 메모리 셀에 데이터를 기록하는 단계
를 포함하는, SRAM 디바이스에 데이터를 기록하는 방법.
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| US7106620B2 (en) * | 2004-12-30 | 2006-09-12 | International Business Machines Corporation | Memory cell having improved read stability |
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| US8832508B2 (en) * | 2010-11-18 | 2014-09-09 | Advanced Micro Devices, Inc. | Apparatus and methods for testing writability and readability of memory cell arrays |
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| US8441842B2 (en) * | 2010-12-21 | 2013-05-14 | Lsi Corporation | Memory device having memory cells with enhanced low voltage write capability |
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