DE102019133640A1 - Bitzelle, die eine bit-schreib-maskierungsfunktion unterstützt - Google Patents

Bitzelle, die eine bit-schreib-maskierungsfunktion unterstützt Download PDF

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Abstract

Ein SRAM (statischer Direktzugriffsspeicher) weist Folgendes auf: mehrere Speicherzellen, wobei jede Speicherzelle eine Datenspeichereinheit aufweist; ein Eingabe-/Ausgabe-Steuerelement, das so eingerichtet ist, dass es Daten in eine Datenleitung (BL) eingibt und aus dieser ausgibt; und mehrere Zugriffssteuerelemente, die jeweils mit mindestens zwei Zugriffssteuerleitungen (WLs) verbunden sind und so eingerichtet sind, dass sie die Dateneingabe und -ausgabe in die / aus den mindestens zwei WLs (WX und WY) aktivieren und deaktivieren. Die Zugriffssteuerelemente sind so konfiguriert, dass sie die Dateneingabe nur dann zulassen, wenn beide WLs in ihren jeweiligen Zuständen sind, die die Dateneingabe zulassen. Ein Verfahren zum Schreiben von Daten in eine Gruppe von SRAM-Zellen weist die folgenden Schritte auf: Senden eines ersten Schreib-Aktivierungssignals über eine erste WL an die Zellen; Senden einer Gruppe von jeweiligen zweiten Schreib-Aktivierungssignalen an die jeweiligen Zellen; und für jede der Zellen Verhindern eines Schreibens von Daten in die Zelle, wenn entweder das erste Schreib-Aktivierungssignal oder das jeweilige zweite Schreib-Aktivierungssignal in einem Deaktivierungszustand ist.

Description

  • Hintergrund
  • Die vorliegende Erfindung betrifft allgemein Halbleiter-Speicherzellen, wie etwa SRAM-Zellen (SRAM: statischer Direktzugriffsspeicher), und Matrizen von diesen Speicherzellen. Ein Halbleiterspeicher ist eine elektronische Datenspeichervorrichtung, die auf einem Halbleiter-basierten integrierten Schaltkreis implementiert ist. Ein Halbleiterspeicher wird in vielen verschiedenen Arten und Technologien hergestellt. Ein Halbleiterspeicher hat viel kürzere Zugriffszeiten als viele andere Arten von Datenspeichern. Zum Beispiel kann ein Datenbyte oft in einigen Nanosekunden in einen Halbleiterspeicher geschrieben oder aus diesem gelesen werden, während die Zugriffszeit für einen rotierenden Speicher, wie etwa Festplatten, im Bereich von Millisekunden liegt. Unter anderem aus diesen Gründen wird ein Halbleiterspeicher als ein Hauptspeicher für Computerspeicher verwendet, um unter anderem Daten zu halten, die der Computer gerade verarbeitet.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 zeigt eine Prinzipdarstellung einer Speichermatrix mit zugehörigen Zugriffsleitungen gemäß einigen Ausführungsformen.
    • 2 zeigt eine Prinzipdarstellung einer SRAM-Zelle (SRAM: statischer Direktzugriffsspeicher) gemäß einigen Ausführungsformen.
    • 3 zeigt eine Prinzipdarstellung einer weiteren SRAM-Zelle gemäß einigen Ausführungsformen.
    • 4 zeigt eine beispielhafte Struktur eines Transistors, der in einer SRAM-Zelle gemäß einigen Ausführungsformen verwendet werden kann, wobei 4(a) eine perspektivische Darstellung des Transistors zeigt, 4(b) eine vertikale Schnittansicht entlang einer Polysiliziumleitung (Poly-Leitung) zeigt, und 4(c) eine Seitenansicht entlang der Poly-Leitung zeigt.
    • 5 zeigt ein schematisches physisches Layout der SRAM-Zelle von 2 gemäß einigen Ausführungsformen.
    • 6 zeigt eine Prinzipdarstellung einer weiteren SRAM-Zelle gemäß einigen Ausführungsformen.
    • 7 zeigt ein schematisches physisches Layout der SRAM-Zelle von 4 gemäß einigen Ausführungsformen.
    • 8 zeigt schematisch einen Teil einer Speicherzellenmatrix mit überlagerten Wortleitungen gemäß einigen Ausführungsformen.
    • 9 zeigt schematisch einen Teil einer Speicherzellenmatrix mit überlagerten Wortleitungen und überlagerten Bitleitungen gemäß einigen Ausführungsformen.
    • 10 stellt ein Verfahren zum Beschreiben einer Speicherzelle gemäß einigen Ausführungsformen dar.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Eine SRAM-Vorrichtung (SRAM: statischer Direktzugriffsspeicher) weist eine Matrix von Speicherzellen auf, die jeweils ein Speicherbit darstellen und eine Anzahl von Transistoren aufweisen. In einigen Beispielen kann jede SRAM-Zelle einen Datenspeicher aufweisen, wie etwa ein Paar Inverter, z. B. CMOS-Inverter (CMOS: Metalloxidhalbleiter), die in einer Rückkopplungsschleife verbunden sind, d. h., der Ausgang eines Inverters ist mit dem Eingang eines anderen Inverters verbunden. Die Speicherzelle kann somit zwei Eingänge/Ausgänge haben, die Gegenstücke zueinander sind. Eine SRAM-Zelle kann außerdem Zugriffstransistoren zum Umschalten von Ein- und Ausschaltverbindungen mit den Eingängen/Ausgängen von den Datenleitungen [Bitleitungen (BLs)] aufweisen, wodurch eine Eingabe und eine Ausgabe (E/A) in die und von der Zelle aktiviert und deaktiviert werden. Die Zugriffstransistoren können mit Signalen von Zugriffssteuerleitungen [Wortleitungen (WLs)] ein- oder ausgeschaltet werden, die mit Steueranschlüssen verbunden sind, wie etwa Gates von Feldeffekttransistoren (FETs) oder insbesondere von Metalloxidhalbleiter-FETs (MOSFETs).
  • In einigen Beispielen werden Transistoren unter Verwendung einer Finnen-Feldeffekttransistor(FinFET)-Architektur hergestellt. Zum Beispiel kann eine Polysiliziumstruktur mit einer Halbleiterfinne verbunden werden, die sich über einem Isoliermaterial erstreckt. Die Polysiliziumstruktur fungiert als das Gate des FinFET, sodass eine an die Polysiliziumstruktur angelegte Spannung den Elektronenstrom zwischen Source-/Drain(S/D)-Kontakten bestimmt, die mit der Finne auf gegenüberliegenden Seiten der Polysiliziumstruktur verbunden sind. Eine Schwellenspannung des FinFET ist die Mindestspannung, bei der der Transistor als eingeschaltet angesehen wird, sodass ein relevanter Strom zwischen den S/D-Kontakten fließen kann. Die Anzahl von Polysiliziumstrukturen, die in Kontakt mit einer Finne entlang ihrer Länge sind und bei der Herstellung einer SRAM-Zelle verwendet werden, kann als ein „Rasterabstand“, der oft als ein „Kontakt-Poly-Abstand“ oder CPP bezeichnet wird, der SRAM-Zelle entlang einer Dimension angesehen werden. Der CPP ist zumindest teilweise maßgebend für die Dichte der SRAM-Vorrichtung.
  • Gemäß bestimmten Aspekten der vorliegenden Erfindung weist eine SRAM-Vorrichtung mehrere Speicherzellen auf, die in Zeilen und Spalten, strukturell und/oder logisch angeordnet werden können. Jede Speicherzelle weist Folgendes auf: einen Datenspeicher; ein Daten-E/A-Steuerelement, das so eingerichtet ist, dass es Daten über eine Datenleitung (BL) in den Datenspeicher eingibt und aus diesem ausgibt; und mehrere Zugriffssteuerelemente, die jeweils mit mindestens zwei Zugriffssteuerleitungen (WLs) verbunden sind und so eingerichtet sind, dass sie die Dateneingabe und -ausgabe in die / aus den mindestens zwei WLs (WX und WY) aktivieren und deaktivieren. Bei einigen Ausführungsformen ist das Zugriffssteuerelement so konfiguriert, dass es eine Dateneingabe nur dann zulässt, wenn beide WLs in ihren jeweiligen Zuständen sind, die die Dateneingabe zulassen. Der Datenspeicher weist zwei CMOS-Inverter auf, die bei einigen Ausführungsformen in einer Rückkopplungsschleife verbunden sind. Das Daten-E/A-Steuerelement weist bei einigen Ausführungsformen einen Lese-Zugriffstransistor auf, der einen Ausgang des CMOS-Inverterpaars mit einer Ausgangsleitung [Lese-Bitleitung (RBL)] verbindet. Die Zugriffssteuerelement-Eingänge weisen bei einigen Ausführungsformen einen ersten Schreib-Zugriffstransistor mit einem Steuereingang, der mit der ersten Zugriffssteuerleitung (WX) verbunden ist, und einen zweiten Schreib-Zugriffstransistor mit einem Steuereingang auf, der mit der zweiten Zugriffssteuerleitung (WY) verbunden ist, wobei der erste und der zweite Schreib-Zugriffstransistor so eingerichtet sind, dass sie gemeinsam die Dateneingabe in den Datenspeicher zulassen. Bei einigen Ausführungsformen sind der erste und der zweite Schreib-Zugriffstransistor in Reihe mit einem Eingang des Datenspeichers geschaltet, sodass der Eingang nur dann mit einer Spannungsquelle (High oder Low) verbunden wird, wenn sowohl der erste als auch der zweite Schreib-Zugriffstransistor eingeschaltet sind. Bei einigen Ausführungsformen ist mindestens eine der Schreib-Zugriffssteuerleitungen sowohl als eine Schreib-Zugriffssteuerleitung als auch als eine Dateneingabeleitung [Schreib-Bitleitung (WBL)] konfiguriert. Zum Beispiel weist bei einigen Ausführungsformen die zweite Schreib-Zugriffssteuerleitung (WY) mehrere (z. B. zwei) digitale Steuerleitungen auf, und die Bitstruktur der Steuerleitungen WY aktiviert und deaktiviert die Schreiboperation und stellt außerdem den Wert bereit, der in die Zelle geschrieben wird.
  • Wie in 1 gezeigt ist, weist bei einer Ausführungsform der vorliegenden Erfindung eine SRAM-Vorrichtung eine Speichermatrix (100) von m ·n Speicherzellen (200) auf, die in m Zeilen und n Spalten angeordnet sind. Eine erste Gruppe von m Schreib-Zugriffssteuerleitungen, oder Zeilen-Schreib-Zugriffssteuerleitungen, WX1 bis WXm ist mit jeder der n Speicherzellen (200) in den jeweiligen Zeilen verbunden, und eine zweite Gruppe von n Schreib-Zugriffssteuerleitungen, oder Spalten-Schreib-Zugriffssteuerleitungen WY1 bis WYn ist mit jeder der m Speicherzellen (200) in den jeweiligen Spalten verbunden. Außerdem ist eine Gruppe von n Lese-Bitleitungen RBL1 bis RBLn mit jeder der m Speicherzellen (200) in den jeweiligen Spalten verbunden.
  • Wie in 2 detaillierter gezeigt ist, weist bei einigen Ausführungsformen jede Speicherzelle (200) einen Datenspeicher (210) auf, der ein Paar CMOS-Inverter (212, 214) aufweist. Der Inverter (212) weist einen p-MOS(PMOS)-Transistor P2 und einen n-MOS(NMOS)-Transistor N2 auf, die in Reihe geschaltet sind, wobei ein Drain des P2 und eine Source des N2 miteinander verbunden sind, sodass ein Ausgang QB des Datenspeichers (210) entsteht. Die Source des P2 ist mit dem oberen Ende einer Spannungsquelle (wie etwa Vss) verbunden, und der Drain des N2 ist mit dem unteren Ende (wie etwa Masse) der Spannungsquelle verbunden. Die Gates des P2 und des N2 sind miteinander verbunden, sodass ein Eingang Q der Datenhalteeinheit (210) entsteht, wobei Q und QB Umkehrungen voneinander oder Gegenstücke zueinander sind. In ähnlicher Weise weist der Inverter (214) einen PMOS-Transistor P4 und einen NMOS-Transistor N4 auf, die in Reihe geschaltet sind, wobei ein Drain des P4 und eine Source des N4 miteinander und mit dem Eingang Q verbunden sind und Gates des P4 und des N4 miteinander und mit dem Ausgang QB verbunden sind.
  • Die Speicherzelle (200) weist bei einigen Ausführungsformen weiterhin eine erste Gruppe von Schreib-Zugriffstransistoren auf, die einen NMOS-Transistor Ni, einen PMOS-Transistor P3, einen PMOS-Transistor P1 und einen NMOS-Transistor N3 umfassen. Gates des N1 und P3 sind miteinander und mit der Zeilen-Schreib-Zugriffssteuerleitung WX (einer der Leitungen WX1 bis WXm ) verbunden. Gates des P1 und N3 sind miteinander und mit der Umkehrung WXB (WX-Schiene) der Zeilen-Schreib-Zugriffssteuerleitung WX verbunden. Die Speicherzelle (200) weist bei einigen Ausführungsformen weiterhin eine zweite Gruppe von Schreib-Zugriffstransistoren auf, die einen NMOS-Transistor No, einen PMOS-Transistor P5, einen PMOS-Transistor Po und einen NMOS-Transistor N5 umfassen. Gates des No und des P5 sind miteinander und mit der Spalten-Schreib-Zugriffssteuerleitung WY (einer der Leitungen WY1 bis WYn ) verbunden. Gates des Po und des N5 sind miteinander und mit der Umkehrung WYB (WY-Schiene) der Spalten-Schreib-Zugriffssteuerleitung WY verbunden. Die Transistoren Po, P1, N1 und No sind zwischen dem oberen Ende der Spannungsquelle (z. B. VDD) und dem unteren Ende (z. B. Masse) der Spannungsquelle in Reihe geschaltet, wobei die Verbindungstelle zwischen P1 und N1 mit dem Eingang Q verbunden ist. Die Transistoren P3 und P5 sind parallel geschaltet, wobei ihre Sources mit dem oberen Ende der Spannungsquelle verbunden sind und ihre Drains mit der Source des P4 verbunden sind. Die Transistoren N3 und P5 sind parallel geschaltet, wobei ihre Sources mit dem Drain des N4 verbunden sind und ihre Drains mit dem unteren Ende der Spannungsquelle verbunden sind.
  • Die Speicherzelle (200) weist bei einigen Ausführungsformen weiterhin ein Paar Lese-Zugriffstransistoren, und zwar einen PMOS-Transistor P8 und einen NMOS-Transistor N8, auf, die miteinander parallel geschaltet sind. Ein Gate des N8 ist mit einer Lese-Zugriffssteuerleitung [Lese-Wortleitung RWL)] verbunden, und ein Gate des P8 ist mit der Umkehrung der RWL [RWLB (RWLB-Schiene)] verbunden. Drains des P8 und des N8 sind mit der Bitleitung RBL (einer der Leitungen RBL1 bis RBLn ) verbunden. Der Ausgang QB ist bei einigen Ausführungsformen mit einem CMOS-Inverter (220) verbunden, der einen PMOS-Transistor P7 und einen NMOS-Transistor N7 aufweist. Sources des P8 und des N8 sind mit dem Ausgang des CMOS-Inverters (220) verbunden.
  • Es gibt somit sechzehn (16) Transistoren, die jede Speicherzelle (200) bilden, die in 2 gezeigt ist.
  • Bei Betrieb wird bei einer Schreiboperation, in der Daten von einer Datenquelle an die Speicherzellen (200) gesendet werden, in dem Fall, dass die Zeilen-Wortleitung WX nicht gewählt wird (in diesem Fall Low oder o ist und WXB = 1 ist), die Eingabe in den Datenspeicher (210) unabhängig von dem Zustand von WY und WYB deaktiviert, außer bei WY = 1 und WYB = o. Somit werden keine Daten in die Zelle geschrieben, wenn WX inaktiviert ist und der Zustand von WY = 1 und WYB = o verhindert wird. Wenn die Zeilen-Wortleitung WX gewählt wird (d. h., WX = 1 und WXB = o), hängt das Schreiben von Daten in die Zelle von dem Zustand von WY und WYB ab (auch hier mit Ausnahme des unzulässigen Zustands von WY = 1 und WYB = o, bei dem ein Kurzschluss der Spannungsquelle entstehen würde, da Po, P1, N1 und No alle stromführend wären). Wenn WY inaktiviert wird, d. h., WY = o und WYB = 1, bleibt der Zustand des QB (und des Q) unverändert, und die Zelle wird somit gegen eine Schreiboperation maskiert. Das heißt, wenn Datenbits an eine Zeile gesendet werden, die mittels der WX schreibaktiviert wird, erfahren diejenigen Zellen in der Zeile, deren jeweilige WY inaktiviert ist, keine Änderung des Zustands in dem QB. Da eine Aktualisierung eines Zellenzustands (QB) Lese-Modifizier-Schreiboperationen umfasst, für die Zykluszeit benötigt wird, wird durch Eliminierung einer unnötigen Aktualisierung des Ausgangs von Speicherzellen die Zeitstrafe verringert, die andernfalls durch diese Operationen entstehen würde.
  • Wenn WY und WYB beide 1 sind, sind No, N1 und N5 stromführend und Po, P1 und P5 sind offen. Dadurch wird Q o und QB wird 1, unabhängig von dem Anfangszustand von Q und QB, und eine 1 wird in QB geschrieben. In ähnlicher Weise sind, wenn WY und WYB beide o sind, Po, P1 und P5 stromführend und No, N1 und N5 sind offen. Dadurch wird Q 1 und QB wird o, unabhängig von dem Anfangszustand von Q und QB, und eine o wird in QB geschrieben.
  • Die Spalten-Schreib-Zugriffssteuerleitungen WY und WYB erfüllen somit eine Doppelfunktion des Aktivierens und Deaktivierens des Schreibens in eine Zelle und von Datenleitungen zum Bereitstellen der Daten, die in der Speicherzelle gespeichert werden sollen.
  • Die vorstehend beschriebene Funktionsweise der Speicherzelle (200) ist in der nachstehenden Tabelle wie folgt zusammengefasst: Tabelle 1: Wahrheitstabelle für die Speicherzelle (200)
    Zeile Spalte (Y & BWE) WX WXB WY WYB QB
    Inaktiviert Egal 0 1 X (unzulässig: 10) Kein Schreiben
    Inaktiviert 1 0 0 1 Kein Schreiben
    Gewählt (Schreiben von L) Gewählt 0 1 1 Schreiben von 1
    Gewählt (Schreiben von H) 1 0 0 0 Schreiben von o
  • Wenn bei einer Lese-Operation der Speicherzelle (200) die Lese-Zugriffsleitung gewählt wird (RWL = 1 und RWLB = o), wird die Umkehrung von QB an die Lese-Bitleitung (RBL) weitergeleitet. Dadurch wird eine Datenausgabe von der Speicherzelle (200) erreicht.
  • Auf diese Weise wird eine SRAM-Speichermatrix (200) realisiert, die aus SRAM-Zellen mit sechzehn Transistoren (16-T-SRAM-Zellen) besteht, die Spaltenwähl- und Bit-Schreib-Maskierungsfunktionen unterstützen.
  • Bei einigen Ausführungsformen, die in 3 gezeigt sind, können weitere Transistoren zu den in 2 gezeigten Transistoren hinzugefügt werden, um eine Speicherzelle zu erzeugen. Hier weist eine Speicherzelle (300) die Transistoren (Po bis P5, P7, P8, No bis N5, N7 und N8) auf, die die Speicherzelle (200) von 2 bilden. Außerdem weist die Speicherzelle (300) einen PMOS-Transistor P6, der mit dem P4 parallel geschaltet ist, und einen NMOS-Transistor N6 auf, der mit dem N4 parallel geschaltet ist. Da im Gegensatz zu der in 2 gezeigten 16-T-Struktur die Gates der redundanten Transistoren P6 und N6 zusätzliche Kontaktflächen für den QB und den Q bereitstellen, werden die Strombelastungen an dem QB und dem Q reduziert.
  • Die in den 2 und 3 gezeigten Schaltungen können bei einigen Ausführungsformen durch MOSFETs in der Form einer FinFET-Struktur implementiert werden. Wie in 4 gezeigt ist, weist bei einigen Ausführungsformen ein Transistor [400 in 4(a)] in der FinFET-Struktur eine Struktur auf, die gelegentlich als eine FEOL-Struktur (FEOL: Front End of Line) bezeichnet wird und die Folgendes umfasst: ein Substrat (410); eine Isolationsschicht (420), die das Substrat (410) bedeckt; und eine Halbleiterstruktur (430) in der Form einer Finne, die auf dem Substrat abgestützt (oder aufgewachsen) wird und über die Isolationsschicht (420) übersteht. Auf der Isolationsschicht (420) wird eine Polysiliziumstruktur (Poly-Struktur) (440), bei einigen Ausführungsformen in der Form einer Polysiliziumleitung, hergestellt, die den Teil der Finne (430), der über die Isolationsschicht (420) übersteht, auf mehreren Seiten (Oberseite und zwei Seitenflächen) umschließt. Die Polysiliziumstruktur (440) dient als das Gate des Transistors. Auf der Polysiliziumstruktur (440) wird ein leitfähiger Gatekontakt (450) hergestellt. Ein leitfähiger Source-Kontakt (460) und ein leitfähiger Drain-Kontakt (470) werden in Kontakt mit der Finne (430) hergestellt.
  • Wie in 4(b) gezeigt ist, die eine Schnittansicht durch die Polysiliziumleitung ist und senkrecht zu dem Substrat (410) und der Finne (430) ist, können bei einigen Ausführungsformen mehrere Finnen (430) in einer Matrix hergestellt werden. Wie in 4(c) gezeigt ist, die ein Aufriss entlang der Polysiliziumleitung ist und parallel zu den Finnen (430) ist, können bei einigen Ausführungsformen außerdem mehrere Transistoren (400) entlang einer gemeinsamen Finne (430) hergestellt werden. Auf diese Weise kann eine SRAM-Vorrichtung in einer zweidimensionalen Matrix hergestellt werden, wobei mehrere Finnen parallel sind und mehrere Zellen (200, 300) von Transistoren entlang jeder Finne (oder Gruppe von Finnen) gebildet werden.
  • Als ein Beispiel, das in 5 gezeigt ist, kann die SRAM-Speicherzelle (300) von 3 mit einer Zwanzig-Transistor(20-T)-Zellenstruktur (500) implementiert werden, in der die PMOS-Transistoren Po bis P8 entlang einer gemeinsamen p-Finne (430A) hergestellt sind und die NMOS-Transistoren No bis N8 entlang einer gemeinsamen n-Finne (430B) hergestellt sind. [In 5 sind Polysiliziumleitungen (440A) und (440B) gezeigt, aber die Kontakte sind weggelassen.] Bei einigen Ausführungsformen sind die PMOS-Transistoren Po bis P8 mit einem im Wesentlichen gleichgroßen Abstand beabstandet, und in ähnlicher Weise sind die NMOS-Transistoren No bis N8 mit einem im Wesentlichen gleichgroßen Abstand beabstandet. Bei anderen Ausführungsformen sind die PMOS-Transistoren Po bis P8 mit einem ungleichen Abstand beabstandet, und in ähnlicher Weise sind die NMOS-Transistoren No bis N8 mit einem ungleichen Abstand beabstandet. Zum Beispiel ist es bei einigen Ausführungsformen zweckmäßig, einen größeren Abstand zwischen der Gruppe von Transistoren, die die Funktion der Aktivierung und Deaktivierung der Daten-Ein- und - Ausgabe erfüllen, und der Gruppe von Transistoren, die die Funktion des Haltens von Daten in der Zelle erfüllen, als den Abstand zwischen den Transistoren in jeder Gruppe zu wählen. Daher sind, wie in 5 gezeigt ist, die Transistoren in der Gruppe P2, P3, P4, P6 und P5 mit einem im Wesentlichen gleichen Abstand wie die in der Gruppe P1, Po, P7 und P8 beabstandet, während der Abstand zwischen den zwei Gruppen größer ist. In einem Beispiel beträgt der Abstand zwischen den Gruppen (d. h., zwischen P1 und P2) etwa das Doppelte des Abstands innerhalb der Gruppe (d. h., zwischen benachbarten Transistoren in jeder Gruppe). Eine ähnliche Konfiguration kann für die NMOS-Transistoren erstellt werden, wie in 5 gezeigt ist.
  • Wie außerdem in 5 gezeigt ist, kann bei einigen Ausführungsformen ein Dummy-Transistor zwischen Gruppen von Transistoren in jeder Zelle (200, 300) angeordnet werden. In dem gezeigten Beispiel ist ein Dummy-Transistor (510A) zwischen den PMOS-Transistoren P1 und P2 angeordnet, und ein Dummy-Transistor (510B) ist zwischen den NMOS-Transistoren N1 und N2 angeordnet. Durch das Einfügen der Dummy-Transistoren werden der größere Abstand zwischen Gruppen von Transistoren, wie vorstehend dargelegt worden ist, und eine zusätzliche Fläche (z. B. Polysiliziumfläche) zum Herstellen von Verbindungen bereitgestellt, sodass die Belastungsdichte verringert wird.
  • Die physische Vorrichtung (500), die in 5 gezeigt ist, ist somit eine 20-T-Implementierung einer SRAM-Speicherzelle mit einer 10CPP-Struktur, d. h., mit zehn Polysiliziumstrukturen (eine für jedes Gate für einen PMOS- oder NMOS-Transistor) in Kontakt mit einer Finne entlang ihrer Länge, die beim Herstellen einer SRAM-Zelle verwendet werden.
  • Ein Vorzug der in 5 gezeigten Struktur mit den Dummy-Transistoren und der größeren physischen Trennung zwischen Gruppen von Transistoren entlang einer gemeinsamen Finne besteht darin, dass Transistoren mit unterschiedlichen Eigenschaften, wie etwa Schwellenspannungen (VTH), hergestellt werden können. Eine höhere VTH führt zu einem niedrigeren Leckstrom, zu Lasten einer niedrigeren Schaltgeschwindigkeit. Daher ist es in einigen Situationen vorteilhaft, eine hohe VTH für die Transistoren zu verwenden, die die Funktion des Haltens von Daten in der Zelle erfüllen, und eine niedrigere VTH für die Transistoren zu verwenden, die die Funktion der Aktivierung und Deaktivierung der Daten-Ein- und -Ausgabe erfüllen. Somit ist zum Beispiel bei der in 6 gezeigten Ausführungsform die Schaltung einer Speicherzelle (600) mit der Schaltung der in 3 gezeigten Speicherzelle (300) identisch, mit der Ausnahme, dass die Transistoren in jeder Zelle zwei unterschiedliche VTH-Werte haben. Eine erste Gruppe (610) umfasst die Transistoren P2 bis P6 und N2 bis N6, die zum Speichern von Daten dienen und eine erste Schwellenspannung VTH1 haben, und eine zweite Gruppe (620) umfasst die Transistoren Po, P1, P7, P8, No, N1, N7 und N8, die zum Aktivieren und Deaktivieren der Daten-Ein- und -Ausgabe dienen und eine zweite Schwellenspannung VTH2 haben, die kleiner als VTH1 ist.
  • In einem physischen Layout, das in 7 gezeigt ist, sind die zwei Gruppen von Transistoren in einer Speicherzellenstruktur (700) mit einem größeren Abstand als dem Abstand zwischen Transistoren in jeder Gruppe beabstandet und sind durch Dummy-Transistoren 710A und 710B getrennt.
  • Bei einigen Ausführungsformen können Speicherzellen, wie etwa die vorstehend gezeigten Speicherzellen (200, 300), in einer Speichermatrix physisch angeordnet werden, um eine bessere Leistung zu ermöglichen. Zum Beispiel können bei den in 8 gezeigten Ausführungsformen Speicherzellen in einer Zellenmatrix (800) so angeordnet werden, dass nacheinander adressierte Zellen in wechselnden (oder zyklischen) Zeilen angeordnet werden, und E/A-Aktivierungsleitungen, wie etwa WX (und WXB) und RWL-Leitungen werden überlagert. Zum Beispiel werden bei der in 8 gezeigten Ausführungsform Speicherzellen 0 bis 7 in zwei Zeilen angeordnet, d. h., in einer geraden Zeile (860) mit den Zellen 0, 2, 4 und 6 und in einer ungeraden Zeile (870) mit den Zellen 1, 3, 5 und 7. Die WX-Leitungen (sowie die WXB-Leitungen) und die RWL-Leitungen für die Zellen werden in der Reihenfolge angeordnet, in der die Zellen adressiert werden. Somit werden zum Beispiel eine Zelle-o (810), eine Zelle-1 (820), eine Zelle-2 (830) und eine Zelle-3 (840) abwechselnd in der geraden Zeile (860) und in der ungeraden Zeile (870) angeordnet, wobei jeweilige Schreib-Wortleitungen WX[0], WX[i], WX[2] und WX[3] (und entsprechende WXB-Leitungen) aufeinander folgend angeordnet werden und jeweilige Lese-Wortleitungen RWL[0], RWL[i], RWL[2] und RWL[3] ebenfalls aufeinander folgend angeordnet werden. Zelle-0 bis Zelle-7 nutzen in diesem Beispiel eine RBL-Leitung gemeinsam. Bei einigen Ausführungsformen sind Paare von Speicherzellen zueinander spiegelbildlich quer über die gemeinsame RBL angeordnet. Zum Beispiel kann die Zelle-o (830) das in 8 gezeigte physische Layout mit den Transistoren P8 und N8 an dem rechten äußersten Ende haben, und die Zelle-2 (830) kann das gleiche physische Layout wie die Zelle-o (830) haben, mit der Ausnahme, dass das Layout ein Spiegelbild des in 8 gezeigten Layouts um eine Grenze (850) zwischen der Zelle-o und der Zelle-2 ist, wobei die Transistoren P8 und N8 an dem linken äußersten Ende und der gemeinsamen Verbindung mit der RBL-Leitung an der Grenze (850) zwischen den zwei Zellen (830, 810) angeordnet sind.
  • Im Vergleich zu einer Zellenanordnung, in der die aufeinander folgend adressierten Zellen (z. B. Zelle-o bis Zelle-7) entlang einer einzigen Leitung physisch angeordnet sind, hat die RBL in dem überlagerten Layout von 8 die halbe Länge. Dadurch wird die RBL-Trassierungsbelastung verringert, was zu einem schnelleren Betrieb und einem niedrigeren Energieverbrauch führt.
  • Weitere Verbesserungen der SRAM-Leistung können durch weiteres Überlagern von E/A-Zugriffsleitungen erzielt werden. Zum Beispiel können bei einigen Ausführungsformen, die in 9 gezeigt sind, statt nur einer RBL wie in 8 zwei RBLs überlagert verwendet werden. In diesem Beispiel ist eine erste RBL RBL-A mit den RBLs der Zelle-o bis Zelle-3 verbunden, eine zweite RBL RBL-B ist mit den RBLs der Zelle-4 bis Zelle-7 verbunden, usw. Die verringerte Belastung der RBLs verbessert die Geschwindigkeit weiter.
  • Bestimmte Beispiele für SRAM-Zellen und SRAM-Zellenmatrizen, die in der vorliegenden Erfindung beschrieben sind, verbessern die Leistung von SRAM-Vorrichtungen. Bei einigen Ausführungsformen wird die verbesserte Leistung zumindest teilweise durch Bereitstellen einer Bit-Schreib-Maskierungsfunktionen für SRAM-Zellen ermöglicht. Somit weist bei einigen Ausführungsformen, die in 10 dargestellt sind, unter weiterer Bezugnahme auf die in 1 gezeigten beispielhaften Speicherzellen und Zugriffsleitungen und auf Tabelle 1, ein Verfahren (1000) zum Schreiben von Daten in eine SRAM-Vorrichtung (100) die folgenden Schritte auf: (a) Senden eines ersten Schreib-Zugriffssignals, das zumindest zwischen einem Aktivierungszustand und einem Deaktivierungszustand wählbar ist, über eine erste Schreib-Zugriffssteuerleitung (WX1 , ... oder WXm ) an eine Mehrzahl von Speicherzellen [wie etwa eine Zeile von Speicherzellen (200)] (Schritt 1010); (b) Senden einer Mehrzahl von zweiten Schreib-Zugriffssignalen, die jeweils zumindest zwischen einem Aktivierungszustand und einem Deaktivierungszustand wählbar sind, über eine jeweilige zweite Mehrzahl von Schreib-Zugriffssteuerleitungen (WY1 , ... oder WYn ) an die jeweiligen der Mehrzahl von Speicherzellen (200) (Schritt 1020); (c) für jede der Mehrzahl von Speicherzellen (200) Verhindern des Schreibens von Daten in die Speicherzelle, wenn entweder das erste Schreib-Zugriffssignal oder das jeweilige zweite Schreib-Zugriffssignal in seinem jeweiligen Deaktivierungszustand (Tabelle 1) ist (Schritt 1030); und (d) für jede der Mehrzahl von Speicherzellen Schreiben von Daten in die Speicherzelle, wenn das erste Schreib-Zugriffssignal und das jeweilige zweite Schreib-Zugriffssignal beide in ihren jeweiligen Aktivierungszuständen (Tabelle 1) sind (Schritt 1040).
  • Gemäß einigen offenbarten Ausführungsformen weist eine Speicherzelle einen Datenspeicher auf, der einen Eingang und einen Ausgang aufweist und so eingerichtet ist, dass er an dem Ausgang ein Ausgangssignal in einem Zustand hält, der einem Zustand eines Eingangssignals an dem Eingang entspricht. Ein Zugriffssteuerelement ist so eingerichtet, dass es Daten in den Datenspeicher eingibt und aus diesem ausgibt. Das Zugriffssteuerelement weist ein Lese-Zugriffssteuerelement auf, das so eingerichtet ist, dass es von einer Lese-Zugriffssteuerleitung ein Lese-Zugriffssteuersignal empfängt, das zwischen mindestens einem Lese-Aktivierungszustand und mindestens einem Lese-Deaktivierungszustand wählbar ist, und an eine Lese-Signalleitung ein Signal ausgibt, das dem Ausgangssignal an dem Ausgang des Datenspeichers entspricht, wenn das Lese-Zugriffssteuersignal in dem Lese-Aktivierungszustand ist. Ein erstes Schreib-Zugriffssteuerelement ist so eingerichtet, dass es von einer ersten Schreib-Zugriffssteuerleitung ein erstes Schreib-Zugriffssteuersignal empfängt, das zwischen mindestens einem Schreib-Aktivierungszustand und mindestens einem Schreib-Deaktivierungszustand wählbar ist. Ein zweites Schreib-Zugriffssteuerelement ist so eingerichtet, dass es von einer zweiten Schreib-Zugriffssteuerleitung ein zweites Schreib-Zugriffssteuersignal empfängt, das zwischen mindestens einem Schreib-Aktivierungszustand und mindestens einem Schreib-Deaktivierungszustand wählbar ist. Das erste und das zweite Schreib-Zugriffssteuerelement sind gemeinsam so eingerichtet, dass sie ein Schreiben eines Datensignals aus einer Schreib-Signalleitung in den Eingang des Datenspeichers nur dann zulassen, wenn das erste und das zweite Schreib-Zugriffssteuersignal beide in ihren jeweiligen Schreib-Aktivierungszuständen sind.
  • Gemäß weiteren Ausführungsformen weist eine SRAM-Vorrichtung eine Mehrzahl von SRAM-Zellen auf, die in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind. Mehrere erste Schreib-Zugriffssteuerleitungen sind jeweils so eingerichtet, dass sie an die Speicherzellen in jeder Zeile ein erstes Schreib-Zugriffssteuersignal senden, das zumindest zwischen einem Aktivierungszustand und einem Deaktivierungszustand wählbar ist. Mehrere zweite Schreib-Zugriffssteuerleitungen sind jeweils so eingerichtet, dass sie an die Speicherzellen in jeder Spalte ein zweites Schreib-Zugriffssteuersignal senden, das zumindest zwischen einem Aktivierungszustand und einem Deaktivierungszustand wählbar ist. Mehrere Lese-Zugriffssteuerleitungen sind jeweils so eingerichtet, dass sie an die Speicherzellen in jeder Zeile ein Lese-Zugriffssteuersignal senden, das zumindest zwischen einem Aktivierungszustand und einem Deaktivierungszustand wählbar ist. Die mehreren Speicherzellen in der SRAM-Vorrichtung weisen jeweils einen Datenspeicher und ein Schreib-Zugriffssteuerelement auf, das so eingerichtet ist, dass es das erste Schreib-Zugriffssteuersignal und das zweite Schreib-Zugriffssteuersignal empfängt und ein Schreiben von Daten in den Datenspeicher nur dann zulässt, wenn das empfangene erste und zweite Schreib-Zugriffssignal in ihren jeweiligen Aktivierungszuständen sind.
  • Gemäß weiteren Ausführungsformen weist ein Verfahren zum Schreiben von Daten in eine SRAM-Vorrichtung ein Senden eines ersten Schreib-Zugriffssignals, das zumindest zwischen einem Aktivierungszustand und einem Deaktivierungszustand wählbar ist, über eine erste Schreib-Zugriffssteuerleitung an eine Mehrzahl von SRAM-Zellen auf. Eine Mehrzahl von zweiten Schreib-Zugriffssignalen, die jeweils zumindest zwischen einem Aktivierungszustand und einem Deaktivierungszustand wählbar sind, wird über eine jeweilige zweite Mehrzahl von Schreib-Zugriffssteuerleitungen an jeweilige der Mehrzahl von Speicherzellen gesendet. Für jede der Mehrzahl von Speicherzellen wird ein Schreiben von Daten in die Speicherzelle verhindert, wenn entweder das erste Schreib-Zugriffssignal oder das jeweilige zweite Schreib-Zugriffssignal in seinem jeweiligen Deaktivierungszustand ist. Für jede der Mehrzahl von Speicherzellen werden Daten in die Speicherzelle geschrieben, wenn das erste Schreib-Zugriffssignal und das jeweilige zweite Schreib-Zugriffssignal beide in ihren jeweiligen Aktivierungszuständen sind.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Speicherzelle mit: einem Datenspeicher, der einen Eingang und einen Ausgang aufweist und so eingerichtet ist, dass er an dem Ausgang ein Ausgangssignal in einem Zustand hält, der einem Zustand eines Eingangssignals an dem Eingang entspricht; und einem Zugriffssteuerelement, das so eingerichtet ist, dass es Daten in den Datenspeicher eingibt und aus diesem ausgibt, wobei das Zugriffssteuerelement Folgendes aufweist: ein Lese-Zugriffssteuerelement, das so eingerichtet ist, dass es von einer Lese-Zugriffssteuerleitung ein Lese-Zugriffssteuersignal empfängt, das zwischen mindestens einem Lese-Aktivierungszustand und mindestens einem Lese-Deaktivierungszustand wählbar ist, und an eine Lese-Signalleitung ein Signal ausgibt, das dem Ausgangssignal an dem Ausgang des Datenspeichers entspricht, wenn das Lese-Zugriffssteuersignal in dem Lese-Aktivierungszustand ist, ein erstes Schreib-Zugriffssteuerelement, das so eingerichtet ist, dass es von einer ersten Schreib-Zugriffssteuerleitung ein erstes Schreib-Zugriffssteuersignal empfängt, das zwischen mindestens einem Schreib-Aktivierungszustand und mindestens einem Schreib-Deaktivierungszustand wählbar ist, und ein zweites Schreib-Zugriffssteuerelement, das so eingerichtet ist, dass es von einer zweiten Schreib-Zugriffssteuerleitung ein zweites Schreib-Zugriffssteuersignal empfängt, das zwischen mindestens einem Schreib-Aktivierungszustand und mindestens einem Schreib-Deaktivierungszustand wählbar ist, wobei das erste Schreib-Zugriffssteuerelement und das zweite Schreib-Zugriffssteuerelement gemeinsam so eingerichtet sind, dass sie ein Schreiben eines Datensignals aus einer Schreib-Signalleitung in den Eingang des Datenspeichers nur dann zulassen, wenn das erste Schreib-Zugriffssteuerelement und das zweite Schreib-Zugriffssteuersignal beide in ihren jeweiligen Schreib-Aktivierungszuständen sind.
  2. Speicherzelle nach Anspruch 1, wobei: der Datenspeicher ein Paar Inverter aufweist, die jeweils einen Eingang und einen Ausgang aufweisen, wobei der Eingang jedes der Inverter mit dem Ausgang des jeweils anderen der Inverter verbunden ist, wobei der Eingang des Datenspeichers der Eingang eines der Inverter ist und der Ausgang des Datenspeichers der Eingang des jeweils anderen der Inverter ist, das erste Schreib-Zugriffssteuerelement eine erste Mehrzahl von Schalttransistoren aufweist, das zweite Schreib-Zugriffssteuerelement eine zweite Mehrzahl von Schalttransistoren aufweist, und das Lese-Zugriffssteuerelement eine dritte Mehrzahl von Schalttransistoren aufweist, wobei mindestens einer der ersten Mehrzahl von Schalttransistoren und mindestens einer der zweiten Mehrzahl von Schalttransistoren so konfiguriert sind, dass sie den Eingang des Datenspeichers nur dann mit einer Spannungsquelle verbinden, wenn sowohl der mindestens eine der ersten Mehrzahl von Schalttransistoren als auch der mindestens eine der zweiten Mehrzahl von Schalttransistoren stromführend sind.
  3. Speicherzelle nach Anspruch 2, wobei: jeder des Paars Inverter einen p-Metalloxidhalbleiter-Transistor (PMOS-Transistor) und einen n-Metalloxidhalbleiter-Transistor (NMOS-Transistor) aufweist, die an einer Verbindungsstelle miteinander in Reihe geschaltet sind, wobei die Verbindungsstelle zwischen dem PMOS- und dem NMOS-Transistor in einem Inverter des Paars Inverter der Ausgang des Datenspeichers ist und die Verbindungsstelle zwischen dem PMOS- und dem NMOS-Transistor in dem jeweils anderen des Paars Inverter der Eingang des Datenspeichers ist, und die erste, die zweite und die dritte Mehrzahl von Schalttransistoren jeweils PMOS- oder NMOS-Transistoren sind.
  4. Speicherzelle nach Anspruch 3, wobei die Transistoren in dem Paar Inverter eine erste Schwellenspannung haben und der mindestens eine der ersten Mehrzahl von Schalttransistoren und der mindestens eine der zweiten Mehrzahl von Schalttransistoren eine zweite Schwellenspannung haben, wobei die zweite Schwellenspannung niedriger als die erste Schwellenspannung ist.
  5. Speicherzelle nach einem der vorhergehenden Ansprüche, wobei: das erste Schreib-Zugriffssteuerelement ein erstes Paar Schreib-Zugriffseingänge aufweist, die so eingerichtet sind, dass sie von einem ersten jeweiligen Paar Schreib-Zugriffssteuerleitungen ein erstes jeweiliges Paar Schreib-Zugriffssteuersignale empfangen, und das zweite Schreib-Zugriffssteuerelement ein zweites Paar Schreib-Zugriffseingänge aufweist, die so eingerichtet sind, dass sie von einem zweiten jeweiligen Paar Schreib-Zugriffssteuerleitungen ein zweites jeweiliges Paar Schreib-Zugriffssteuersignale empfangen, wobei die Speicherzelle weiterhin einen ersten und einen zweiten Stromeingang aufweist, wobei der zweite Stromeingang so eingerichtet ist, dass er eine höhere Spannung als der erste Stromeingang hat.
  6. Speicherzelle nach Anspruch 5, wobei: der Datenspeicher einen ersten und einen zweiten Inverter aufweist, die jeweils einen Eingang und einen Ausgang aufweisen, wobei der Eingang des ersten und des zweiten Inverters jeweils mit dem Ausgang des jeweils anderen der Inverter verbunden ist, der Eingang des Datenspeichers der Eingang des ersten Inverters ist und der Ausgang des Datenspeichers der Eingang des zweiten Inverters ist, das erste Schreib-Zugriffssteuerelement weiterhin eine erste Mehrzahl von Schalttransistoren umfasst, die jeweils ein Gate, eine Source und einen Drain aufweisen, wobei die erste Mehrzahl von Schalttransistoren Folgendes umfasst: einen ersten NMOS-Transistor, dessen Gate mit einem ersten des ersten Paars Schreib-Zugriffseingänge verbunden ist; einen ersten PMOS-Transistor, dessen Gate mit einem zweiten des ersten Paars Schreib-Zugriffseingänge verbunden ist; einen zweiten PMOS-Transistor, dessen Gate mit dem ersten des ersten Paars Schreib-Zugriffseingänge verbunden ist; und einen zweiten NMOS-Transistor, dessen Gate mit dem zweiten des ersten Paars Schreib-Zugriffseingänge verbunden ist, wobei der Drain des ersten PMOS-Transistors und die Source des ersten NMOS-Transistors mit dem Eingang des Datenspeichers verbunden sind, das zweite Schreib-Zugriffssteuerelement weiterhin eine zweite Mehrzahl von Schalttransistoren umfasst, die jeweils ein Gate, eine Source und einen Drain aufweisen, wobei die zweite Mehrzahl von Schalttransistoren Folgendes umfasst: einen dritten NMOS-Transistor, dessen Gate mit einem ersten des zweiten Paars Schreib-Zugriffseingänge verbunden ist, dessen Source mit dem Drain des ersten NMOS-Transistors verbunden ist und dessen Drain mit dem ersten Stromeingang verbunden ist; einen dritten PMOS-Transistor, dessen Gate mit einem zweiten des zweiten Paars Schreib-Zugriffseingänge verbunden ist, dessen Source mit dem zweiten Stromeingang verbunden ist und dessen Drain mit der Source des ersten PMOS-Transistors verbunden ist; einen vierten PMOS-Transistor, dessen Gate mit dem ersten des zweiten Paars Schreib-Zugriffseingänge verbunden ist, dessen Source mit dem zweiten Stromeingang verbunden ist und dessen Drain mit dem Drain des zweiten PMOS-Transistors verbunden ist; und einen vierten NMOS-Transistor, dessen Gate mit dem zweiten des zweiten Paars Schreib-Zugriffseingänge verbunden ist, dessen Source mit der Source des zweiten NMOS-Transistors verbunden ist und dessen Drain mit dem ersten Stromeingang verbunden ist.
  7. Speicherzelle nach Anspruch 6, wobei: der erste Inverter einen fünften PMOS-Transistor und einen fünften NMOS-Transistor aufweist, die jeweils ein Gate, eine Source und einen Drain aufweisen, wobei: die Gates des fünften PMOS-Transistors und des fünften NMOS-Transistors mit dem Drain des ersten PMOS-Transistors verbunden sind, die Source des fünften PMOS-Transistors mit dem zweiten Stromeingang verbunden ist, der Drain des fünften PMOS-Transistors mit der Source des fünften NMOS-Transistors verbunden ist und den Ausgang des ersten Inverters bildet, und der Drain des fünften NMOS-Transistors mit dem ersten Stromeingang verbunden ist, und der zweite Inverter einen sechsten PMOS-Transistor und einen sechsten NMOS-Transistor aufweist, die jeweils ein Gate, eine Source und einen Drain aufweisen, wobei: die Gates des sechsten PMOS-Transistors und des sechsten NMOS-Transistors mit dem Drain des fünften PMOS-Transistors verbunden sind, die Source des sechsten PMOS-Transistors mit dem Drain des zweiten PMOS-Transistors verbunden ist, der Drain des sechsten PMOS-Transistors mit der Source des sechsten NMOS-Transistors und dem Gate des zweiten PMOS-Transistors verbunden ist und den Ausgang des zweiten Inverters bildet, und der Drain des sechsten NMOS-Transistors mit der Source des zweiten NMOS-Transistors verbunden ist.
  8. Speicherzelle nach Anspruch 7, die weiterhin einen siebenten PMOS-Transistor und einen siebenten NMOS-Transistor umfasst, die jeweils ein Gate, eine Source und einen Drain aufweisen, wobei: das Gate, die Source und der Drain des siebenten PMOS-Transistors mit dem Gate, der Source bzw. dem Drain des sechsten PMOS-Transistors verbunden sind, und das Gate, die Source und der Drain des siebenten NMOS-Transistors mit dem Gate, der Source bzw. dem Drain des sechsten NMOS-Transistors verbunden sind.
  9. Speicherzelle nach Anspruch 7, die weiterhin einen dritten Inverter umfasst, der Folgendes aufweist: einen siebenten PMOS-Transistor und einen siebenten NMOS-Transistor, die jeweils ein Gate, eine Source und einen Drain aufweisen, wobei: die Gates des siebenten PMOS-Transistors und des siebenten NMOS-Transistors mit dem Ausgang des Datenspeichers verbunden sind, die Source des siebenten PMOS-Transistors mit dem zweiten Stromeingang verbunden ist, der Drain des siebenten PMOS-Transistors mit der Source des siebenten NMOS-Transistors verbunden ist, und der Drain des siebenten NMOS-Transistors mit dem ersten Stromeingang verbunden ist, wobei das Lese-Zugriffssteuerelement Folgendes aufweist: ein Paar Lese-Zugriffseingänge, die so eingerichtet sind, dass sie von einem jeweiligen Paar Lese-Zugriffssteuerleitungen ein jeweiliges Paar Schreib-Zugriffssteuersignale empfangen, und einen Ausgang, der mit der Lese-Signalleitung verbunden ist; und einen achten NMOS-Transistor und einen achten PMOS-Transistor, die jeweils ein Gate, eine Source und einen Drain aufweisen, wobei: die Gates des achten NMOS-Transistors und des achten PMOS-Transistors mit einem ersten bzw. einem zweiten des Paars Lese-Zugriffseingänge verbunden sind, die Sources des achten NMOS-Transistors und des achten PMOS-Transistors mit dem Drain des siebenten PMOS-Transistors verbunden sind, und die Drains des achten NMOS-Transistors und des achten PMOS-Transistors mit dem Ausgang des Lese-Zugriffssteuerelements verbunden sind.
  10. Speicherzelle nach Anspruch 8, die weiterhin einen dritten Inverter umfasst, der Folgendes aufweist: einen achten PMOS-Transistor und einen achten NMOS-Transistor, die jeweils ein Gate, eine Source und einen Drain aufweisen, wobei: die Gates des achten PMOS-Transistors und des achten NMOS-Transistors mit dem Ausgang des Datenspeichers verbunden sind, die Source des achten PMOS-Transistors mit dem zweiten Stromeingang verbunden ist, der Drain des achten PMOS-Transistors mit der Source des achten NMOS-Transistors verbunden ist, und der Drain des achten NMOS-Transistors mit dem ersten Stromeingang verbunden ist, wobei das Lese-Zugriffssteuerelement Folgendes aufweist: ein Paar Lese-Zugriffseingänge, die so eingerichtet sind, dass sie von einem jeweiligen Paar Lese-Zugriffssteuerleitungen ein jeweiliges Paar Schreib-Zugriffssteuersignale empfangen, und einen Ausgang, der mit der Lese-Signalleitung verbunden ist; und einen neunten NMOS-Transistor und einen neunten PMOS-Transistor, die jeweils ein Gate, eine Source und einen Drain aufweisen, wobei: die Gates des neunten NMOS-Transistors und des neunten PMOS-Transistors mit einem ersten bzw. einem zweiten des Paars Lese-Zugriffseingänge verbunden sind, die Sources des neunten NMOS-Transistors und des neunten PMOS-Transistors mit dem Drain des achten PMOS-Transistors verbunden sind, und die Drains des neunten NMOS-Transistors und des neunten PMOS-Transistors mit dem Ausgang des Lese-Zugriffssteuerelements verbunden sind.
  11. Speicherzelle nach Anspruch 8 oder 9, wobei mindestens einer des zweiten, vierten, fünften und sechsten NMOS-Transistors und des zweiten, vierten, fünften und sechsten PMOS-Transistors eine erste Schwellenspannung hat und mindestens einer des ersten, dritten, siebenten und achten NMOS-Transistors und des ersten, dritten, siebenten und achten PMOS-Transistors eine zweite Schwellenspannung hat, wobei die zweite Schwellenspannung niedriger als die erste Schwellenspannung ist.
  12. Speicherzelle nach Anspruch 10, wobei mindestens einer des zweiten, vierten, fünften, sechsten und siebenten NMOS-Transistors und des zweiten, vierten, fünften, sechsten und siebenten PMOS-Transistors eine erste Schwellenspannung hat und mindestens einer des ersten, dritten, achten und neunten NMOS-Transistors und des ersten, dritten, achten und neunten PMOS-Transistors eine zweite Schwellenspannung hat, wobei die zweite Schwellenspannung niedriger als die erste Schwellenspannung ist.
  13. Speicherzelle nach einem der Ansprüche 3 bis 12, wobei jeder der NMOS- und PMOS-Transistoren ein Finnen-Feldeffekttransistor (FinFET) ist, wobei die NMOS-Transistoren eine erste gemeinsame Finne nutzen und entlang dieser angeordnet sind und die PMOS-Transistoren eine zweite gemeinsame Finne nutzen und entlang dieser angeordnet sind.
  14. Speicherzelle nach einem der Ansprüche 8 bis 13, wobei jeder der NMOS- und PMOS-Transistoren ein Finnen-Feldeffekttransistor (FinFET) ist, wobei die NMOS-Transistoren eine erste gemeinsame Finne nutzen und entlang dieser angeordnet sind und die PMOS-Transistoren eine zweite gemeinsame Finne, die parallel und benachbart zu der ersten gemeinsamen Finne angeordnet ist, nutzen und entlang dieser angeordnet sind, der zweite, vierte, fünfte, sechste und siebente NMOS-Transistor und der zweite, vierte, fünfte, sechste und siebente PMOS-Transistor die erste Schwellenspannung haben und der erste, dritte, achte und neunte NMOS-Transistor und der erste, dritte, achte und neunte PMOS-Transistor die zweite Schwellenspannung haben, die NMOS-Transistoren mit der ersten Schwellenspannung entlang der ersten gemeinsamen Finne gleichmäßig mit einem ersten Abstand beabstandet sind, die NMOS-Transistoren mit der zweiten Schwellenspannung entlang der ersten gemeinsamen Finne gleichmäßig mit dem ersten Abstand beabstandet sind, und die NMOS-Transistoren mit der ersten Schwellenspannung und die NMOS-Transistoren mit der zweiten Schwellenspannung mit einem zweiten Abstand beabstandet sind, der größer als der erste Abstand ist, und die PMOS-Transistoren mit der ersten Schwellenspannung entlang der zweiten gemeinsamen Finne gleichmäßig mit einem ersten Abstand beabstandet sind, die PMOS-Transistoren mit der zweiten Schwellenspannung entlang der zweiten gemeinsamen Finne gleichmäßig mit dem ersten Abstand beabstandet sind, und die PMOS-Transistoren mit der ersten Schwellenspannung und die PMOS-Transistoren mit der zweiten Schwellenspannung mit einem zweiten Abstand beabstandet sind, der größer als der erste Abstand ist.
  15. Speicherzelle nach Anspruch 14, die weiterhin Folgendes aufweist: einen ersten Dummy-Transistor, der entlang der ersten gemeinsamen Finne und zwischen den NMOS-Transistoren mit der ersten Schwellenspannung und den NMOS-Transistoren mit der zweiten Schwellenspannung angeordnet ist; und einen zweiten Dummy-Transistor, der entlang der zweiten gemeinsamen Finne und zwischen den PMOS-Transistoren mit der ersten Schwellenspannung und den PMOS-Transistoren mit der zweiten Schwellenspannung angeordnet ist.
  16. Speichermatrix, die eine Mehrzahl von Speicherzellen nach Anspruch 1 aufweist, wobei die Mehrzahl von Speicherzellen in einer Matrix mit einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind, wobei: die ersten Schreib-Zugriffssteuerleitungen für die jeweilige Mehrzahl von Speicherzellen in einer linearen Anordnung angeordnet sind, die sich in einer ersten Richtung erstreckt, die ersten Schreib-Zugriffssteuerelemente für die jeweilige Mehrzahl von Speicherzellen so eingerichtet sind, dass sie die jeweiligen ersten Schreib-Zugriffssteuersignale nacheinander entlang der ersten Richtung empfangen, und die Mehrzahl von Speicherzellen in abwechselnden Zeilen und in der ersten Richtung angeordnet sind.
  17. Speichermatrix nach Anspruch 16, wobei: die Lese-Zugriffssteuerleitungen für die jeweilige Mehrzahl von Speicherzellen in einer linearen Anordnung angeordnet sind, die sich in einer zweiten Richtung erstreckt, die senkrecht zu der ersten Richtung ist, die Lese-Zugriffssteuerelemente für die jeweilige Mehrzahl von Speicherzellen so eingerichtet sind, dass sie die jeweiligen Lese-Zugriffssteuersignale nacheinander entlang der zweiten Richtung empfangen, und die Mehrzahl von Speicherzellen in abwechselnden Spalten und in der zweiten Richtung angeordnet sind.
  18. SRAM-Vorrichtung (SRAM: statischer Direktzugriffsspeicher) mit: einer Mehrzahl von SRAM-Zellen, die in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind; einer Mehrzahl von ersten Schreib-Zugriffssteuerleitungen, die jeweils so eingerichtet sind, dass sie an die Speicherzellen in jeder Zeile ein erstes Schreib-Zugriffssteuersignal senden, das zumindest zwischen einem Aktivierungszustand und einem Deaktivierungszustand wählbar ist; einer Mehrzahl von Lese-Zugriffssteuerleitungen, die jeweils so eingerichtet sind, dass sie an die Speicherzellen in jeder Zelle ein Lese-Zugriffssteuersignal senden, das zumindest zwischen einem Aktivierungszustand und einem Deaktivierungszustand wählbar ist, einer Mehrzahl von zweiten Schreib-Zugriffssteuerleitungen, die jeweils so eingerichtet sind, dass sie an die Speicherzellen in jeder Spalte ein zweites Schreib-Zugriffssteuersignal senden, das zumindest zwischen einem Aktivierungszustand und einem Deaktivierungszustand wählbar ist, wobei jede der Mehrzahl von Speicherzellen in der SRAM-Vorrichtung einen Datenspeicher und ein Schreib-Zugriffssteuerelement aufweist, das so eingerichtet ist, dass es das erste Schreib-Zugriffssteuersignal und das zweite Schreib-Zugriffssteuersignal empfängt und ein Schreiben von Daten in den Datenspeicher nur dann zulässt, wenn das empfangene erste und zweite Schreib-Zugriffssignal in ihren jeweiligen Aktivierungszuständen sind.
  19. SRAM-Vorrichtung nach Anspruch 18, wobei: der Aktivierungszustand des zweiten Schreib-Aktivierungssteuersignals einen ersten Aktivierungszustand und einen zweiten Aktivierungszustand umfasst, und das Schreib-Zugriffssteuerelement in jeder Speicherzelle so eingerichtet ist, dass es den Datenspeicher veranlasst, einen ersten festgelegten Wert zu speichern, wenn das empfangene erste Schreib-Zugriffssignal in seinem jeweiligen Aktivierungszustand ist und das empfangene zweite Schreib-Zugriffssignal in seinem jeweiligen ersten Aktivierungszustand ist, und dass es den Datenspeicher veranlasst, einen zweiten festgelegten Wert zu speichern, wenn das empfangene erste Schreib-Zugriffssignal in seinem jeweiligen Aktivierungszustand ist und das empfangene zweite Schreib-Zugriffssignal in seinem jeweiligen ersten Aktivierungszustand ist.
  20. Verfahren zum Schreiben von Daten in eine SRAM-Vorrichtung (SRAM: statischer Direktzugriffsspeicher) mit den folgenden Schritten: Senden eines ersten Schreib-Zugriffssignals, das zumindest zwischen einem Aktivierungszustand und einem Deaktivierungszustand wählbar ist, über eine erste Schreib-Zugriffssteuerleitung an eine Mehrzahl von SRAM-Zellen; Senden einer Mehrzahl von zweiten Schreib-Zugriffssignalen, die jeweils zumindest zwischen einem Aktivierungszustand und einem Deaktivierungszustand wählbar sind, über eine jeweilige zweite Mehrzahl von Schreib-Zugriffssteuerleitungen an jeweilige der Mehrzahl von Speicherzellen; für jede der Mehrzahl von Speicherzellen Verhindern eines Schreibens von Daten in die Speicherzelle, wenn entweder das erste Schreib-Zugriffssignal oder das jeweilige zweite Schreib-Zugriffssignal in seinem jeweiligen Deaktivierungszustand ist; und für jede der Mehrzahl von Speicherzellen Schreiben von Daten in die Speicherzelle, wenn das erste Schreib-Zugriffssignal und das jeweilige zweite Schreib-Zugriffssignal beide in ihren jeweiligen Aktivierungszuständen sind.
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