DE4406459A1 - Integrierte Halbleiterschaltungsvorrichtung mit Speicherzellenanordnung - Google Patents

Description

Die Erfindung bezieht sich auf eine integrierte Halblei­ terschaltungsvorrichtung mit Speicherzellenanordnung und insbesondere auf eine in CMOS Technik hergestellte inte­ grierte Halbleiterschaltungsvorrichtung mit Speicherzel­ lenanordnung.

Ein integrierte Halbleiterschaltungsvorrichtung mit einer Vielzahl von parallelen Paaren von MOS-Transistorzeilen ist allgemein bekannt. Jedes Paar weist eine Zeile von P-Kanal MOS-Transistoren und eine Zeile von N-Kanal MOS- Transistoren auf. In jeder Zeile teilt sich ein Transi­ stor seine Source/Drain Bereiche mit benachbarten Transi­ storen derart, daß die Transistoren in dieser Zeile mit­ einander in Serie verbunden sind. Beim Anlegen einer Sperrspannung an das Gate eines Transistors in der Zeile werden zwei benachbarte Transistoren derart voneinander getrennt, daß die Zeile in zwei Zeilen aufgeteilt wird.

Beispielsweise weist eine derartige integrierte Halblei­ terschaltungsvorrichtung mit herkömmlicher Speicheranord­ nung Speicherzellen auf, die jeweils ein aus einem ersten und zweiten in einer Schleife verbundenen Inverter beste­ hendes Flip-Flop, einen mit dem Flip-Flop verbundenen dritten zwischenspeichernden Inverter, und einem mit dem dritten Inverter verbundenen Lese-Zugriffsgate besitzen. Jeder Inverter besteht aus einer Kombination aus P-Kanal und N-Kanal Transistoren. Sowohl die P-Kanal Transistoren als auch die N-Kanal Transistoren sind in Zeilen angeord­ net.

Somit verwendet jede Speicherzelle Transistoren in einem Paar von P-Kanal und N-Kanal Zeilentransistoren. Die er­ sten und zweiten Inverter werden nebeneinander angeord­ net, während der dritte Inverter derart angeordnet wird, daß einerseits isolierende Transistoren zwischen den er­ sten und zweiten Invertern und andererseits am dritten Inverter liegen. Das Schreib-Zugriffsgatter liegt neben dem ersten Inverter, während das Lese-Zugriffsgatter ne­ ben dem dritten Inverter liegt. Eine Vielzahl derartiger Speicherzellen wird mit Transistoren in jedem Zeilenpaar ausgebildet, wobei zwischen den benachbarten Speicherzel­ len isolierende Transistoren liegen.

Herkömmliche Speicherzellen der vorstehend beschriebenen Art erhalten üblicherweise entweder H und "L"-Daten, welche zum Einschreiben der empfangenen Daten in das Flip-Flop an das Schreib-Zugriffsgatter angelegt werden. Es kann jedoch ein Problem auftreten, wenn Daten "H- in ein Daten "L" speicherndes Flip-Flop eingeschrieben wer­ den. Unter diesen Bedingungen wird das Flip-Flop manchmal nicht invertiert, weshalb keine Daten "H" eingeschrieben werden können. Die Zustandsumkehr der Flip-Flops kann er­ leichtert werden, wenn für jeden Inverter des Flip-Flops drei oder mehr Transistoren verwendet werden. Jedoch ist auch in einem derartigen Fall ein zuverlässiges Ein­ schreiben der Daten nicht gewährleistet, wenn das Schreibsignal unter einem gewünschten Wert liegt.

Der Erfindung liegt daher die Aufgabe zugrunde, eine in­ tegrierte Halbleiterschaltungsvorrichtung mit Speicher­ zellenanordnung zu schaffen, bei der Daten zuverlässig und mit einer hohen Geschwindigkeit eingeschrieben werden können.

Die vorstehend beschriebene herkömmliche Speicherzellen­ anordnung benötigt isolierende Transistoren zwischen den zweiten und dritten Invertern einer jeden Speicherzellen und zwischen benachbarten Speicherzellen in der Speicher­ zellenanordnung. Die Speicherzelle benötigt daher eine relativ große Anzahl von Transistoren. Die Anzahl der Transistoren die jeweils in den Speicherzellen verwendet werden, erhöht sich insbesondere dann, wenn die die In­ verter bildenden Flip-Flops drei oder mehrere Transisto­ ren zum Erleichtern des Invertierungszustandes des Flip- Flops verwenden.

Der Erfindung liegt daher ferner die Aufgabe zugrunde, eine integrierte Halbleiterschaltungsvorrichtung mit Speicherzellenanordnung auszubilden, die eine geringe An­ zahl von Transistoren benötigt, so daß die Substratober­ fläche mit hohem Wirkungsgrad ausgenutzt werden kann.

Erfindungsgemäß wird ein Halbleitersubstrat mit CMOS Gat­ teranordnung verwendet, in der eine Vielzahl von P-Kanal MOS Transistoren und eine Vielzahl N-Kanal MOS Transisto­ ren hintereinander in entsprechend benachbarten Zeilen paarweise angeordnet werden. Eine Vielzahl derartiger Paare wird auf dem Substrat angeordnet. In jeder Zeile teilt jeder MOS-Transistor seinen Source/Drain Bereich mit in der Zeile benachbarten Transistoren. Eine Spei­ cherzellenanordnung besitzt eine Vielzahl von Speicher­ zellen, die in Zeilen und Spalten auf dem Substrat ange­ ordnet sind.

Jede Speicherzelle besitzt ein Flip-Flop, bestehend aus in Schleife verbundenen ersten und zweiten Invertern, wo­ bei die ersten und zweiten Zugriffsgatters mit den ent­ sprechenden beiden Enden des Flip-Flops verbunden sind, ein dritter Inverter mit seinem Eingang an eines der bei­ den Enden des Flip-Flops angeschlossen ist, und ein drit­ tes Zugriffsgatter mit dem Ausgang des dritten Inverters verbunden ist. Jeder der ersten und zweiten Inverter be­ sitzt eine Kombination von P-Kanal und N-Kanal MOS Tran­ sistoren in einem ersten Paar von MOS-Transistorzeilen. Die ersten und zweiten Zugriffsgatter sind in dem glei­ chen MOS-Transistorzeilenpaar ausgebildet wie die MOS- Transistoren der ersten und zweiten Inverter und liegen benachbart und auf gegenüberliegenden Seiten des durch den ersten und zweiten Inverter ausgebildeten Flip-Flops. Der dritte Inverter besitzt eine Kombination von P-Kanal und N-Kanal MOS-Transistoren in einem zweiten MOS- Transistorzeilenpaar. Ein drittes Zugriffsgatter wird in demselben MOS-Transistorzeilenpaar wie der dritte Inver­ ter ausgebildet, und liegt neben dem dritten Inverter.

Das erste Zugriffsgatter besitzt einen HOS-Transistor, dessen Drain mit einem Ende des Flip-Flops verbunden ist, und dessen Source mit einer ersten Bitleitung verbunden ist, während sein Gate an eine erste Wortleitung ange­ schlossen ist.

Das zweite Zugriffsgatter besitzt einen MOS-Transistor, dessen Drain mit dem anderen Ende des Flip-Flops verbun­ den ist, und dessen Source an eine zweite Bitleitung an­ geschlossen ist, während sein Gate mit der ersten Wort­ leitung verbunden ist.

Das dritte Zugriffsgatter besitzt einen MOS-Transistor, dessen Drain mit dem Ausgang des dritten Inverters ver­ bunden ist und dessen Source an eine dritte Bitleitung angeschlossen ist, während sein Gate an eine zweite Wort­ leitung angeschlossen ist.

Die ersten und zweiten Bitleitungen liefern Schreibdaten in komplementärer Form, während die dritte Bitleitung zum Aussenden der gespeicherten Daten verwendet wird. Die er­ ste, zweite und dritte Bitleitung sind gemeinsame Leitun­ gen zu allen Speicherzellen in jeder Speicherzellenzeile der Anordnung. Die ersten und zweiten Wortleitungen sen­ den einen Datenschreibbefehl und einen Datenlesebefehl an die Speicherzellen und sind gemeinsame Leitungen für alle Speicherzellen in jeder Speicherzellenspalte.

Im Betrieb wird zum Einschreiben von Daten in jede Spei­ cherzelle ein Signal von der ersten Wortleitung an die ersten und zweiten Zugriffsgatter derart angelegt, daß die MOS-Transistoren der Zugriffsgatter leitend werden. Gleichzeitig werden komplementäre Schreibdaten an die er­ ste und zweite Bitleitung angelegt. Somit wird das eine Ende des Flip-Flops auf "¹H"-Pegel und das andere Ende des Flip-Flops auf "L"-Pegel gelegt. Auf diese Weise wird im Vergleich zu einer herkömmlichen Speicherzelle, in der nur eine Bitleitung zum Einschreiben von Daten verwendet wird, der Betriebsbereich vergrößert, wodurch eine zuver­ lässigere Schreiboperation ermöglicht wird. Beim Auslesen wird über die zweite Wortleitung an das dritte Zugriffs­ gatter ein Signal derart angelegt, daß der MOS-Transistor des dritten Zugriffsgatters leitend wird, wodurch die im Flip-Flop gespeicherten Daten über den dritten Inverter und das dritte Zugriffsgatter an die dritte Bitleitung ausgelesen werden können.

Da das erste MOS-Transistorzeilenpaar nur für die ersten und zweiten Inverter und die ersten und zweiten Zugriffs­ gatter verwendet wird, benötigt man keine MOS-Transi­ storen zwischen den entsprechenden Schaltungen. Hinsicht­ lich der ersten und zweiten Inverter können insbesondere die die Inverter bildenden MOS-Transistoren nebeneinander angeordnet werden, wobei sie ihre Source/Drain Bereiche miteinander teilen. Darüber hinaus teilen sich die den ersten Inverter und das zweite Zugriffsgatter bildenden MOS-Transistoren ihre Source/Drain Bereiche derart mit­ einander, daß sie nebeneinander angeordnet werden können. Gleiches gilt für den zweiten Inverter und das erste Zu­ griffsgatter.

Hinsichtlich benachbarter Speicherzellen in der gleichen Zeile können erste Zugriffsgatter oder zweite Zugriffs­ gatter von benachbarten Speicherzellen direkt nebeneinan­ der angeordnet werden, so daß ihre MOS-Transistoren ihre Source/Drain Bereiche teilen können. Dadurch wird die Verwendung von isolierenden MOS-Transistoren zwischen be­ nachbarten Speicherzellen überflüssig.

Durch eine derartige Anordnung einer großen Anzahl von benachbarten MOS-Transistoren, die sich ihre Source/Drain Bereiche miteinander teilen, kann die Verdrahtung mit Be­ zug auf die entsprechenden Source und Drain Bereiche der entsprechenden Transistoren vereinfacht werden.

Die Erfindung wird nachstehend anhand von Ausführungsbei­ spielen unter Bezugnahme auf die Zeichnung näher be­ schrieben.

Fig. 1 ist eine Draufsicht eines Abschnittes eines erfin­ dungsgemäßen Ausführungsbeispieles für ein Halbleiter­ substrat mit CMOS-Gatteranordnung.

Fig. 2 ist ein Ersatzschaltbild der CMOS-Transistoren auf dem Substrat gemäß Fig. 1.

Fig. 3 ist eine Draufsicht einer herkömmlichen Speicher­ zelle, die auf dem Substrat gemäß Fig. 1 ausgebildet ist.

Fig. 4 ist ein Ersatzschaltbild der herkömmlichen Spei­ cherzelle gemäß Fig. 3.

Fig. 5 ist eine Draufsicht einer weiteren herkömmlichen Speicherzelle, die auf dem Substrat gemäß Fig. 3 ausge­ bildet ist.

Fig. 6 ist ein Ersatzschaltbild der Speicherzelle gemäß Fig. 5.

Fig. 7 ist eine Draufsicht eines Abschnittes einer erfin­ dungsgemäßen Speicherzellenanordnung.

Fig. 8 ist ein Ersatzschaltbild des Abschnittes der An­ ordnung gemäß Fig. 7.

Fig. 9 ist eine Draufsicht eines Abschnittes einer erfin­ dungsgemäßen Speicherzellenanordnung gemäß einem zweiten Ausführungsbeispiel.

Fig. 10 ist ein Ersatzschaltbild des Abschnittes der An­ ordnung gemäß Fig. 9.

Fig. 11 ist eine Draufsicht eines Abschnittes einer er­ findungsgemäßen Speicherzellenanordnung gemäß einem drit­ ten Ausführungsbeispiel.

Fig. 12 ist ein Ersatzschaltbild des Abschnittes der An­ ordnung gemäß Fig. 11.

Fig. 13 ist eine Draufsicht eines Abschnittes einer er­ findungsgemäßen Speicherzellenanordnung gemäß einem vier­ ten Ausführungsbeispiel.

Fig. 14 ist ein Ersatzschaltbild des Abschnittes der An­ ordnung gemäß Fig. 13.

Fig. 15 ist eine Draufsicht eines Abschnittes einer er­ findungsgemäßen Speicherzellenanordnung gemäß einem fünf­ ten Ausführungsbeispiel.

Fig. 16 ist ein Ersatzschaltbild des Abschnittes der An­ ordnung gemäß Fig. 15.

Fig. 17 ist eine Draufsicht eines Abschnittes einer er­ findungsgemäßen Speicherzellenanordnung gemäß einem sech­ sten Ausführungsbeispiel.

Fig. 18 ist ein Ersatzschaltbild des Abschnittes der An­ ordnung gemäß Fig. 17.

Fig. 1 zeigt ein bekanntes Halbleitersubstrat 1 mit CMOS- Gatteranordnung. Auf dem Substrat 1 befinden sich eine Anzahl von Eingangs/Ausgangs-Anschlüssen 2 entlang der Randbereiche des Substrats 1. Streifenförmige p-dotierte Bereiche 3 und n-dotierte Bereiche 4 liegen innerhalb der durch die Eingangs/Ausgangs-Anschlüsse 2 definierten Grenzen im Substrat 1. Gates 11, 12, 13, . . ., 21, 22, 23, 31, 32, 33, . . ., 41, 42, 43, . . ., sind an entspre­ chenden Bereichen angeordnet, wodurch MOS-Transistor­ zeilen 10, 20, 30, 40, . . . ausgebildet werden. Benachbar­ te MOS-Transistoren in benachbarten Zeilen bilden Transi­ storspalten. Zur Vereinfachung der Darstellung werden entsprechende MOS-Transistoren durch die Bezugs Zeichen ihrer entsprechenden Gates definiert.

Die Transistorzeilen 10, 20, 30, 40, . . . des dargestell­ ten Ausführungsbeispiels können gemäß Fig. 2 durch eine Serienschaltung einer Anzahl von MOS-Transistoren be­ schrieben werden. Die Transistorzeilen 10, 40 und 50 in Fig. 1 können durch P-Kanal MOS-Transistoren und die Transistorzeilen 20, 30, 60 und 70 durch N-Kanal MOS- Transistoren ausgebildet werden. Grundsätzlich werden die P-Kanal MOS-Transistorzeilen und die N-Kanal MOS- Transistorzeilen paarweise verwendet. Beispielsweise wird die P-Kanal MOS-Transistorzeile 10 und die N-Kanal MOS- Transistorzeile 20, die P-Kanal MOS-Transistorzeile 30 und die N-Kanal MOS-Transistorzeile 40, usw. paarweise verwendet.

Gemäß Fig. 1 und 2 kann jeder MOS-Transistor eine der beiden Bereiche an den gegenüberliegenden Seiten seines Gates als Source oder Drain verwenden. Demnach wird jeder Bereich als Source/Drain Bereich beschrieben. Mit einer am Gate eines besonderen MOS-Transistors angelegten Ab­ schaltspannung wird die Verbindung der beiden MOS- Transistoren, die an den gegenüberliegenden Seiten des besonderen MOS-Transistors liegen unterbrochen, so daß die MOS-Transistorzeile an diesem MOS-Transistor geteilt wird.

Fig. 3 zeigt ein Ausführungsbeispiel einer herkömmlichen Speicherzelle, die auf einem Halbleitersubstrat 1 mit CMOS-Gatteranordnung ausgebildet ist. Es wird darauf hin­ gewiesen, daß in der Zeichnung dicke durchgezogene Linien untenliegende Leitungen darstellen, die auf dem Substrat mit einer dazwischenliegenden Isolierschicht angeordnet sind, schwarze Punkte Verbindungspunkte zwischen den Transistorelektroden und der untenliegenden Leitung dar­ stellen, dicke gestrichelte Linien auf den unten liegen­ den Leitungen mit einer Isolierschicht versehene oben liegende Leitungen darstellen, und weiße Kreise Verbin­ dungspunkte zwischen den oben liegenden Leitungen und den unten liegenden Leitungen darstellen.

Gemäß Fig. 3 ist eine Bitleitung BA und eine Spannungs­ versorgungsleitung V in einer MOS-Transistorzeile 10 durch die unten liegenden Leitungen vorgesehen, während eine Bitleitung BB und eine Masseleitung G in der MOS- Transistorzeile 20 durch die unten liegenden Leitungen realisiert sind. Eine Schreib-Wortleitung WA wird durch die oben liegende Leitung über der Spalte von MOS- Transistoren 13 und 23 geschaffen, während eine Lese- Wortleitung WB durch die oben liegende Leitung über einer Spalte der MOS-Transistoren 16 und 26 realisiert wird.

Gemäß Fig. 4 sind die Source-Anschlüsse der P-Kanal MOS- Transistoren 13, 14 und 16 mit der Spannungsversorgungs­ leitung V verbunden, während ihre entsprechenden Gate- Anschlüsse mit den entsprechenden Gate-Anschlüssen der N- Kanal MOS-Transistoren 23, 24 und 26 verbunden sind, de­ ren Source-Anschlüsse wiederum mit der Masseleitung G verbunden sind. Ferner sind die Drain-Anschlüsse der P- Kanal MOS-Transistoren 13, 14 und 16 mit den Drain- Anschlüssen der N-Kanal MOS-Transistoren 23, 24 und 26 verbunden. Somit bilden die Transistorpaare 13, 23, 14, 524 und 16, 26 Inverter 101, 102 und 103. Die Eingänge der entsprechenden Inverter sind an den Verbindungspunkten der Gate-Anschlüsse der entsprechenden Transistorpaare vorgesehen, während die Ausgänge der entsprechenden In­ verter an den Verbindungspunkten der Drain-Anschlüsse der entsprechenden Transistorpaare vorgesehen sind.

Durch Verbinden der Eingänge der Inverter 101 und 102 mit dem Ausgang des Inverters 102 und 101 gemäß einer Schlei­ fe wird ein Flip-Flop ausgebildet. Durch Verbinden eines Anschlusses des Flip-Flops mit dem Eingang des Inverters 103 wird eine Speicherzelle vervollständigt.

Die vorhergehend beschriebene Speicherzelle enthält zwei Zugriffsgatter zum Daten ein/ausgeben. Ein N-Kanal MOS- Transistor 22, der eines der beiden Zugriffsgatter dar­ stellt, teilt seinen Drain-Anschluß mit dem Transistor 23 des Flip-Flops, wobei sein Source-Anschluß mit der Bit­ leitung BA verbunden ist und sein Gate-Anschluß mit der Schreib-Wortleitung WA zum Herstellen eines Eingangsan­ schlusses verbunden ist. Auf gleiche Weise teilt ein N- Kanal MOS-Transistor 27, der das andere Zugriffsgatter darstellt, seinen Drain-Bereich mit dem Transistor 26 des Inverters 103, wobei sein Source-Bereich mit der Bitlei­ tung BB und sein Gate-Bereich mit der Lese-Wortleitung WB zum Ausbilden eines Ausgangsanschlusses verbunden ist.

Die Arbeitsweise der Speicherzelle gemäß Fig. 3 und 4 wird nachfolgend beschrieben.

Die Daten werden über den Eingangsanschluß eingeschrie­ ben. Mittels einer (nicht gezeigten) Schreib- Treiberschaltung, die mit der Bitleitung BA verbunden ist, wird die Bitleitung BA entsprechend der einzuschrei­ benden Daten auf den "L"- oder "H"-Pegel gelegt. Die Schreib-Wortleitung WA wird auf "H"-Pegel gelegt, so daß der Zugriffsgatter-Transistor 22 leitend wird. Somit ist der Eingangsanschluß der Speicherzelle elektrisch mit der Bitleitung BA verbunden und der Wert am Speicherzellen­ eingangsanschluß wird unabhängig vom in der Speicherzelle abgespeicherten Wert gleich dem Wert auf der Bitleitung BA. Damit ist das Einschreiben abgeschlossen.

Nach dem Einschreiben wird die Schreib-Wortleitung WA auf den "L"-Pegel gelegt, wodurch der Zugriffsgatter- Transistor 22 nicht leitend wird und der eingeschriebene Datenwert in der Speicherzelle gespeichert wird. Da die Bitleitung BA elektrisch von der Speicherzelle getrennt ist, ändert sich der in der Speicherzelle gespeicherte Datenwert nicht, selbst wenn sich der Wert auf der Bit­ leitung BA ändert.

Die Daten werden über den Speicherzellen-Ausgangsanschluß ausgelesen. Legt man die Wortleitung WB auf "H"-Pegel, so wird der Zugriffsgatter-Transistor 27 leitend, wodurch der Ausgangsanschluß der Speicherzelle elektrisch mit der Bitleitung BB verbunden wird. Damit erscheint auf der Bitleitung BB der Wert des Speicherzellen- Ausgangsanschluß. Eine (nicht gezeigte) Meßverstärker­ schaltung ist mit der Bitleitung BB verbunden. Der Meß­ verstärker bestimmt wann der Wert auf der Bitleitung BB "H" oder "L" ist. Somit ist das Auslesen abgeschlossen.

Da das Dateneinschreiben und das Datenauslesen über von­ einander unabhängige verschiedene Anschlüsse durchgeführt wird, können die beiden Operationen gleichzeitig durchge­ führt werden.

Fig. 5 zeigt ein weiteres Beispiel einer herkömmlichen Speicherzelle, die auf einem Halbleitersubstrat mit CMOS- Gatteranordnung gemäß Fig. 1 ausgebildet ist, während Fig. 6 dessen Ersatzschaltbild darstellt. Der Hauptunter­ schied zwischen der Speicherzelle gemäß Fig. 5 und 6 und der Speicherzelle gemäß Fig. 3 und 4 besteht darin, daß ein P-Kanal MOS-Transistor 15 seriell mit einem P-Kanal MOS-Transistor 14 des Inverters 102 verbunden ist.

Die herkömmliche Speicherzelle gemäß Fig. 3 und 4 ist derart angeordnet, daß Daten mit "H" oder "L"-Pegel über die Bitleitung BA am Eingangsanschluß eingeschrieben wer­ den. Da jedoch das Eingangsanschluß-Zugriffsgatter aus einem N-Kanal MOS-Transistor besteht, kann es Daten mit "H"-Pegel nicht vollständig übertragen. Der Eingangsan­ schluß des über das Zugriffsgatter mit der Bitleitung BA verbundenen Flip-Flops kann aufgrund des "back gate ef­ fects" nicht vollständig auf das Potential V gebracht werden, selbst wenn die Bitleitung BA auf dem Spannungs­ versorgungspotential V zum Einschreiben des "H"-Pegels betrieben wird. Wenn das gerade in der Speicherzelle ge­ speicherte Datum den "L"-Pegel aufweist und die einzu­ schreibenden Daten "H"-Daten sind, können manchmal die Daten in der Speicherzelle nicht invertiert werden, wes­ halb oft ein falsches Einschreiben in die Speicherzelle zu beobachten ist.

In der Speicherzelle gemäß Fig. 5 und 6 wird das Ein­ schreiben von "H"-Pegel Daten durch die Serienverbindung der P-Kanal MOS-Transistoren 14 und 15 im Inverter 102 erleichtert, da die Schwellenspannung des Inverters 102 erniedrigt wird.

Genauer gesagt wird die Bitleitung BA elektrisch mit dem Speicherzelleneingangsanschluß elektrisch verbunden, wenn die Wortleitung WA bei auf "H"-Pegel liegender Bitleitung BA auf "H"-Pegel gelegt wird. Wenn die in der Speicher­ zelle gespeicherten Daten "L"-Pegel Daten sind, so wird oft ein Zwischenwert angenommen. Da jedoch die Schwellen­ spannung des Inverters 102 gering ist, kann der Ausgang des Inverters 102 leicht invertiert werden und den "L"- Pegel als Ausgangssignal liefern. Folglich wird der "L"- Pegel an den Eingang des Inverters 101 gelegt, so daß dessen Ausgang, d. h. der Eingangsanschluß der Speicher­ zelle, den "H"-Pegel annimmt. Dadurch wird das Einschrei­ ben des "H"-Pegels in die Speicherzelle abgeschlossen.

Das Auslesen der Daten erfolgt auf ähnliche Weise wie in der bekannten Vorrichtung gemäß Fig. 3.

Es kann jedoch nicht sichergestellt werden, daß die Daten immer fehlerfrei eingeschrieben werden, wenn beispiels­ weise die Ansteuerspannung auf der Bitleitung BA gering­ fügig niedriger als der Nennwert ist, selbst wenn die Schwellenspannung des Inverters 102 geringer ist.

Wie vorhergehend beschrieben, weisen herkömmliche Vor­ richtungen bei denen Daten in eine Speicherzelle über ei­ ne Bitleitung eingeschrieben werden einen nicht ausrei­ chenden Betriebsbereich auf, weshalb ein zuverlässiges Einschreiben von Daten nicht erreicht wird.

Wie man den Fig. 3 und 4 bzw. Fig. 5 und 6 entnehmen kann, müssen zwischen dem Inverter 102 und dem Inverter 103 zu ihrer Isolierung ein oder mehrere N-Kanal MOS- Transistoren und ein oder mehrere P-Kanal MOS-Transi­ storen vorgesehen werden. Darüber hinaus müssen zwischen benachbarten Speicherzellen zu ihrer Isolierung ein oder mehrere N-Kanal MOS-Transistoren und ein oder mehrere P- Kanal MOS-Transistoren vorgesehen werden, wie beispiels­ weise die MOS-Transistoren 15 und 25 im Falle der Spei­ cherzelle gemäß der Fig. 3 und 4 und MOS-Transistoren 16 und 25 im Falle der Speicherzelle gemäß den Fig. 5 und 6. Der Nutzungsgrad des Substrats ist dadurch verschlech­ tert.

Die vorliegende Erfindung löst die vorstehend genannten Probleme. Erfindungsgemäß wird eine integrierte Halblei­ terschaltungsvorrichtung geschaffen, die Speicherzellen­ schaltungen besitzt. Die Speicherzellen sind durch wir­ kungsvolle Nutzung von Elementarzellen einer CMOS- Gatteranordnung auf einem Halbleitersubstrat ausgebildet und können bei einer hohen Einschreibegeschwindigkeit stabil und zuverlässig arbeiten. Nachfolgend wird die er­ findungsgemäße Speicherzellenanordnung beschrieben.

Mit Bezug auf Fig. 7, die einen Abschnitt einer Speicher­ zellenanordnung gemäß einem ersten Ausführungsbeispiel zeigt, besitzt eine N-Kanal MOS-Transistorzeile 10 N- Kanal MOS-Transistoren 11 bis 18 die ihre Source/Drain Bereiche mit benachbarten Transistoren in der Zeile tei­ len, und eine N-Kanal MOS-Transistorzeile 40 besitzt N- Kanal MOS-Transistoren 41 bis 48, die ebenfalls ihre Source/Drain Bereiche mit benachbarten Transistoren in dieser Zeile miteinander teilen. In ähnlicher Weise be­ sitzen P-Kanal MOS-Transistorzeilen 20 und 30 P-Kanal MOS-Transistoren 21 bis 28 und 31 bis 38, die ihre Sour­ ce/Drain Bereiche mit benachbarten MOS-Transistoren in den entsprechenden Zeilen miteinander teilen. Die Zeilen 10 und 20 bilden ein Paar und die Zeilen 30 und 40 bilden ein weiteres Paar.

Eine Masseleitung G und eine zweite Bitleitung über­ lagern die Zeile 10, eine erste Bitleitung BA und eine Spannungsversorgungsleitung V überlagern die Zeile 20, eine Spannungsversorgungsleitung V überlagert die Zeile 30, und eine dritte Bitleitung BB und eine Masseleitung G überlagern die Zeile 40. Erste Wortleitungen WA₁ und WA₂ werden derart angeordnet, daß sie eine MOS-Transistor­ spalte mit den MOS-Transistoren 11, 21, 31 und 41 und ei­ ne MOS-Transistorspalte mit den MOS-Transistoren 18, 28, 38 und 48 überlagern. In ähnlicher Weise sind zweite Wortleitungen WB₁ und WB₂ derart angeordnet, daß sie eine MOS-Transistorspalte mit MOS-Transistoren 14, 24, 34 und 44 und eine MOS-Transistorspalte mit MOS-Transistoren 15, 25, 35 und 45 überlagern.

Gemäß Fig. 7 stellen dicke Linien unten liegende Leitun­ gen dar, die sich durch eine dazwischenliegende Isolier­ schicht über der MOS-Transistoranordnung befinden, und dicke strichlierte Linien bezeichnen oben liegende Lei­ tungen, die mit einer dazwischenliegenden Isolierschicht über den unten liegenden Leitungen angeordnet sind. Schwarze Punkte stellen die Verbindungspunkte der Transi­ storelektroden mit den unten liegenden Leitungen dar, und weiße Kreise stellen die Verbindungspunkte zwischen den unten liegenden Leitungen und den oben liegenden Leitun­ gen dar.

Jeder Transistor teilt seine Source/Drain Bereiche mit benachbarten Transistoren in derselben Zeile, wodurch ih­ re Source-Bereiche, ihre Drain-Bereiche oder die Source- Bereiche eines Transistors und der Drain-Bereich eines anderen Transistors miteinander verbunden sind. Die inte­ grierte Schaltung gemäß Fig. 7 kann demnach durch ein Er­ satzschaltbild gemäß Fig. 8 dargestellt werden.

Gemäß Fig. 8 bildet ein N-Kanal MOS-Transistor 12 und ein P-Kanal MOS-Transistor 22 einen ersten Inverter 101, ein N-Kanal MOS-Transistor 13 und ein P-Kanal MOS-Transistor 23 einen zweiten Inverter 102 und ein P-Kanal MOS- Transistor 33 und ein N-Kanal MOS-Transistor 43 einen dritten Inverter 103. Die Inverter 101 und 102 sind gemäß einer Schleife miteinander verbunden, wodurch ein Flip- Flop entsteht, dessen gegenüberliegende Enden entspre­ chend mit einem ersten und zweiten Zugriffsgatter 104 und 105 verbunden sind. Die ersten und zweiten Zugriffsgatter 104 und 105 enthalten N-Kanal MOS-Transistoren 11 und 14.

Somit sind die Inverter 101 und 102 und die Zugriffsgat­ ter 104 und 105 in einem Paar von MOS-Transistorzeilen 10 und 20 ausgebildet.

Ein P-Kanal MOS-Transistor 33 und ein N-Kanal MOS- Transistor 43 bilden einen dritten Inverter 103, dessen Eingang mit dem Ausgang der Inverter 101 verbunden ist, und dessen Ausgang mit einem dritten Zugriffsgatter 106 verbunden ist, das einen N-Kanal MOS-Transistor 44 auf­ weist. Der dritte Inverter 103 und das dritte Zugriffs­ gatter 106 werden somit durch ein Paar von MOS- Transistorzeilen 30 und 40 ausgebildet.

Demnach wird eine Speicherzelle 111 mit MOS-Transistoren der MOS-Transistorzeilen 10, 20, 30 und 40 ausgebildet.

Gemäß Fig. 8 liegt neben der Speicherzelle 11 eine weite­ re Speicherzelle 112. Die MOS-Transistoren in der Spei­ cherzelle 112 sind bezüglich der entsprechenden Transi­ storen der Speicherzelle 111 symmetrisch angeordnet. In ähnlicher Weise wird eine Anzahl von Speicherzellen durch MOS-Transistorzeilen 10, 20, 30 und 40 ausgebildet, wobei die entsprechenden MOS-Transistoren in benachbarten Spei­ cherzellen zueinander symmetrisch angeordnet sind. Dar­ über hinaus werden Zeilen von ähnlichen Speicherzellen durch MOS-Transistoren der weiteren Zeilen, wie bei­ spielsweise der Zeilen 50, 60, 70, 80, . . . (s. Fig. 1) ausgebildet.

Die Daten werden in die Speicherzelle 111 auf folgende Weise eingeschrieben. Mittels einer (nicht gezeigten) mit den Bitleitung BA und verbundenen Schreib- Treiberschaltung werden in Abhängigkeit der jeweiligen in die Speicherzelle 111 einzuschreibenden Datenwerte die Bitleitungen BA und auf die komplementären Pegel "H" und "L" oder "L" und "H" gelegt. Mit anderen Worten wird die Bitleitung BA auf den "L"-Pegel gelegt, wenn die Bit­ leitung den Pegel "H" besitzt und umgekehrt. Nachfol­ gend wird die Wortleitung WA₁ auf den "H"-Pegel gelegt, so daß die MOS-Transistoren 11 und 14 der Zugriffsgatter leitend werden. Die Bitleitung BA wird somit elektrisch mit einem Ende des die Daten speichernden Flip-Flops ver­ bunden, während die Bitleitung mit dem anderen Ende des Flip-Flops verbunden wird. Die Spannungen an den bei­ den Enden des Flip-Flops nehmen dadurch die Werte der entsprechenden Bitleitungen BA und unabhängig von den im Flip-Flop verbliebenen Datenwerten an. Das Einschrei­ ben ist damit abgeschlossen.

Nach dem Beenden des Einschreibens wird die Wortleitung WA₁ auf "L" gelegt, wodurch die MOS-Transistoren 11 und 14 der Zugriffsgatter 104 und 105 nicht leitend werden, und die eingeschriebenen Datenwerte in der Speicherzelle abgespeichert werden. Selbst wenn die Werte auf den Bit­ leitungen BA und wechseln, ändern sich die im Flip- Flop gespeicherten Datenwerte nachfolgend nicht, da beide Bitleitungen vom Flip-Flop elektrisch getrennt sind.

Das Auslesen der Daten aus der Speicherzelle 111 erfolgt auf folgende Weise. Die Wortleitung WB₁ wird auf "H"- Pegel gelegt, wodurch der MOS-Transistor 44 des Zugriffs­ gatters 106 leitend wird und die im Flip-Flop gespeicher­ ten Daten über den Inverter 103 an der Bitleitung BB an­ liegen. Eine (nicht gezeigte) Meßverstärkerschaltung ist mit der Bitleitung BB verbunden und mißt den Wert der Bitleitung BB als "H"-Pegel oder "L"-Pegel, d. h. sie liest die Daten aus. Anschließend wird die Wortleitung WB₁ auf den "L"-Pegel gelegt, wodurch das Auslesen abgeschlossen wird.

Für den Zugriff auf die Speicherzelle 112 werden ähnliche Verfahrensschritte wie bei der Speicherzelle 111 ausge­ führt, wobei jedoch die Wortleitungen anstelle der Wort­ leitungen WA₁ und WB₁ der Speicherzelle 111 durch die Wortleitung WA₂ und WB₂ ersetzt werden.

Da das Einschreiben und das Auslesen der Daten für jede Speicherzelle über voneinander unterschiedliche Zugriffs­ gatter erfolgt, können die beiden Operationen gleichzei­ tig erfolgen.

Im folgenden wird die Beziehung zwischen den N-Kanal MOS- Transistoren 11, 12, 13 und 14 in der Transistorzeile 10 näher betrachtet. Gemäß Fig. 8 ist der Drain Bereich des Transistors 11 des ersten Zugriffsgatters 104 mit dem Drain-Bereich des Transistors 12 des ersten Inverters 101 verbunden. Der Source-Bereich des Transistors 13 des zweiten Inverters 102 sowie des Source-Bereich des Tran­ sistors 12 des ersten Inverters 101 liegt auf Masse. Der Drain-Bereich des Transistors 14 des zweiten Zugriffsgat­ ters 105 ist mit dem Drain-Bereich des Transistors 13 des zweiten Inverters 102 verbunden.

Auf diese Weise sind die N-Kanal MOS-Transistoren 11, 12, 13 und 14 seriell miteinander verbunden, wodurch sie ge­ mäß Fig. 7 ihre Source/Drain Bereiche mit benachbarten Transistoren teilen können. Zum Zwecke der Isolation muß daher kein weiterer N-Kanal MOS-Transistor eingefügt wer­ den und die Verdrahtung zwischen den Transistoren verein­ facht sich.

Als nächstes wird die Beziehung zwischen den benachbarten Speicherzellen 111 und 112 näher beschrieben. Die Source- Bereiche der N-Kanal MOS-Transistoren 14 und 15 des zwei­ ten Zugriffsgatters 105 der entsprechenden Speicherzellen 111 und 112 sind beide mit der Bitleitung verbunden. Die Source-Bereiche der N-Kanal MOS-Transistoren 11 und 18 der ersten Zugriffsgatter 104 sind gemeinsam mit den Source-Bereichen des N-Kanal MOS-Transistors der ersten Zugriffsgatter 104 der entsprechenden benachbarten Spei­ cherzellen mit der Bitleitung BA verbunden. Darüber hin­ aus sind die Source-Bereiche der Transistoren 44 und 45 der dritten Zugriffsgatter 106 der entsprechenden Spei­ cherzellen mit der gemeinsamen Bitleitung BB verbunden. Gemäß Fig. 7 können sich somit die entsprechenden Transi­ storen Source/Drain Bereiche mit benachbarten Transisto­ ren derart teilen, daß dazwischen keine isolierenden Transistoren notwendig sind. Die vorhergehend beschriebe­ ne Beziehung besteht für alle benachbarten Speicherzellen in der gleichen Speicherzellenzeile.

Die in Fig. 9 gezeigte Speicherzelle ist der Speicherzel­ le gemäß Fig. 7 ähnlich, mit Ausnahme, daß in jedem der dritten Inverter 103 der Speicherzellen 111 und 112 eine Parallelkombination von vier P-Kanal MOS-Transistoren 31, 32, 33 und 34 den einzelnen P-Kanal MOS-Transistor 33 der Speicherzelle gemäß Fig. 7 ersetzt und eine Parallelkom­ bination von drei N-Kanal MOS-Transistoren 41, 42 und 43 den einzelnen N-Kanal MOS-Transistor 43 der Speicherzelle gemäß Fig. 7 ersetzt. Fig. 10 zeigt das Ersatzschaltbild.

Die Arbeitsweise der in den Fig. 9 und 10 gezeigten Spei­ cherzellen ist der Arbeitsweise der Speicherzellen gemäß Fig. 7 und 8 ähnlich. Da jedoch der jeweilige dritte In­ verter 103 eine Parallelkombination aus einer Vielzahl von P-Kanal MOS-Transistoren und eine Parallelkombination aus einer Vielzahl von N-Kanal MOS-Transistoren aufweist, ist seine Ansteuermöglichkeit ohne Vergrößerung der Spei­ cherzellenfläche weiter verbessert. Dieser Aufbau ermög­ licht die Verringerung der für das Auslesen der gespei­ cherten Daten benötigten Zeit, da bei leitendem Zugriffs­ gatter 44 jeder Inverter 103 die Bitleitung BB besonders stark antreibt, um einem den gespeicherten Wert entspre­ chenden Wert auszugeben.

Fig. 11 zeigt eine Speicherzellenanordnung mit einem Speicherzellenpaar 201, das aus symmetrisch angeordneten Speicherzellen 111 und 112 gemäß Fig. 9 besteht und einem ähnlichem Speicherzellenpaar 202, das in Zeilenrichtung neben dem Speicherzellenpaar 201 liegt. Das Speicherzel­ lenpaar 202 besitzt die Speicherzellen 113 und 114. Fig. 12 zeigt ein Ersatzschaltbild.

Gemäß Fig. 11 stellen WA₁, WA₂, WA₃ und WA₄ bzw. WB₁, WB₂, WB₃ und WB₄ die ersten bzw. zweiten Wortleitungen für jede Speicherzellenspalte in der Speicherzellenanord­ nung dar. BA und bezeichnen die ersten und zweiten Bitleitungen für jede Speicherzellenzeile und BB₁ und BB₂ die dritten Bitleitungen. Die weiteren Bezugszeichen be­ zeichnen die gleichen Komponenten oder Funktionselemente wie die in Fig. 9 gezeigten Bezugszeichen.

Gemäß Fig. 12 sind dritte Zugriffsgatter 106 der Spei­ cherzellen 111 und 112 der ungeradzahlig numerierten Speicherzellenpaare, wie beispielsweise dem Speicherzel­ lenpaar 201, mit der Bitleitung BB₁ verbunden, während dritte Zugriffsgatter 106 der Speicherzellen 113 und 114 der geradzahlig numerierten Speicherzellenpaare, wie bei­ spielsweise dem Speicherzellenpaar 202, mit der Bitlei­ tung BB₂ verbunden sind. Erste Zugriffsgatter 104 und zweite Zugriffsgatter 105 der entsprechenden Speicherzel­ len 111 bis 114 sind entsprechend mit der gemeinsamen Bitleitung BA und der gemeinsamen Bitleitung verbun­ den.

Die Arbeitsweise der jeweiligen Speicherzellen ist ähn­ lich der Arbeitsweise der in Fig. 9 gezeigten Speicher­ zelle. Zum Auslesen der Daten aus den Speicherzellen 111 und 112 in jedem der ungeradzahlig numerierten Speicher­ zellenpaare wird jedoch die Bitleitung BB₁ verwendet, während die Bitleitung BB₂ zum Auslesen der Daten aus den Speicherzellen 113 und 114 der jeweiligen geradzahlig nu­ merierten Speicherzellenpaare verwendet wird.

Mit dieser Anordnung wird die Anzahl der mit den Bitlei­ tung BB₁ und BB₂ verbundenen Zugriffsgatter auf die Hälf­ te verringert, so daß die mit den Diffusionsgebieten ein­ hergehenden parasitären Kapazitäten, die als Last auf die Bitleitungen BB₁ und BB₂ wirken, verringert werden kön­ nen. Dies wiederum verringert die Lese-Zugriffszeit im Vergleich zu der Speicherzellenanordnung gemäß Fig. 9.

Nachfolgend wird das Ausführungsbeispiel gemäß Fig. 13 und 14 beschrieben. Bei Betrachtung der Fig. 13 und 14 wird klar, daß vergleichbar mit den Zeilen 10 und 20 ge­ mäß Fig. 7 die Inverter 101 und 102 und die Zugriffsgat­ ter 104 und 105, die ein Teil der Speicherzelle 111 sind, mit den MOS-Transistoren der MOS-Transistorzeilen 10 und 20 ausgebildet werden. Die Inverter 101 und 102 bestehen aus MOS-Transistoren 12 und 22, bzw. den MOS-Transistoren 13 und 23. Die Zugriffsgatter 104 und 105 bestehen aus den MOS-Transistoren 21 und 24.

Auf ähnliche Weise werden die Inverter 101 und 102 und die Zugriffsgatter 104 und 105, die Teile der Speicher­ zelle 121 darstellen, durch MOS-Transistoren der MOS- Transistorzeilen 30 und 40 ausgebildet. Die Inverter 101 und 102 werden durch die MOS-Transistoren 32 und 42, bzw. die MOS-Transistoren 33 und 43 ausgebildet. Die Zugriffs­ gatter 104 und 105 bestehen aus den MOS-Transistoren 31 und 44.

Die den verbleibenden Teil der Speicherzelle 111 und der Speicherzelle 121 bildenden Inverter 103 und Zugriffsgat­ ter 106 werden aus MOS-Transistoren der MOS-Transistor­ zeilen 50 und 60 ausgebildet. Der Inverter 103 und das Zugriffsgatter 106 der Speicherzelle 111 besteht aus ei­ nem MOS-Transistor 53 und 63 bzw. einem MOS-Transistor 64. Der Inverter 103 und das Zugriffsgatter 106 der Spei­ cherzelle 121 besteht aus MOS-Transistoren 52 und 62 bzw. einem MOS-Transistor 61.

In Spaltenrichtung sich erstreckende Wortleitung WA und WB sind den Speicherzellen 111 und 121 gemeinsam. Für die Speicherzelle 111 liegen die Bitleitungen BA₁, ₁, und BB₁ derart, daß sie über den Transistorzeilen 10, 20 und 60 liegen, und für die Speicherzellen 121 sind die Bit­ leitungen BA₂₁, ₂ und BB₂ derart angeordnet, daß sie über den Transistorzeilen 30, 40 und 50 liegen. Die Ar­ beitsweise einer jeden Speicherzelle entspricht der Ar­ beitsweise der Speicherzelle 111 gemäß Fig. 7.

Gemäß Fig. 14, die ein Ersatzschaltbild der Speicherzel­ lenanordnung gemäß Fig. 13 darstellt, werden beide P- Kanal MOS-Transistoren 53 und 52 der dritten Inverter 103 der entsprechenden Speicherzellen 111 und 121 mit der Spannungsversorgungsleitung V verbunden. Beide N-Kanal MOS-Transistoren 63 und 62 der dritten Inverter 103 der entsprechenden Speicherzellen 111 und 121 sind mit der Masseleitung G verbunden. Demnach können die gemeinsamen Source/Drain Bereiche der P-Kanal MOS-Transistoren 52 und 53 mit der Spannungsversorgungsleitung V verbunden werden und die gemeinsamen Source/Drain Bereiche der N-Kanal MOS-Transistoren 62 und 63 an die Masseleitung G ange­ schlossen werden. Somit kann ein Teil einer jeden Spei­ cherzelle 111 und 121 durch die Transistorzeilen 50 und 60 ausgebildet werden, weshalb man keine isolierenden Transistoren benötigt. Auf diese Weise kann durch das Ausbilden von zwei Speicherzellen aus sechs Transistor­ zeilen die für jede Speicherzelle benötigte Fläche auf dem Halbleitersubstrat besonders verringert werden.

Fig. 15 zeigt ein weiteres Ausführungsbeispiel. P-Kanal MOS-Transistoren 51 und 54 in der Transistorzeile 50, die gemäß dem Ausführungsbeispiel nach Fig. 13 nicht verwen­ det werden, werden parallel mit entsprechenden benachbar­ ten Transistoren 52 und 53 verbunden. Das Ersatzschalt­ bild der Anordnung gemäß Fig. 15 ist in Fig. 16 gezeigt. Da die Transistoren 51 und 54 an gegenüberliegenden Sei­ ten der Speicherzellenpaare 111 und 121 ihre Source- Bereiche mit der Spannungsversorgungsleitung V verbunden haben, können sie einen Source/Drain Bereich mit ähnli­ chen Transistoren in entsprechend benachbarten Speicher­ zellen in der Zeilenrichtung der Speicherzellen 111 und 121 teilen, weshalb man keine isolierende Transistoren benötigt.

Die Arbeitsweise der entsprechenden Speicherzellen ist der Arbeitsweise der Speicherzellen gemäß Fig. 13 ver­ gleichbar. Aufgrund der Verwendung einer Parallelkombina­ tion einer Vielzahl von P-Kanal MOS-Transistoren für je­ den dritten Inverter 103 ist jedoch die Treiberfähigkeit des dritten Inverters 103 verbessert, so daß sich die Zu­ griffszeit weiter verringert.

Fig. 17 zeigt eine Speicherzellenanordnung, die ein Spei­ cherzellenpaar 301 mit Speicherzellen 111 und 121 gemäß Fig. 15 und ein Speicherzellenpaar 302 mit den Speicher­ zellen 111 und 121 vergleichbaren Speicherzellen 112 und 122 aufweist. Die Anordnungen der Speicherzellen 112 und 122 sind mit Bezug auf die Speicherzellen 111 und 121 symmetrisch. Ein Anzahl dieser Paare, wie beispielsweise das Speicherzellenpaar 301 und 302, sind in Zeilenrich­ tung angeordnet. Fig. 18 zeigt ein Ersatzschaltbild der Speicherzellenanordnung gemäß Fig. 17.

Gemäß Fig. 17 und 18 bezeichnen WA₁ und WA₂ bzw. WB₁ und WB₂ erste bzw. zweite Wortleitungen der Speicherzellen in jedem Paar, und BA₁ und ₂ erste Bitleitungen. ₁ und BA₂ bezeichnen zweite Bitleitungen und BB₁ und BB₂ dritte Bitleitungen. Die anderen Bezugszeichen benennen ähnliche Funktionselemente wie die Bezugszeichen gemäß Fig. 15.

Erste Zugriffsgatter 104 der Speicherzellen 111 und 112 sind mit der Bitleitung BA₁ verbunden und zweite Zu­ griffsgatter 105 mit den Bitleitungen ₁. Die dritten Zugriffsgatter 106 der Speicherzellen 111 und 112 sind mit den Bitleitungen BB₁ verbunden. Die ersten Zugriffs­ gatter 104 der Speicherzellen 121 und 122 sind mit der Bitleitung ₂ verbunden, während die zweiten Zugriffs­ gatter 105 an die Bitleitung BA₂ angeschlossen sind. Die dritten Zugriffsgatter 106 sind mit der Bitleitung BB₂ verbunden. Die Gate-Bereiche der MOS-Transistoren der er­ sten und zweiten Zugriffsgatter 104 und 105 der Speicher­ zellen 111 und 121 sind mit der Wortleitung WA₁ verbunden und die Gate-Bereiche der MOS-Transistoren der dritten Zugriffsgatter 106 der Speicherzellen 111 und 121 sind an die Wortleitung WB₁ angeschlossen. Andererseits sind die Gate-Bereiche der MOS-Transistoren der ersten und zweiten Zugriffsgatter 104 und 105 der Speicherzellen 112 und 122 mit der Wortleitung WA₂ verbunden, und die Gate-Bereiche der MOS-Transistoren der dritten Zugriffsgatter 106 der Speicherzellen 112 und 122 an die Wortleitung WB₂ ange­ schlossen.

Die Arbeitsweise der entsprechenden Speicherzellen 111, 112, 121 und 122 ist vergleichbar mit der Arbeitsweise der Speicherzellen 111 und 121 gemäß Fig. 15, mit Ausnah­ me, daß für den Zugriff auf die Speicherzellen 111 oder 121 des Speicherzellenpaares 301 die Wortleitungen WA₁ und WB₁ auf "H-Pegel gelegt werden, während für den Zu­ griff auf die Speicherzellen 112 oder 122 des Speicher­ zellenpaares 302 die Wortleitungen WA₂ und WB₂ auf den "H"-Pegel gelegt werden.

Die Anordnung gemäß Fig. 17 besitzt den Vorteil, daß er­ ste und zweite Inverter 101 und 102 sowie erste und zwei­ te Zugriffsgatter 104 und 105 der jeweiligen Speicherzel­ len derart angeordnet werden können, daß das Halbleiter­ substrat wie im Ausführungsbeispiel gemäß Fig. 7 auf be­ sonders wirkungsvolle Weise benutzt werden kann und, daß darüber hinaus die dritten Inverter 103 und die dritten Zugriffsgatter 106 der ein Speicherzellenpaar bildenden Speicherzellen in einer besonders wirkungsvollen Weise wie im Ausführungsbeispiel gemäß Fig. 13 gezeigt auf dem Halbleitersubstrat angeordnet werden können.

Da darüber hinaus die MOS-Transistoren der entsprechenden Zugriffsgatter der in Zeilenrichtung benachbarten Spei­ cherzellen mit einer gemeinsamen Bitleitung verbunden sind benötigt man keinen isolierenden MOS-Transistor zwi­ schen benachbarten Speicherzellen, wodurch die wirkungs­ volle Verwendung der Halbleitersubstratfläche weiter ver­ bessert wird. Zusätzlich vereinfacht sich die Verdrahtung der Bitleitungen und der Wortleitungen.

Aufgrund der Tatsache, daß zum Einschreiben von Daten in eine Speicherzelle komplementäre Signale über zwei Bit­ leitungen an ein Flip-Flop angelegt werden, ist ein zu­ verlässiges Einschreiben sicher gestellt. Darüber hinaus müssen zwischen den die Speicherzelle bildenden ersten, zweiten und dritten Invertern, sowie ersten, zweiten und dritten Zugriffsgattern keine isolierenden MOS- Transistoren angeordnet werden. Zwischen benachbarten Speicherzellen müssen auch keine isolierenden MOS- Transistoren gesetzt werden. Dadurch kann die Fläche ei­ nes Halbleitersubstrats besonders wirkungsvoll genutzt werden.

Speicherzellen mit einer stabilen Einschreibeoperation sind auf einem Halbleitersubstrat mit CMOS- Gatteranordnung ausgebildet. Jede Speicherzelle besitzt wechselseitig benachbarte Transistoren eines ersten Paa­ res von komplementär leitfähigen MOS-Transistorzeilen. Mit den Transistoren werden ein Flip-Flop sowie erste und zweite Zugriffsgatter ausgebildet. Darüber hinaus bein­ haltet die Speicherzelle wechselseitig benachbarte MOS- Transistoren eines zweiten Paares von MOS- Transistorzeilen vom komplementären Leitungstyp. Diese Transistoren bilden einen Inverter und ein drittes Zu­ griffsgatter, das mit dem Ausgang des Inverters verbunden ist. Der Eingang des Inverters ist mit einem Ende des Flip-Flops verbunden. Die Eingänge der ersten und zweiten Zugriffsgatter werden an Bitleitungen angeschlossen, über die komplementäre Datensignale angelegt werden. Die Gate- Bereiche der ersten und zweiten Zugriffsgatter Transisto­ ren sind mit der Schreib-Wortleitung verbunden. Das drit­ te Zugriffsgatter ist an die das ausgelesene Signal lie­ fernde Bitleitung angeschlossen, wobei der Gate-Bereich des dritten Zugriffsgatters-MOS-Transistors mit einer Le­ se-Wortleitung verbunden ist.

Claims (13)

1. Integrierte Halbleiterschaltungsvorrichtung mit Speicherzellenanordnung bestehend aus einem Halbleiter­ substrat (1) mit einer CMOS-Gatteranordnung mit:
einer Vielzahl von MOS-Transistorzeilenpaaren (10-70), wobei eine Transistorzeile (10, 40, 50) in jedem Paar ei­ ne Vielzahl von P-Kanal MOS-Transistoren aufweist, die sich jeweils Source/Drain Bereiche mit benachbarten MOS- Transistoren teilen, und die andere Transistorzeile (20, 30, 60, 70) des Paares eine Vielzahl von N-Kanal MOS- Transistoren aufweist, die sich jeweils Source/Drain Be­ reiche mit benachbarten MOS-Transistoren teilen;
einer Speicherzellenanordnung mit einer Vielzahl von in Zeilen und Spalten angeordneten Speicherzellen, die aus MOS-Transistoren auf dem Substrat (1) ausgebildet sind,
gekennzeichnet durch
eine erste Schreib-Wortleitung (WA₁, WA₂) und eine zweite Lese-Wortleitung (WB₁, WB₂), eine erste Bitleitung (BA) zum Zuführen eines in die Speicherzellen einzuschreiben­ den Datensignals, eine zweite Bitleitung () zum Zufüh­ ren eines zum Datensignal komplementären Signals, und ei­ ner dritten Bitleitung (BB) zum Auslesen eines Signals, wobei die Speicherzellen
erste und zweite Inverter (101, 102) aufweisen, die zum Ausbilden eines Flip-Flops schleifenförmig verbunden sind, wobei jeder der ersten und zweiten Inverter eine Kombination von P-Kanal und N-Kanal MOS-Transistoren aus dem MOS-Transistorzeilenpaar besitzt;
ein erstes Zugriffsgatter (104) mit einem MOS-Transistor (11) aus dem ersten Transistorzeilenpaar aufweist, wobei der erste Zugriffsgatter MOS-Transistor (11) mit seinem Drain-Bereich an eines der Eingangs/Ausgangs-Enden des Flip-Flops, mit seinem Source-Bereich mit der ersten Bit­ leitung (BA) und mit seinem Gate-Bereich mit der ersten Wortleitung (WA₁, WA₂) verbunden ist;
ein zweites Zugriffsgatter (105) mit einem MOS-Transistor (14) aus dem ersten Transistorzeilenpaar aufweist, wobei der zweite Zugriffsgatter MOS-Transistor (14) mit seinem Drain-Bereich an das andere der Eingangs/Ausgangs-Enden des Flip-Flops, mit seinem Source-Bereich mit der zweiten Bitleitung () und mit seinem Gate-Bereich mit der er­ sten Wortleitung (WA₁₁, WA₂) verbunden ist;
einen dritten Inverter (103) mit einer Kombination von P- Kanal und N-Kanal MOS-Transistoren der weiteren MOS- Transistorzeilenpaare aufweist, wobei der dritte Inverter (103) mit seinem Eingang mit dem einen Eingangs/Ausgangs- Ende des Flip-Flops verbunden ist; und
ein drittes Zugriffsgatter (106) mit einem MOS-Transistor (44, 45) des weiteren MOS-Transistorzeilenpaares auf­ weist, wobei der dritte Zugriffsgatter MOS-Transistor (44, 45) mit seinem Drain-Bereich am Ausgang des dritten Inverters (103), mit seinem Source-Bereich mit der drit­ ten Bitleitung (BB) und seinem Gate-Bereich mit der zwei­ ten Wortleitung (WB₁, WB₂) verbunden ist; wobei
die erste, zweite und dritte Bitleitung (BA, , BB) ge­ meinsam zu einer Vielzahl von Speicherzellen in der glei­ chen Speicherzellenzeile gehören und die ersten und zwei­ ten Wortleitungen (WA₁, WA₂₁, WB₁, WB₂) gemeinsam zu einer Vielzahl von Speicherzellen in der gleichen Speicherzel­ lenspalte gehören.

2. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das erste Zu­ griffsgatter (104) für alle Speicherzellen in der Anord­ nung einen MOS-Transistor (11, 18) vom gleichen Leitungs­ kanaltyp aufweist, wobei der MOS-Transistor des ersten Zugriffsgatters für jede Speicherzelle in jeder Speicher­ zellenzeile den Source-Bereich mit dem MOS-Transistor des ersten Zugriffsgatters (104) einer dieser Speicherzelle benachbarten Speicherzelle teilt.

3. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das zweite Zu­ griffsgatter (105) für alle Speicherzellen in der Anord­ nung MOS-Transistoren (14, 15) vom gleichen Leitungska­ naltyp aufweist, wobei der MOS-Transistor des zweiten Zu­ griffsgatters (105) einer jeden Speicherzelle in jeder Speicherzellenzeile den Source-Bereich mit dem MOS- Transistor des zweiten Zugriffsgatters (105) einer dieser Speicherzelle benachbarten Speicherzelle teilt.

4. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß das zweite Zu­ griffsgatter (105) für alle Speicherzellen in der Anord­ nung MOS-Transistoren vom gleichen Leitungskanaltyp auf­ weist, wobei der MOS-Transistor des zweiten Zugriffsgat­ ters (105) für jede Speicherzelle in jeder Speicherzel­ lenzeile den Source-Bereich mit dem MOS-Transistor des zweiten Zugriffsgatters einer dieser Speicherzelle be­ nachbarten Speicherzelle teilt.

5. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das dritte Zu­ griffsgatter (106) für alle Speicherzellen in der Anord­ nung MOS-Transistoren vom gleichen Kanalleitungstyp auf­ weist, wobei der MOS-Transistor des dritten Zugriffsgat­ ters (106) einer jeden Speicherzelle in einer jeden Spei­ cherzellenzeile den Source-Bereich mit dem MOS-Transistor des dritten Zugriffsgatters einer dieser Speicherzelle benachbarten Speicherzelle teilt.

6. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß das dritte Zu­ griffsgatter (106) für alle Speicherzellen in der Anord­ nung MOS-Transistoren vom gleichen Kanalleitungstyp auf­ weist, wobei der MOS-Transistor des dritten Zugriffsgat­ ters (106) einer jeden Speicherzelle in jeder Speicher­ zellenzeile den Source-Bereich mit dem MOS-Transistor des dritten Zugriffsgatters einer dieser Speicherzelle be­ nachbarten Speicherzelle teilt.

7. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß das dritte Zu­ griffsgatter (106) für alle Speicherzellen in der Anord­ nung MOS-Transistoren vom gleichen Kanalleitungstyp auf­ weist, wobei der MOS-Transistor des dritten Zugriffsgat­ ters (106) einer jeden Speicherzelle in jeder Speicher­ zellenzeile den Source-Bereich mit dem MOS-Transistor des dritten Zugriffsgatters einer dieser Speicherzelle be­ nachbarten Speicherzelle teilt.

8. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die dritten Zu­ griffsgatter (106) für alle Speicherzellen in der Anord­ nung MOS-Transistoren vom gleichen Kanalleitungstyp auf­ weisen, wobei der MOS-Transistor des dritten Zugriffsgat­ ters (106) einer jeden Speicherzelle in jeder Speicher­ zellenzeile den Source-Bereich mit dem MOS-Transistor des dritten Zugriffsgatters einer dieser Speicherzelle be­ nachbarten Speicherzelle teilt.

9. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
in jeder der Speicherzellen die P-Kanal und N-Kanal MOS- Transistoren der zweiten Zugriffsgatter (105) neben den P-Kanal und N-Kanal MOS-Transistoren der zweiten Inverter (102) liegen, wobei sie ihre Source/Drain Bereiche mit­ einander teilen;
der MOS-Transistor des ersten Zugriffsgatters (104) neben den MOS-Transistoren des ersten Inverters (101) liegt, wobei sie ihre Source/Drain Bereiche miteinander teilen; und
der MOS-Transistor des zweiten Zugriffsgatters (105) ne­ ben dem MOS-Transistor des zweiten Inverters (102) liegt, wobei sie ihre Source/Drain Bereiche miteinander teilen.

10. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
zwei Speicherzellen in einer Spalte der Speicherzellenan­ ordnung MOS-Transistoren in ersten, zweiten und dritten MOS-Transistorzeilenpaaren aufweisen;
die MOS-Transistoren der ersten und zweiten Inverter und der ersten und zweiten Zugriffsgatter (104, 105) einer der beiden Speicherzellen im ersten MOS- Transistorzeilenpaar liegen,
die MOS-Transistoren der ersten und zweiten Inverter (101, 102) und der ersten und zweiten Zugriffsgatter (104, 105) der anderen Speicherzelle im zweiten MOS- Transistorzeilenpaar liegen; und
die MOS-Transistoren der dritten Inverter und der dritten Zugriffsgatter (106) der beiden Speicherzellen im dritten MOS-Transistorzeilenpaar liegen.

11. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Inverter und Zugriffsgatter von benachbarten Speicherzellen in dersel­ ben Speicherzellenzeile symmetrisch zueinander angeordnet sind.

12. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der dritte Inver­ ter (103) einer jeden Speicherzelle eine Kombination von mehreren parallel miteinander verbundenen MOS- Transistoren des ersten Kanalleitungstyps und mehreren parallel miteinander verbundenen MOS-Transistoren des zweiten Kanalleitungstyps aufweist.

13. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der dritte Inver­ ter (103) einer jeden Speicherzelle eine Kombination ei­ nes MOS-Transistors des gleichen Kanalleitungstyps wie der MOS-Transistor des dritten Zugriffsgatters (106) der Speicherzelle und eine parallele Verbindung von zwei MOS- Transistoren verschiedener Kanalleitungstypen aufweist.