DE4007356A1 - Elektrisch loeschbarer programmierbarer festwertspeicher mit nand-speicherzellenstruktur - Google Patents

Description

Die Erfindung bezieht sich auf nichtflüchtige Halblei­ ter-Speicheranordnungen und betrifft insbesondere einen löschbaren programmierbaren Festwertspeicher mit großer Datenspeicherkapazität.

Mit den zunehmenden Anforderungen an hohe Leistungsfä­ higkeit und Zuverlässigkeit von digitalen Rechnersyste­ men ergibt sich ein großer Bedarf nach der Entwicklung von Halbleiterspeichern einer großen Kapazität, welche vorhandene nichtflüchtige Speichervorrichtungen oder -anordnungen für digitale Rechnersysteme zu ersetzen vermögen, z. B. bei magnetischen Floppydisketten-Lauf­ werken, Festplatteneinheiten od. dgl. Ein derzeit ver­ fügbarer löschbarer programmierbarer Festwertspeicher bietet technische Vorteile, wie höhere (Betriebs-) Zu­ verlässigkeit und höhere Dateneinschreib/auslesege­ schwindigkeit, als bei magnetischen Datenspeicheranord­ nungen; die Datenspeicherfähigkeit eines solchen Spei­ chers ist aber nicht groß genug, um die magnetischen Datenspeicheranordnungen ersetzen zu können.

Da bei einem herkömmlichen, elektrisch löschbaren programmierbaren Festwertspeicher (im folgenden als "EEPROM" bezeichnet) jede Speicherzelle typischerweise als zwei Transistoren enthaltend ausgelegt ist, kann dabei keine hohe Integrationsdichte erwartet werden, die eine so große Kapazität gewährleisten würde, daß dieser Speicher die genannten peripheren Datenspei­ cheranordnungen ersetzen könnte.

Neuerdings ist ein EEPROM mit "NAND-Zellenstruktur" als nichtflüchtiger Halbleiterspeicher entwickelt worden, der hochintegriert ist und daher eine große Speicher­ kapazität aufweist. Bei einem solchen Speicher besteht jede der Speicherzellen typischerweise aus nur einem Transistor mit einem freischwebenden (floating) Gate und einem Steuergate. Zwischen einer Anordnung oder einem Array von Speicherzellen, die unter Bildung der "NAND-Zellen"-Struktur auf einem Substrat angeordnet sind, und der entsprechenden, zugeordneten Bitleitung ist nur ein (einziger) Kontaktabschnitt geformt. Eine Zellenfläche auf der Substratoberfläche kann daher im Vergleich zu einem herkömmlichen EEPROM erheblich ver­ kleinert sein, so daß damit die Integrationsdichte des EEPROMs erhöht wird.

Der NAND-Typ-EEPROM leidet jedoch an der Entstehung eines Streustroms (current leakage) aufgrund der "In­ versionserscheinung" unter einem Feldtrennbereich zwi­ schen aneinander angrenzenden NAND-Zellenblöcken be­ nachbarter Bitleitungen. Dieser Streustrom verursacht Programmierfehler, z. B. das Einschreiben bzw. Einlesen von Daten in eine falsche, von einer (an)gewählten Speicherzelle verschiedene Speicherzelle, mit dem Ein­ schreiben von falschen oder fehlerhaften Daten in die gewählte Speicherzelle, so daß demzufolge seine Be­ triebszuverlässigkeit beeinträchtigt ist.

Aufgabe der Erfindung ist damit die Schaffung einer verbesserten nichtflüchtigen Halbleiter-Speicheranord­ nung vergrößerter Datenspeicherkapazität und erhöhter Betriebszuverlässigkeit.

Gegenstand der Erfindung ist ein spezifischer oder spe­ zieller, löschbarer programmierbarer Halbleiterspeicher mit einem Halbleiter-Substrat, über (auf) diesem aus­ gebildeten parallelen Bitleitungen und an letztere an­ geschlossenen wiedereinschreibbaren Speicherzellen, die ihrerseits zur Festlegung von NAND-Zellenblöcken ausge­ legt sind, von denen jeder eine Reihenschaltung aus Speicherzellentransistoren aufweist. Jeder Speicherzel­ lentransistor enthält eine Ladungsträgerspeicher­ schicht, z. B. ein freischwebendes (floating) Gate, und eine Steuergateschicht. Über dem Substrat sind die Bit­ leitung(en) schneidende parallele Wortleitungen ge­ formt, die an die Steuergates der NAND-Zellentransisto­ ren angeschlossen sind. Eine Steuerschaltung dient zum Erzeugen einer ersten mittleren Spannung bzw. Zwischen­ spannung, die niedriger ist als eine Spannung eines (hohen) Pegels "H" der Anordnung und höher als eine Spannung eines (niedrigen) Pegels "L" der Anordnung, zum Erzeugen von zweiten und dritten Zwischenspannun­ gen, die höher sind als die erste Spannung, und zum Einschreiben (bzw. Einlesen) von Daten in einen gewähl­ ten Speicherzellentransistor eines gewählten NAND-Zel­ lenblocks durch Anlegen der Spannung des Pegels "H" an eine mit dem gewählten Speicherzellentransistor ver­ bundene Wortleitung, Anlegen der zweiten Spannung an restliche, ungewählt gebliebene Wortleitungen, Beauf­ schlagen einer entsprechenden, dem gewählten Speicher­ zellentransistor zugeordneten Bitleitung mit der ersten oder der dritten Spannung, die entsprechend einem lo­ gischen Pegel der in den gewählten Speicherzellentran­ sistor einzuschreibenden Daten gewählt ist oder wird, und Anlegen der dritten Spannung an ungewählte Bitlei­ tungen, wobei Ladungsträger durch Durchtunneln von der oder zu der Ladungsträgerspeicherschicht des gewählten Speicherzellentransistors bewegt oder verschoben (moved) und damit die Daten in diesen eingeschrieben werden.

Im folgenden sind bevorzugte Ausführungsformen der Er­ findung anhand der Zeichnung näher erläutert. Es zei­ gen:

Fig. 1 ein Schaltbild des Hauptteils des Schal­ tungsaufbaus eines elektrisch löschbaren programmierbaren Festwertspeichers (EEPROMs) gemäß einer bevorzugten Ausführungsform der Erfindung,

Fig. 2 eine schematische Aufsicht auf einen beim EEPROM nach Fig. 1 vorhandenen NAND-Zellen­ block mit miteinander in Reihe geschalteten Speicherzellentransistoren, die zusammen mit Wähltransistoren einen "NAND-Zellenblock" bilden,

Fig. 3 einen in vergrößertem Maßstab gehaltenen Schnitt längs der Linie III-III in Fig. 2 durch den NAND-Zellenblock,

Fig. 4 einen Schnitt durch den NAND-Zellenblock längs der Linie IV-IV in Fig. 2,

Fig. 5 eine graphische Darstellung von Wellenformen bestimmter elektrischer Signale, die in Hauptteilen des EEPROMs nach Fig. 1 in einem Dateneinschreibmodus desselben erzeugt wer­ den,

Fig. 6 ein Schaltbild einer modifizierten Schal­ tungsanordnung einer peripheren Steuerschal­ tung des EEPROMs nach Fig. 1,

Fig. 7 eine Schnittansicht zur Darstellung eines zwischen benachbarten NAND-Zellenblöcken in einem Feldtrennbereich des EEPROMs gebilde­ ten parasitären Transistors,

Fig. 8 ein Schaltbild eines Hauptteils des Schal­ tungsaufbaus eines elektrisch löschbaren programmierbaren Festwertspeichers (EEPROMs) gemäß einer anderen Ausführungsform der Er­ findung,

Fig. 9 und 10 schematische Schnittansichten des EEPROMs nach Fig. 8 und

Fig. 11 eine graphische Wellenformdarstellung von bestimmten elektrischen Signalen, die in Hauptteilen des EEPROMs nach Fig. 8 in einem Dateneinschreibmodus desselben erzeugt wer­ den.

Ein in Fig. 1 dargestellter, elektrisch löschbarer programmierbarer Festwertspeicher (EEPROM) gemäß der Erfindung weist einen Zellenarrayteil auf, der auf einem Chip-Substrat 10 eines P-Leitfähigkeitstyps aus­ gebildet ist (vgl. Fig. 2). Eine gewählte Zahl von parallelen Bitleitungen BL 1, BL 2, . . . , BLm (wobei eine willkürliche oder beliebige der Bitleitungen im folgen­ den mit "BLi" bezeichnet werden wird) sind unter Iso­ lierung über (auf) dem Substrat geformt. Jede dieser Bitleitungen BLi ist an eine Anzahl von Speicherzellen angeschlossen, die in (im folgenden als "NAND-Zellen­ blöcke" oder einfach als "NAND-Zellen" bezeichnete) Untergruppen oder -arrays B 11, B 12, . . . (wobei ein beliebiger dieser Zellenblöcke im folgenden mit "Bÿ" bezeichnet werden wird) unterteilt sind, von denen jeder Wähltransistoren Qs 1 und Qs 2 sowie eine vorbestimmte Zahl von Speicherzellen M aufweist. Die Wähltransisto­ ren Qs sind durch Einzelgate(typ)-MOSFETs gebildet. Jede der Speicherzellen M besteht grundsätzlich aus einem Doppelgate-MOSFET mit einem freischwebenden (floating) Gate und einem Steuergate.

Eine Reihenanordnung aus Transistoren eines NAND-Zel­ lenblocks Bÿ ist an einem Ende (d. h. an der Drain­ elektrode des Speicherzellentransistors M 11) mit einer entsprechenden Bitleitung BLi über einen ersten Wähl­ transistor Qs 1 verbunden und am anderen Ende (d. h. Sourceelektrode des Speicherzellentransistors M 14) über einen zweiten Wähltransistor Qs 2 zur Substratspannung Vs geerdet bzw. an Masse gelegt. Bei der beschriebenen Ausführungsform bestehen die Speicherzellen M jedes Zellenblocks Bÿ aus Speicherzellentransistoren M 1, M 2, . . . , Mn, die miteinander in Reihe geschaltet sind und damit eine sog. "NAND-Zellen"-Struktur bilden. In der folgenden Beschreibung ist die Zahl "n" der in jedem Zellenblock vorhandenen Speicherzellentransistoren lediglich aus Gründen der Vereinfachung der Darstellung zur verkleinerten Zahl "4" vorausgesetzt, während diese Zahl in einem tatsächlichen Anwendungsfall jedoch "8" oder "16" beträgt.

Parallele Wortleitungen WL 1, WL 2, . . . , WL 4 sind unter Isolierung über dem Substrat so ausgebildet, so daß sie die Bitleitungen BL kreuzen bzw. schneiden. Gemäß Fig. 1 sind Wähltransistoren Qs und Speicherzellentransisto­ ren M jeweils an die Verzweigungen oder an die Knoten­ punkte von Bitleitungen BL und Wortleitungen WL ange­ schlossen, so daß damit eine Zellenmatrix gebildet wird. Die an die Wähltransistoren Qs 1 und Qs 2 jedes Zellenblocks Bÿ angeschlossenen Leitungen Sg 1 und Sg 2 sind im folgenden zeitweilig auch als "Gatesteuerleitun­ gen" bezeichnet.

Gemäß Fig. 2 weist ein NAND-Zellenblock (z. B. B 11) ein Kontaktloch 12 über einem schwach dotierten P-Typ-Si­ liziumtyp-Substrat 10 auf. Insbesondere erstreckt sich dabei eine Anschlußleitung (Aluminium-Verdrahtungs­ schicht) 14 unter Isolierung über einer Reihenschal­ tung aus Transistoren Qs und M. Die Verdrahtungs- oder Anschlußleitung 14 überlappt die Gateelektroden der im Zellenblock B 11 enthaltenen Transistoren Qs und M. Es ist darauf hinzuweisen, daß in Fig. 2 das freischwe­ bende Gate jedes Speicherzellentransistors lediglich aus Darstellungsgründen breiter als das Steuergate (Wortleitung) eingezeichnet ist, während es bei der tatsächlichen Anordnung praktisch die gleiche Breite besitzt wie das Steuergate, weil es mit einer Selbst­ justiertechnik erzeugt wird.

Wie aus den Schnittansichten von Fig. 3 und 4 hervor­ geht, ist das Transistorarray oder die Transistoranord­ nung des NAND-Zellenblocks B 11 auf einer Substratober­ fläche geformt, die von einer auf dem Substrat 10 er­ zeugten Isolierschicht 16 zum Trennen von Elementen umgeben ist. Wie am besten aus Fig. 3 hervorgeht, um­ faßt der eine Speicherzelle bildende MOSFET M 11 (wobei die restlichen Speicherzellen den gleichen Aufbau be­ sitzen) eine unter Zwischenfügung einer thermisch oxi­ dierten Isolierschicht 20 mit Isolierung über dem Sub­ strat 10 angeordnete erste polykristalline Silizium­ schicht 18 und eine zweite polykristalline Silizium­ schicht 22, die unter Zwischenfügung einer thermisch oxidierten Isolierschicht 24 mit Isolierung über der Schicht 18 angeordnet ist. Die Schicht 18 dient als freischwebendes Gate des MOSFETs Mÿ, während die Schicht 22 ein Steuergate des MOSFETs Mÿ bildet. Die Steuergateschicht 22 ist mit der betreffenden Wortlei­ tung verbunden (im Fall der Speicherzelle M 11 mit der Wortleitung WL 1). Gemäß Fig. 3 erstreckt sich das frei­ schwebende Gate 18 auf den Elementtrennbereich, wobei in jeder Zelle Mi eine Koppelkapazität Cfs zwischen freischwebendem Gate 18 und Substrat 10 kleiner einge­ stellt ist als eine Koppelkapazität Cfc zwischen frei­ schwebendem Gate 18 und Steuergate 22, so daß ein Da­ teneinschreiben/löschen lediglich durch Verschiebung (movement) von Elektronen mittels eines Tunneleffekts zwischen freischwebendem Gate 18 und Substrat 10 er­ möglicht wird.

Der erste Wahltransistor Qs 11 weist eine unter Isolie­ rung über dem Substrat 10 angeordnete polykristalline Siliziumschicht 26 auf, die als Steuergate des Wähl­ transistors Qs 11 dient. Auf ähnliche Weise weist der zweite Wähltransistor Qs 12 eine unter Isolierung über dem Substrat 10 angeordnete polykristalline Silizium­ schicht 28 auf, die ein Steuergate des Wähltransistors Qs 12 bildet.

Gemäß Fig. 4 sind stark dotierte N-Typ-(N⁺-Typ-) Diffusionsschichten 30, 32, 34, 36, 38, 40 und 42 unter geringfügiger Überlappung der Gateelektroden der Tran­ sistoren Qs und M ausgebildet. Die N⁺-Diffusions­ schichten dienen als Source- und Drainelektroden der betreffenden Transistoren. Beispielsweise dienen die Schichten 30 und 32 als Drain- bzw. Sourceelektrode des Wähltransistors Qs 11; ebenso dienen die Schichten 32 und 34 als Drain- bzw. Sourceelektrode des Zellentran­ sistors M 11.

Die beschriebene Schichtanordnung ist vollständig mit einer CVD-Isolierschicht 44 bedeckt. Gemäß Fig. 4 ist in der Schicht 44 eine durchgehende Öffnung ausgebil­ det, die als Kontaktloch 12 für eine Transistorreihen­ anordnung dient. Das Kontaktloch 12 befindet sich auf der Sourcediffusionsschicht 32 des Wähltransistors Qs 11. Eine auf der Schicht 44 verlaufende Aluminium- Verdrahtungsschicht 14 steht über das Kontaktloch 12 mit der Draindiffusionsschicht 30 des Transistors Qs 1 in Kontakt. Die Schicht 14 ist selektiv mit einer Da­ teneingabe/ausgabeleitung verbunden.

Gemäß Fig. 1 sind die Wortleitungen WL 1, WL 2, WL 3 und WL 4 über Schalttransistoren S 1, S 2, S 3 bzw. S 4 an Steuerklemmen bzw. -anschlüsse CG 1, CG 2, CG 3 bzw. CG 4 angeschlossen. Die Gatesteuerleitung SG 1 ist über den Schalttransistor S 5 mit dem Steueranschluß SD 1 verbun­ den. Die Leitung SG 2 ist unmittelbar an den Steueran­ schluß SS 1 angeschlossen. Die Transistoren S 1 bis S 5 sind an ihren Gateelektroden mit der Steuerleitung CL verbunden, an welche ein Steuersignal angelegt wird oder ist. Ein Decodiererschaltungsteil 48 ist an An­ schlüssen SD 1, CG 1, CG 2, CG 3, CG 4 und SS 1 mit Wortlei­ tungen WL und Steuerleitungen SG verbunden.

Jede der Bitleitungen BLi ist an ihrer einen Seite mit Zwischenspannungsgeneratoren 50- i und 51- i (i = 1, 2, . . .) und an ihrer anderen Seite mit einer peripheren Steuerschaltung 52- i verbunden. Der bzw. jeder Genera­ tor 50 hält eine Reihenschaltung aus zwei MOSFETs Q 1 und Q 2. Die Gateelektrode des MOSFETs Q 1 ist mit dessen Drainelektrode verbunden. Der MOSFET Q 1 wird an seiner Drainelektrode mit einer verstärkten oder angehobenen Spannung Vpp (bei dieser Ausführungsform 20 V) beauf­ schlagt. Die Spannung Vpp wird als Spannung Vh des Pegels "H" über den MOSFET Q 1 an die Bitleitung BL 1 angelegt. Eine Gateelektrode des MOSFETs Q 2 ist mit einem Anschluß A verbunden. Der MOSFET Q 2 dient als Entladungstransistor, über den die Bitleitungs-Ladungs­ träger entladen bzw. abgeführt werden.

Der Zwischenspannungsgenerator 51- i weist einen MOSFET T 1 auf, der als Aufladungs- oder Ladungstransistor vor­ gesehen ist und eine mit seiner Drainelektrode verbun­ dene Gateelektrode aufweist, an welche eine erste mitt­ lere bzw. Zwischenspannung Vml angelegt wird. Die Bit­ leitung BLi ist an einer Sourceelektrode des MOSFETs T 1 mit dem Zwischenspannungsgenerator 51- i verbunden. Die erste Zwischenspannung Vm 1 besitzt ein Potential von z. B. 6 V.

Eine zweite Zwischenspannung Vm 2 wird zusammen mit der Spannung Vh des (hohen) Pegels "H" einer Decodierer­ schaltung 48 zugespeist. Die zweite Zwischenspannung Vm 2 beträgt z. B. 10 V. Der Decodierer 48 kann an jede der Leitungen WL und SG selektiv eine Spannung Vh des hohen Pegels "H" und eine zweite Zwischenspannung Vm 2 anlegen. Die zweite Zwischenspannung Vm 2 wird in einem Dateneinschreibmodus benutzt. Die Spannung Vh des hohen Pegels "H" wird sowohl im Dateneinschreib- als auch im Datenlöschmodus benutzt.

Eine periphere Steuerschaltung 52 umfaßt einen Meß- oder Leseschaltungsteil 54, einen Datendiskriminier­ schaltungsteil 56 und einen Einschreibsteuerschaltungs­ teil 58. Der Leseschaltungsteil 54 umfaßt einen MOSFET Q 3, der eine mit dem Anschluß B verbundene Gateelektrode aufweist und in einem Auslesemodus des EEPROMs durchgeschaltet wird, einen über den MOSFET Q 3 mit der Bitleitung BL 1 verbundenen Meß- oder Leseverstärker 60, einen eine an den Anschluß C angeschlossene Gateelektrode aufweisenden, mit dem Ausgang des Verstärkers 60 verbundenen MOSFET Q 4, der in einem Auslesemodus des EEPROMs durchschaltet, und einen eine mit dem Anschluß D verbundene Gateelektrode aufweisenden und zwischen den MOSFET Q 4 und die Eingabe/Ausgabeleitung I/O 1 geschal­ teten MOSFET Q 5. Der Datendiskriminierschaltungsteil 56 enthält ein NOR-Glied 62 mit einem ersten Eingang, der an einen gemeinsamen Knotenpunkt bzw. eine Verzweigung der MOSFETs Q 4 und Q 5 angeschlossen ist, und einen mit dem Anschluß E verbundenen zweiten Eingang. Der Ein­ schreibsteuerschaltungsteil 58 enthält eine Reihen­ schaltung aus zwei MOSFETs Q 6 und Q 7 und einen Konden­ sator 64, der mit dem Ausgang eines NAND-Glieds 62 verbunden ist. Der MOSFET Q 6 wird an seiner Drainelek­ trode mit der dritten Zwischenspannung Vm 3 (bei dieser Ausführungsform 10 V) beaufschlagt. Die Gateelektrode des MOSFET Q 6 ist mit der Sourceelektrode des MOSFETs Q 7 und der Bitleitung BL 1 verbunden. Die Gateelektrode des MOSFETs Q 7 ist an die Verzweigung N 2 der MOSFETs Q 6 und Q 7 angeschlossen. Diese Verzweigung ist ihrerseits über den Kondensator 64 mit dem Ausgang des NOR-Glieds 62 verbunden. Der MOSFET Q 7 und der Kondensator 64, die in Diodenschaltung vorliegen, bilden einen sog. "Pump­ kreis". Die MOSFETs Q 6 und Q 7 wirken als Spannungsver­ sorgungskreis zur Lieferung der dritten Zwischenspan­ nung Vm 3 zur betreffenden Bitleitung BL 1 nach Maßgabe des Ausgangssignals vom Datendiskriminierschaltungs­ teil 56.

Die Betriebsarten des EEPROMs mit dem beschriebenen Aufbau sind nachstehend anhand des Zeitsteuerdiagramms von Fig. 5 erläutert. In Fig. 5 ist eine an Bitleitun­ gen BL liegende Spannung mit "Vbit" bezeichnet; über die Anschlüsse bzw. Klemmen SD 1 und SD 2 an die Gate­ steuerleitungen SG 1 und SG 2 anzulegende Spannungen sind mit "Vsd 1" bzw. "Vsd 2" bezeichnet. Über Anschlüsse CG 1, CG 2, CG 3 und CG 4 an Wortleitungen WL anzulegende Spannungen sind mit "Vcg 1", Vcg 2", "Vcg 3" bzw. "Vsd 4" bezeichnet. An Anschlüssen bzw. Klemmen A, B, C, D und E des Hochpegelspannungsgenerators 50 und des Zwischen­ spannungsgenerators 52 erzeugte Spannungen sind mit "Va", "Vb", "Vc", "Vd" bzw. "Ve" bezeichnet. Eine Aus­ gangsspannung des in jedem Zwischenspannungsgenerator 52- i vorgesehenen NOR-Glieds 62 ist mit "Vgo" bezeich­ net; beispielsweise sind die Ausgangsspannung der Schaltung 52-1 mit "Vgo 1" und die Ausgangsspannung der Schaltung 52-2 mit "Vgo 2" bezeichnet.

Der EEPROM bewirkt eine Datenlöschung an allen Spei­ cherzellen auf die im folgenden zu beschreibende Weise. Wenn der EEPROM in den Datenlöschmodus gesetzt ist, liefert die Decodiererschaltung 48 die (niedrige) Span­ nung VL des Pegels "L" zu allen Wortleitungen WL. Gleichzeitig wird die Spannung des Pegels "H" an den Gatesteueranschluß SD 1 und alle Bitleitungen BL ange­ legt. Dadurch werden die Wähltransistoren Qs 11, Qs 21, . . . durchgeschaltet, so daß jeder NAND-Zellenblock Bi mit der betreffenden, ihm zugeordneten Bitleitung BLi verbunden wird. Die Speicherzellentransistoren M 11, M 21, . . ., Mm 1 führen an ihren Draindiffusionsschichten die Spannung des Pegels "H" und am Steuergate der Spei­ cherzellentransistoren die Spannung des Pegels "L". Als Ergebnis werden Elektronen durch Fowler-Nordhelm-Durch­ tunnelung vom freischwebenden Gate 18 in das Substrat 10 in jedem dieser Speicherzellentransistoren M frei­ gegeben. Der Schwellenwert der Transistoren verschiebt sich in Richtung der negativen Polarität auf z. B. etwa -2 V. Dieser Zustand entspricht dem Daten-"1"-Speicher­ zustand.

Wenn anschließend die Spannung des Pegels "H" durch den Decodierer 48 an die Wortleitung WL 1 angelegt wird, führt jeder der Speicherzellentransistoren M 11, M 21, . . ., Mm 1 die Spannung des Pegels "H" an seiner Drain­ diffusionsschicht, weil er nunmehr der betreffenden, ihm zugeordneten Bitleitung BLi über einen der durch­ geschalteten Speicherzellentransistoren M 11, M 21, . . . , Mm 1 verbunden ist. Am Steuergate 22 jedes dieser Spei­ cherzellentransistoren M 12, M 22, . . . , Mm 2 liegt eine Spannung des Pegels "L" an. Als Ergebnis werden in je­ dem der Transistoren Elektronen durch Fowler-Nordhelm- Durchtunnelung vom freischwebenden Gate 18 in das Sub­ strat 10 freigegeben; ihr Schwellenwert verschiebt sich somit in der negativen Richtung auf z. B. -2 V. Dieser Zustand entspricht dem Zustand der Speicherung einer Dateneinheit "1". Die Datenlöschung kann durch Wieder­ holung der vorgenannten Spannungsanlegungsschritte in der Weise vollständig durchgeführt werden, daß die Spannung des Pegels "H" sequentiell an die Wortleitun­ gen WL 2, WL 3 und WL 4 in dieser Reihenfolge angelegt wird.

Wenn der EEPROM in den Dateneinschreibmodus gesetzt ist, um Daten in eine gewünschte Speicherzelle Mÿ ein­ zuschreiben, die unter den Speicherzellen eines be­ stimmten NAND-Zellenblocks gewählt worden ist, legt der Decodierer bzw. die Decodierschaltung 48 eine Spannung des Pegels "H" an die mit der gewählten Speicherzelle Mÿ verbundene Wortleitung WLj an; außerdem beauf­ schlagt er die restlichen Wortleitungen mit der zweiten Zwischenspannung Vm 2 (= 10 V). Gleichzeitig beauf­ schlagt der Decodierer 48 die Bitleitung BLi, welche der gewählten Speicherzelle Mÿ zugeordnet ist, mit entweder der ersten Zwischenspannung Vm 1 oder der drit­ ten Zwischenspannung Vm 3 in Übereinstimmung mit dem lo­ gischen Pegel der einzuschreibenden Daten. Die rest­ lichen, nicht gewählten Bitleitungen werden mit der dritten Zwischenspannung Vm 3 beaufschlagt, um damit ein "Überlöschen" in ihnen zu verhindern.

Im folgenden ist ein Fall beschrieben, in welchem bei der Speicherzellenmatrix gemäß Fig. 1 eine Speicher­ zelle M 14 gewählt ist und der Dateneinschreibung unter­ worfen wird. Im folgenden ist aus Gründen der Verein­ fachung die Arbeitsweise nur zweier benachbarter Bit­ leitungen beschrieben, d. h. einer Bitleitung als gewählte Bitleitung und einer Bitleitung als ungewählte Bit­ leitung; die Arbeitsweise der anderen ungewählten Bit­ leitungen BL 3, . . . , BLm ist ähnlich wie bei der Bitlei­ tung BL 2.

Durch Zuspeisung des Signals werden die MOSFETs S 1 bis S 5 durchgeschaltet. Wenn sich eine an den Anschluß SD 1 angelegte Spannung Vsd 1 auf die zweite Zwischen­ spannung Vm 2 (= 10 V) gemäß Fig. 4 ändert, werden die Wähltransistoren Qs 11 und Qs 21 durchgeschaltet, so daß jeder NAND-Zellenblock B elektrisch mit der betreffen­ den Bitleitung BLi verbunden wird. Falls die Speicher­ zelle M 14 gewählt ist und dem willkürlichen Datenein­ schreiben unterworfen wird, werden die Wortleitung ML 4 und die Bitleitung BL 1 gewählt. Sodann wird die Span­ nung des "hohen" Pegels "H" an den Anschluß CG 4 der gewählten Bitleitung BL 4 angelegt, während die zweite Zwischenspannung Vm 2 (= 10 V) an die Anschlüsse CG 1 bis CG 4 der restlichen Wortleitungen WL 1 bis WL 3 und den Anschluß SD 1 der Gatesteuerleitung SG 1 angelegt wird. Wenn gemäß Fig. 5 die Dateneinschreibung oder -ein­ lesung zu einem Zeitpunkt t 1 einsetzt, wird die erste Zwischenspannung Vm 1 auf 6 V erhöht. Die Gateanschlüsse B und C der MOSFETs Q 3 und Q 4, die nur im Datenausle­ semodus durchschalten, und der Gateanschluß A des MOSFETs Q 2, der nur im Datenlöschmodus durchschaltet, werden auf der Spannung des "niedrigen" Pegels "L" gehalten.

Mit dieser Spannungsanlegung werden die gewählte Bit­ leitung BL 1 und die ungewählte Bitleitung BL 2 (ähnlich wie die anderen ungewählten Bitleitungen) zunächst mit einer Spannung beaufschlagt, die um den Schwellenwert des MOSFETs Q 1 niedriger ist als die erste Zwischen­ spannung Vm 1: Die Spannung beträgt z. B. etwa 4 V. Zwi­ schenzeitlich werden die Spannung an der Eingabe/Aus­ gabeleitun I/O 1 der gewählten Bitleitung BL 1 zu 5 V und die Spannung an der Eingabe/Ausgabeleitung I/O 2 der ungewählten Bitleitung BL 2 zu 0 V, wobei die Spannung Vd von 5 V an den Gateanschluß D des Einschreib-MOSFETs Q 5 in jeder der Steuerschaltungen 52-1 und 52-2 ange­ legt wird; dadurch wird der MOSFET Q 5 zum Durchschalten gebracht. Dementsprechend wird das NOR-Glied 62 der Steuerschaltung 52-1 an seinem ersten Eingang mit der über die Eingabe/Ausgabeleitung I/O 1 zugespeisten Da­ tenspannung und an seinem zweiten Eingang mit der Aus­ gangsspannung Ve (vgl. Fig. 5) eines Ringoszillators, die vom Anschluß E geliefert wird, beaufschlagt. Eben­ so nimmt das NOR-Glied 62 der Steuerschaltung 62-2 an seinem ersten Eingang die von der Eingabe/Ausgabelei­ tung I/O 2 gelieferte Datenspannung und an seinem zwei­ ten Eingang die vom Anschluß E gelieferte oder zuge­ speiste Ausgangsspannung Ve ab. Die Zuspeisung der Spannung Ve verursacht einen Anstieg der Ausgangsspan­ nung Vgo 2 des NOR-Glieds 62 der Steuerschaltung 62-2 (Bezugszeichen "Vgo 2" erscheint nicht in Fig. 1; diese Spannung entspricht jedoch der am betreffenden Knoten­ punkt der Schaltung 52-1 erzeugten "Spannung Vgo 1"), die mit der ungewählten Bitleitung BL 2 verbunden ist, so daß der MOSFET Q 7 durchschaltet. Hierauf wird der MOSFET Q 6 durchgeschaltet. Als Ergebnis wird die dritte Zwischenspannung Vm 3 (= 10 V) an diese ungewählte Bit­ leitung BL 2 angelegt.

Bezüglich des NAND-Zellenblocks B 11 der gewählten Bit­ leitung BL 1 werden somit die Steuergatespannungen Vcg 1, Vcg 2 und Vcg 3 der Speicherzellentransistoren M 11 bis M 13 gemäß Fig. 5 auf die zweite Zwischenspannung Vm 2 (= 10 V) gesetzt. Die Kanäle dieser Speicherzellentransi­ storen M werden leitend bzw. schalten durch, und die Spannung, die um 2 V kleiner ist als die erste Zwischen­ spannung Vm 1 (= 6 V), z. B. 4 V beträgt, wird an die ge­ wählte Bitleitung BL 1 angelegt. Dabei bewegen sich keine Ladungsträger in diesen Speicherzellen M 11 bis M 13, und es tritt keine Datenspannungsänderung auf. In der gewählten Speicherzelle M 14 entspricht die Steuer­ gatespannung Vcg 4 der Spannung des Pegels "H" (= 20 V), und ihre Drainelektrode 38 (vgl. Fig. 4) wird mit einer Spannung von etwa 4 V beaufschlagt, die ihr über die durchgeschalteten Zellentransistoren M 11 bis M 13 zu­ geführt wird; tatsächlich verringert sich diese Span­ nung, weil ein geringer Spannungsabfall in den Kanälen dieser Speicherzellentransistoren auftritt. Die im freischwebenden Gate 18 des gewählten Speicherzellen­ transistors M 14 aufgespeicherten Elektronen werden somit durch F-N-Durchtunnelung in das Substrat 10 frei­ gegeben bzw. entlassen; damit verschiebt sich der Schwellenwert des gewählten Speicherzellentransistors M 14 in positiver Polaritätsrichtung auf z. B. +3 V. Zu diesem Zeitpunkt ist das Einschreiben der logischen Dateneinheit "0" abgeschlossen.

Während der Dateneinschreibung bezüglich der gewählten Bitleitung BL 1 wird die nicht gewählte Bitleitung BL 2 mit der dritten Zwischenspannung Vm 3 (= 10 V) beauf­ schlagt, weil der MOSFET Q 6 der Steuerschaltung 52-2 weiterhin durchgeschaltet bleibt. Das "fehlerhafte Ein­ schreiben" in ungewählten Speicherzellen M 21 bis M 24 kann dabei aus dem im folgenden angegebenen Grund ver­ hindert bzw. ausgeschaltet werden. Wenn die Spannung des Pegels "L" (= 0 V) benutzt wird und die ungewählte Bitleitung BL 2 auf die Spannung des Pegels "L" gesetzt ist, wird deshalb, weil die Wortleitung WL 4 die Span­ nung Vh des Pegels "H" führt, die angeschlossene Spei­ cherzelle M 24 automatisch in den Dateneinschreibmodus gesetzt, wodurch ein fehlerhaftes oder fälschliches Dateneinschreiben hervorgerufen wird.

In der folgenden Tabelle 1 sind die im Dateneinschreib­ modus des EEPROMs an die Speicherzellen M 11 bis M 14 der gewählten Bitleitung BL 1 und die Speicherzellen M 21 bis M 24 der nicht gewählten Bitleitung BL 2 ausgelegten Span­ nungen zusammengefaßt.

Tabelle 1

Wenn im Dateneinschreibmodus die Speicherzelle M 14 ge­ wählt ist oder wird, wird an die mit der gewählten Zel­ le M 14 verbundene Wortleitung WL 4 eine Spannung von 0 V angelegt, während eine Spannung von 5 V an die restli­ chen Wortleitungen WL 1 bis WL 3 angelegt wird, um damit zu detektieren, ob die gewählte Speicherzelle M 14 ein- bzw. durchgeschaltet ist, während die nicht gewählten Speicherzellen M 11 bis M 14 ein- bzw. durchgeschaltet sind. Wenn die Zelle M 14 durchgeschaltet ist, werden die Speicherdaten zu einer logischen "1" diskriminiert; wenn die Speicherzelle M 14 abgeschaltet bzw. gesperrt ist, werden die Speicherdaten zu einer logischen "0" diskriminiert.

Bei der beschriebenen Schaltungsanordnung kann das NOR- Glied 62 der Steuerschaltung 52 durch eine Reihenschal­ tung aus einem NAND-Glied 70 und einem Inverter 72 er­ setzt werden. Außerdem wird (dabei) die Spannung von 6 V als die erste Zwischenspannung Vm 1 mit dem niedrig­ sten Spannungspotential unter den Zwischenspannungen Vm benutzt; anstelle der Spannung von 6 V kann jedoch auch eine Stromversorgungsspannung Vcc (5 V) des EEPROMs als erste Zwischenspannung Vm 1 benutzt werden.

Wenn bei der beschriebenen Ausführungsform der Erfin­ dung ein beliebiger oder willkürlicher (random) Daten­ einschreibvorgang bezüglich einer gewünschten, gewähl­ ten Speicherzelle Mÿ durchgeführt wird, wird eine von zwei Arten von Zwischenspannungen (Vm 1 und Vm 3) mit Spannungspotentialen, die zwischen den Spannungen der Pegel "H" und "L" der Anordnung liegen, entsprechend dem logischen Pegel der in die gewählte Speicherzelle einzuschreibenden Daten an die gewählte Wortleitung WLj angelegt. Dabei wird die Spannung Vh des (hohen) Pegels "H" nur an eine gewählte Wortleitung WLj angelegt; an die restlichen Wortleitungen wird eine andere Zwischen­ spannung (Vm 2) angelegt, die einen Spannungspotential­ pegel besitzt, welcher die nicht gewählten Speicher­ zellentransistoren zum Durchschalten bringt. Da im Da­ teneinschreibmodus die Spannung VL des Pegels L selbst keinesfalls benutzt werden kann, kann durch den Gegen­ vorspannungseffekt der Anlegung der Spannung Vm 1 die Entstehung einer unerwünschten "Inversionserscheinung" im Feldtrennbereich zwischen benachbarten Speicherzel­ lentransistoren der NAND-Zellenblöcke der gewählten Bitleitung und der benachbarten, angrenzenden Bitlei­ tung wirksam verhindert werden, so daß auf noch näher zu beschreibende Weise der Streustrom dazwischen mini­ miert werden kann.

Gemäß Fig. 7 ist eine Feldtrennschicht 16 zwischen der gewählten Speicherzelle M 14 und der dieser benachbarten Speicherzelle M 24, die den benachbarten Bitleitungen BL 1 bzw. BL 2 zugeordnet sind, ausgebildet, so daß ein Feld­ trennbereich festgelegt ist. Beim Einschreiben von Da­ ten in die gewählte Zelle M 14 wird die Spannung Vh des Pegels "H" an die Wortleitung WL 4 angelegt. Hierdurch wird ein parasitärer MOS-Transistor Qp gebildet, wel­ cher die Wortleitung WL 4 als seine Gateelektrode, eine N⁺-Aktivschicht der Speicherzelle M 14 als seine Drain­ elektrode und eine N⁺-Aktivschicht 82 der benachbarten Speicherzelle M 24 als seine Sourceelektrode aufweist. Wenn unter diesen Bedingungen eine Spannung des Pegels "L" an die gewählte Bitleitung BL 1 angelegt und eine normale Zwischenspannung (typischerweise von 6 V) an die ungewählten Bitleitungen BL 2 angelegt wird, gelangt der parasitäre Transistor Qp in einen solchen Zustand, daß an seiner Sourceelektrode 0 V, an seiner Drainelektrode 6 V und an seiner Gateelektrode 2 V an­ liegen. Der unmittelbar unter der Feldtrenn- bzw. -iso­ lierschicht 16 liegende Kanalbereich des parasitären Transistors Qp wird invertiert; der Transistor Qp wird dadurch durchgeschaltet, wodurch ein Streustromfluß zwi­ schen den Speicherzellen M 14 und M 24 beschleunigt wird. Diese Erscheinung ist die sog. "Inversion unter dem Feldtrennbereich".

Bei der beschriebenen Ausführungsform wird die Span­ nung V 1 des Pegels "L" in der Dateneinschreiboperation nicht benutzt; statt dessen werden die Zwischenspan­ nungen Vm 1, Vm 2, Vm 3 in Kombination mit der Spannung Vh des Pegels "H" benutzt. Durch Benutzung oder Anwendung der Zwischenspannungen kann die Spannungsdifferenz zwischen Sourceelektrode 80 und Drainelektrode 82 des parasitären Transistors Qp im Vergleich zur herkömmli­ chen Anordnung erheblich verkleinert werden. Auch wenn dabei die Spannung Vh des Pegels "H" (= 20 V) an die Gateelektrode (WL 4) des parasitären Transistors Qp an­ gelegt wird, wird dieser Transistor durch den Sperr- oder Gegenvorspannungseffekt nicht durchgeschaltet, so daß ein Streustrom (current leakage) verhindert oder ausgeschaltet werden kann. Dies bedeutet, daß die di­ elektrische Trenn- oder Isolierfähigkeit zwischen be­ nachbarten Bitleitungen BL verbessert werden kann. Es ist damit möglich, die Entstehung von Daten-Program­ mier- bzw. -einschreibfehlern im Dateneinschreibmodus zu minimieren, so daß damit die Betriebszuverlässigkeit des EEPROMs erheblich verbessert werden kann.

Es ist darauf hinzuweisen, daß das spezielle "Daten­ einschreib-Spannungssteuer"-Merkmal gemäß der Erfin­ dung, wie vorstehend beschrieben, auch die folgenden unerwarteten Ergebnisse liefert: Es läßt die gemeinsame Verwendung der Spannungen sowohl im Datenlöschmodus als auch im Programmier- bzw. Einschreibmodus zu, so daß die Arten der für die Datenzugriffsoperation am EEPROM erforderlichen Treiberspannungen (auf eine kleinere Zahl) verringert werden können. Alle diese Treiber­ spannungen werden durch Anheben oder Verstärken einer von außen her zugespeisten Stromversorgungsspannung Vcc mittels einer im EEPROM vorgesehenen Anhebungs- oder Verstärkerschaltung erzeugt; die Verkleinerung der Zahl der Treiberspannungsarten kann daher zu einer Verein­ fachung des Schaltungsaufbaus der Verstärkerschaltung führen, wodurch Chip-Substratfläche eingespart und damit die Integrationsdichte des EEPROMs verbessert wird.

Bei der beschriebenen ersten Ausführungsform wird der MOSFET T 1 der Schaltungen 51 zur Lieferung der ersten Zwischenspannung Vm 1 in der Weise benutzt, daß seine Gate- und Drainelektroden zusammengeschaltet sind; dem­ zufolge bildet sich in keinem Fall eine Gleichstrom­ strecke an der Seite der dritten Zwischenspannung Vm 3, deren Potentialpegel höher ist als die erste Zwischen­ spannung Vm 1.

Das vorstehend beschriebene erfindungsgemäße Konzept der "Feldtrenninversionsverhinderung" läßt sich auch auf NAND-Zellen-EEPROMs mit Wannenstruktur (well structure) anwenden. Eine Ausführungsform mit einem solchen Aufbau ist im folgenden anhand von Fig. 8 be­ schrieben. In Fig. 8 sind den Teilen von Fig. 1 ent­ sprechende oder ähnliche Teile mit denselben Bezugs­ ziffern wie vorher bezeichnet und daher nicht mehr im einzelnen erläutert.

Gemäß Fig. 8 ist eine Spannungssenkungsschaltung 100- i (i = 1, 2, . . .) für jede Bitleitung BLi zur Erzeugung einer Spannung Vn einer negativen Polarität vorgesehen, die einen verringerten Potentialpegel der negativen Po­ larität, z. B. -3 V, besitzt. Diese Spannung Vn negati­ ver Polarität wird in den Dateneinschreib- und -ausle­ semoden des EEPROMs benutzt. Die Schaltung 100- i ist über zwei parallelgeschaltete MOSFETs Qmod 1 und Qmod 2 an einen Halbleiter-Wannenbereich angeschlossen, wie dies nachstehend im einzelnen erläutert ist. Die MOSFETs Qmod 1 und Qmod 2 sprechen auf Betriebsart- bzw. Modussteuersignale MOD 1 bzw. MOD 2 an. Das Modussteuer­ signal MOD 1 wird geliefert, wenn der EEPROM in den Da­ teneinschreibmodus gesetzt ist oder wird, während das Signal MOD 2 geliefert wird, wenn sich der EEPROM im Datenauslesemodus befindet.

Der EEPROM weist ein Halbleiter-Substrat 102 des P-Leitfähigkeitstyps auf, in welchem der genannte Halb­ leiter-Wannenbereich mit dem entgegengesetzten Leit­ fähigkeitstyp, d. h. P^--Leitfähigkeitstyp, geformt ist. Der Wannenbereich (well region) ist in den Fig. 9 und 10, die Querschnitte durch den EEPROM entsprechend den Fig. 3 bzw. 4 darstellen, mit 104 bezeichnet. Aus Fig. 10 geht hervor daß der NAND-Zellenblock I mit den Wähltransistoren Qs und den Speicherzellentransistoren M praktisch auf die gleiche Weise wie bei der vorher beschriebenen Ausführungsform im Wannenbereich 104 aus­ gebildet ist. Wenn die MOSFETs Qmod 1 und Qmod 2 durch­ schalten, wird die Ausgangsspannung Vn (= -3 V) der Schaltung 100- i über die MOSFET Qmod 1 und Qmod 2 zum Wannenbereich 104 eines betreffenden NAND-Zellenblocks Bi übertragen.

Eine Decodierschaltung 48 dient dazu, an jede der Lei­ tungen WL und SG selektiv eine Spannung Vh des (hohen) Pegels "H" (= 20 V) oder eine zweite Zwischenspannung Vm 2 (= 10 V) anzulegen. Die zweite Zwischenspannung Vm 2 wird im Dateneinschreibmodus benutzt; die Spannung Vh des hohen Pegels "H" wird, wie im Fall der ersten Aus­ führungsform, sowohl im Dateneinschreibmodus als auch im Datenlöschmodus benutzt. Jede Bitleitung BLi ist mit einer Spannungsgeneratorschaltung 50- i und einer peri­ pheren Schaltung 52- i verbunden. Die Schaltung 50 er­ zeugt die angehobene Spannung Vpp als Spannung Vh des Pegels "H", während die Schaltung 52- i die dritte Zwi­ schenspannung Vm 3 (= 10 V) liefert.

Die zweite Ausführungsform entspricht bezüglich der Spannungsanlegungstechnik für die Datenlösch- und -aus­ leseoperationen grundsätzlich der ersten Ausführungs­ form; sie unterscheidet sich technisch dadurch von der ersten Ausführungsform, daß bei ihr eine spezifische, im folgenden zu beschreibende Dateneinschreiboperation ausgeführt wird.

Wenn im Dateneinschreibmodus Daten in eine gewünschte Speicherzelle Mÿ eingeschrieben werden, die aus den betreffenden Zellen eines bestimmten NAND-Zellenblocks gewählt worden ist, wird an den Wannenbereich 104 eine Spannung Vn so angelegt, daß sein Spannungspotential auf -3 V gehalten wird. Die Decodierschaltung bzw. der Decodierer 48 legt die Spannung Vh des Pegels "H" an eine Wortleitung WLj an, die mit der gewählten Speicher­ zelle Mÿ verbunden ist, und legt die zweite Zwischen­ spannung Vm 2 (= 10 V) an die restlichen ungewählten Wortleitungen an. Gleichzeitig beaufschlagt der Deco­ dierer 48 die der gewählten Speicherzelle Mÿ zugeord­ nete Bitleitung BLi mit entweder der dritten Zwischen­ spannung Vm 3 oder der Spannung VL des Pegels "L" in Abhängigkeit vom logischen Pegel der in die gewählte Speicherzelle einzuschreibenden Daten. Die restlichen, ungewählten Bitleitungen werden mit der dritten Zwi­ schenspannung Vm 3 beaufschlagt, um damit das "fehler­ hafte oder fälschliche Dateneinschreiben" zu verhin­ dern.

Insbesondere ist im folgenden ein Fall beschrieben, in welchem in der Speicherzellenmatrix gemäß Fig. 8 typi­ scherweise die Speicherzelle M 14 gewählt ist und die Dateneinschreibung für die bzw. an der Speicherzelle M 14 vorgenommen wird. Das Signal wird der Leitung CL zugespeist, so daß die MOSFETs S 1 bis S 5 durchschal­ ten. Die an den Anschluß SD 1 angelegte Spannung Vsd 1 ändert sich gemäß Fig. 11 zum Zeitpunkt t 1 auf die zweite Zwischenspannung Vm 2. In Abhängigkeit von diesem Signal werden die Wähltransistoren Qs 11 und Qs 21 durch­ geschaltet, so daß jeder NAND-Zellenblock B elektrisch mit der betreffenden Bitleitung BLi verbunden wird. Wenn die Speicherzelle M 14 als die gewählte Speicher­ zelle, in welche Daten eingeschrieben werden sollen, benutzt wird, werden die Wortleitung WL 4 und die Bit­ leitung BL 1 gewählt. An den Anschluß CG 4 der gewählten Wortleitung WL wird die Spannung des Pegels "H" angelegt; an die Anschlüsse CG 1 bis CG 3 der restlichen Wortleitungen WL 1 bis WL 3 wird andererseits die zweite Zwischenspan­ nung Vm 2 (= 10 V) angelegt. Die Gateanschlüsse B und C der MOSFETs Q 3 bzw. Q 4, die nur im Datenauslesemodus durchgeschaltet werden, und der Gateanschluß A des MOSFETs Q 2, der nur im Datenlöschmodus durchschaltet, werden ständig auf der Spannung des Pegels "L" gehal­ ten.

Dabei wird die an die gewählte Bitleitung BL 1 ange­ schlossene Eingabe/Ausgabeleitung I/O 1 auf 5 V gehal­ ten, während die mit der ungewählten Bitleitung BL 2 verbundene Eingabe/Ausgabeleitung I/O 2 auf 0 V gehal­ ten wird. Die Spannung Vd von 5 V wird an den Gate­ anschluß D des Einschreib-MOSFETs Q 5 in jedem der Steuerkreise 52-1 und 52-2 angelegt. Damit wird der MOSFET Q 5 durchgeschaltet. Das NOR-Glied 62 der Steuer­ schaltung 52-1 wird somit an seinem ersten Eingang mit der von der Eingabe/Ausgabeleitung I/O 1 zugespeisten Datenspannung und an seinem zweiten Eingang mit einer Ausgangsspannung Ve (vgl. Fig. 11) des Ringoszillators, vom Anschluß E geliefert, beaufschlagt. Auf ähnliche Weise wird an den ersten Eingang des NOR-Glieds 62 der Steuerschaltung 52-2 die von der Eingabe/Ausgabeleitung I/O 2 gelieferte Datenspannung und an seinen zweiten Eingang die Ausgangsspannung Ve des Ringoszillators, vom Anschluß E geliefert, angelegt. Infolge der Zu­ speisung der Spannung Ve steigt die Ausgangsspannung Vgo 2 vom NOR-Glied 62 der Steuerschaltung 52-2 (Bezugs­ zeichen Vgo 2 erscheint nicht in Fig. 1 bzw. 8; diese Spannung entspricht jedoch der am betreffenden Knoten­ punkt der Schaltung 52-1 erzeugten "Spannung Vgo 1"), die mit der ungewählten Bitleitung BL 2 verbunden ist, so daß der MOSFET Q 7 durchschaltet. Sodann schaltet der MOSFET Q 6 durch. Als Ergebnis wird die dritte Zwischen­ spannungs Vm 3 (= 10 V) an diese ungewählte Bitleitung BL 2 angelegt.

Bezüglich des NAND-Zellenblocks BL der gewählten Bit­ leitung BL 1 bleiben die Steuergatespannungen Vcg 1, Vcg 2 und Vcg 3 der Speicherzellentransistoren M 11 bis M 13 gemäß Fig. 11 auf der zweiten Zwischenspannung Vm 2 (= 10 V). Die Kanäle dieser Speicherzellentransistoren M werden leitend bzw. schalten durch, und die Spannung VL des Pegels "L" (= 0 V) liegt an der gewählten Bitlei­ tung BL 1 an; in diesen Speicherzellen M 11 bis M 13 be­ wegen sich keine Ladungsträger, so daß keine Daten­ spannungsänderung auftritt. In der gewählten Speicher­ zelle M 14 bleibt die Steuergatespannung Vcg 4 auf der Spannung des Pegels "H" (= 20 V), und ihre Drainelektrode 38 (vgl. Fig. 10) bleibt auf 0 V. Infolgedessen wer­ den in der Draindiffusionsschicht des gewählten Spei­ cherzellentransistors M 14 aufgespeicherte Elektronen durch F-N-Durchtunnelung in dessen freischwebendes Gate 18 injiziert. Demzufolge verschiebt sich der Schwellen­ wert des gewählten Speicherzellentransistors M 14 in Richtung positiver Polarität auf z. B. +3 V. Zu diesem Zeitpunkt ist das Einschreiben der logischen Datenein­ heit "0" abgeschlossen.

Während der Dateneinschreibung an der gewählten Bit­ leitung BL 1 bleibt der MOSFET Q 6 der Steuerschaltung 52-2 durchgeschaltet, so daß die nicht gewählte Bit­ leitung BL 2 die dritte Zwischenspannung Vm 3 (= 10 V) abnimmt. Ein Dateneinschreibfehler in ungewählten Spei­ cherzellen M 21 bis M 24 kann damit aus dem gleichen Grund wie bei der vorher beschriebenen Ausführungsform ausgeschaltet werden.

In der folgenden Tabelle 2 sind die im Dateneinschreib­ modus des EEPROMs an die Speicherzellen M 11 bis M 14 der gewählten Bitleitung BL 1 und die Speicherzellen M 21 bis M 24 der nicht gewählten Bitleitung BL 2 angelegten Span­ nungen zusammengefaßt.

Tabelle 2

Wenn bei der vorstehend beschriebenen zweiten Ausfüh­ rungsform Daten in eine gewünschte, gewählte Speicher­ zelle Mÿ eingeschrieben werden, wird der P-Wannenbe­ reich 104, in welchem die gewählte Zelle ausgebildet ist, auf der Spannung Vn der negativen Polarität von z. B. -3 V gehalten, auch wenn die Spannung VL des (niedrigen) Pegels "L" an die gewählte Bitleitung an­ gelegt wird. Mit dieser Anordnung wird ein parasitärer Transistor Qp, der im Feldtrennbereich zwischen dem ge­ wählten Speicherzellentransistor M 14 und dem benach­ barten angrenzenden Speicherzellentransistor M 24 (vgl. Fig. 7) gebildet ist, in Sperrichtung vorge­ spannt, wobei diese Rück- oder Sperrvorspannung ein leichtes Durchschalten des parasitären Transistors verhindert. Hierdurch kann der Streustrom zwischen be­ nachbarten NAND-Zellenblöcke ausgeschaltet werden, wo­ durch im Einschreibmodus Programmier- bzw. Einschreib­ fehler minimiert werden und damit die Betriebszuverläs­ sigkeit des EEPROMs erheblich verbessert wird.

Claims (6)

1. Nichtflüchtige Halbleiterspeicheranordnung, umfassend ein Halbleiter-Substrat (10, 102), über dem Substrat ausgebildete parallele Bitleitungen (BL), über dem Substrat vorgesehene parallele Wort­ leitungen (WL), welche die Bitleitungen unter Bil­ dung von Kreuzungspunkten schneiden, und an den Kreu­ zungspunkten vorgesehene Speicherzellen (M) mit NAND-Zellenblöcken (B), die jeweils eine Reihen­ schaltung aus einer vorgewählten Zahl von Speicher­ zellentransistoren mit jeweils Drainschichten (38), Ladungsträgerspeicherschichten (18) und Steuergates (22) aufweisen, wobei die Wortleitungen mit den Steuergates verbunden sind, dadurch gekennzeichnet,
daß an die Bitleitungen und Wortleitungen eine Spannungssteuereinrichtung (48, 50, 51, 52, 100, Qmod) angeschlossen ist zum Einschreiben von Daten in einen gewählten Speicherzellentransistor (M 14) eines bestimmten NAND-Zellenblocks (B 11) durch An­ legung spezifischer Spannungen gewählter Potential­ pegel an die Bit- und Wortleitungen in der Weise, daß Ladungsträger durch Durchtunnelung von der Drain­ schicht zur Ladungs(träger)speicherschicht des ge­ wählten Speicherzellentransistors verschoben oder bewegt (moved) werden, und
daß die Spannungssteuereinrichtung einen Gegen- oder Sperrvorspannungszustand an einem parasitären Transistor (Qp) hervorruft, der zwischen dem ge­ wählten Transistor (M 14) und einem benachbarten Speicherzellentransistor (M 24) in einem neben dem bestimmten NAND-Zellenblock (B 11) angeordneten NAND- Zellenblock (B 21) festgelegt ist, wodurch ein Streu­ strom, der in den parasitären Transistor (Qp) zu fließen bestrebt ist, verringert wird.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die (Spannungs-)Steuereinrichtung (48, 50, 51, 52; Fig. 1) eine erste mittlere Spannung oder Zwi­ schenspannung (Vm 1), die niedriger ist als eine Spannung eines (hohen) Pegels "H" der Anordnung und höher als eine Spannung des (niedrigen) Pegels "L" der Anordnung, sowie zweite und dritte Zwischenspan­ nungen (Vm 2, Vm 3), die höher sind als die erste Spannung (Vm 1) und niedriger als die Spannung (Vh) des Pegels "H", erzeugt.

3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Steuereinrichtung Daten in den gewählten Speicherzellentransistor (M 14) einschreibt durch An­ legen der Spannung des Pegels "H" an eine mit dem gewählten Transistor (M 14) verbundene Wortleitung (WL 4), Anlegung der zweiten (Zwischen-)Spannung (Vm 2) an die restlichen, ungewählten Wortleitungen, Beaufschlagung einer entsprechenden, dem gewählten Transistor zugeordneten Bitleitung mit der ersten oder der dritten Spannung (Vm 1, Vm 3), die in Über­ einstimmung mit einem logischen Pegel der in den gewählten Speicherzellentransistor einzuschreiben­ den Daten gewählt ist, und Anlegung der dritten Spannung (Vm 3) an die ungewählten Bitleitungen.

4. Anordnung nach Anspruch 1, dadurch gekennzeichnet,
daß im Substrat Halbleiter-Wannenbereiche (well regions) (104) eines dem Leitfähigkeitstyp des Sub­ strats entgegengesetzten Leitfähigkeitstyps ausge­ bildet sind und
daß die NAND-Zellenblöcke (B) den bestimmten NAND-Zellenblock (B 11) mit in den Wannenbereichen (104) ausgebildeten Speicherzellentransistoren (M) umfassen.

5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Steuereinrichtung (48, 50, 52, 100, Qmod; Fig. 8) erste und zweite Spannungen (Vm 2, Vm 3; Fig. 8), die niedriger sind als eine Spannung des Pegels "H" der Anordnung und höher als eine Spannung des Pegels "L" der Anordnung, und eine dritte Spannung (Vn; Fig. 8) einer spezifischen Polarität, die denen von erster und zweiter Spanung entgegengesetzt ist, erzeugt.

6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß die Steuereinrichtung (48, 50, 52, 100, Qmod; Fig. 8) in den gewählten Speicherzellentransistor (M 14) Daten einschreibt durch Anlegung der Spannung des Pegels "H" an eine mit dem gewählten Speicher­ zellentransistor (M 14) verbundene Wortleitung (WL 4), Anlegung der ersten Spannung (Vm 2) an die restli­ chen, ungewählten Wortleitungen, Beaufschlagung einer spezifischen, dem gewählten Speicherzellen­ transistor zugeordneten Bitleitung mit der zweiten Spannung (Vm 3) oder der Spannung des Pegels "L", die in Übereinstimmung mit einem logischen Pegel der in den gewählten Speicherzellentransistor einzuschrei­ benden Daten gewählt ist, Anlegung der zweiten Span­ nung (Vm 3) an die ungewählten Bitleitungen und Anle­ gung der dritten Spannung (Vn; Fig. 8) an den Wan­ nenbereich (104) des bestimmten NAND-Zellenblocks (B 11).