JP3059737B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ この発明は、ブースト回路を有する出力バッファ回路
を備えた半導体記憶装置に関する。
を備えた半導体記憶装置に関する。
＜従来の技術＞ 従来、半導体記憶装置として第４図に示すような出力
バッファ回路を有するものがある。この半導体記憶装置
における出力バッファ回路はプルアップ・トランジスタ
1,プルダウン・トランジスタ２およびブースト回路３を
備えている。上記プルアップ・トランジスタ１は、入力
端子６にレベル“H"の信号が入力されると半導体記憶装
置の出力端子４をプルアップする。一方、プルダウン・
トランジスタ２は、入力端子７にレベル“H"の信号が入
力されると半導体記憶装置の出力端子４をプルダウンす
る。また、ブースト回路３は入力端子８にレベル“H"の
信号が入力されると出力端子９からブーストされたレベ
ル“H"の信号を出力する一方、入力端子８にレベル“L"
の信号が入力されると出力端子９からレベル“L"の信号
を出力する。ブースト回路３の入力端子８とプルダウン
・トランジスタ２の入力端子７とは、ノットゲート５を
介して接続されている。したがって、ブースト回路３の
入力端子８とプルダウン・トランジスタ２の入力端子７
とには互いに逆レベルの出力データが与えられる。
バッファ回路を有するものがある。この半導体記憶装置
における出力バッファ回路はプルアップ・トランジスタ
1,プルダウン・トランジスタ２およびブースト回路３を
備えている。上記プルアップ・トランジスタ１は、入力
端子６にレベル“H"の信号が入力されると半導体記憶装
置の出力端子４をプルアップする。一方、プルダウン・
トランジスタ２は、入力端子７にレベル“H"の信号が入
力されると半導体記憶装置の出力端子４をプルダウンす
る。また、ブースト回路３は入力端子８にレベル“H"の
信号が入力されると出力端子９からブーストされたレベ
ル“H"の信号を出力する一方、入力端子８にレベル“L"
の信号が入力されると出力端子９からレベル“L"の信号
を出力する。ブースト回路３の入力端子８とプルダウン
・トランジスタ２の入力端子７とは、ノットゲート５を
介して接続されている。したがって、ブースト回路３の
入力端子８とプルダウン・トランジスタ２の入力端子７
とには互いに逆レベルの出力データが与えられる。
上述の半導体記憶装置のバッファ回路は次のように動
作する。ここで、例えば半導体記憶装置のデータ格納部
（図示せず）に格納されているデータは、アドレス（1,
1）にはデータ“1"が格納され、アドレス（0,1）にはデ
ータ“0"が格納され、アドレス（0,0）にはデータ“1"
が格納されているものとする。そして、いま半導体記憶
装置のアドレス（1,1）に格納されたデータとアドレス
（0,0）に格納されたデータとを順次読み出して、出力
端子４から出力する場合を考える。
作する。ここで、例えば半導体記憶装置のデータ格納部
（図示せず）に格納されているデータは、アドレス（1,
1）にはデータ“1"が格納され、アドレス（0,1）にはデ
ータ“0"が格納され、アドレス（0,0）にはデータ“1"
が格納されているものとする。そして、いま半導体記憶
装置のアドレス（1,1）に格納されたデータとアドレス
（0,0）に格納されたデータとを順次読み出して、出力
端子４から出力する場合を考える。
まず、第５図（ａ）に示すようにアドレス信号A0,A1
が共にレベル“H"の場合には、アドレス（1,1）から出
力データ“1"が読み出され、この出力データ“1"を表す
第５図（ｂ）に示すようなレベル“H"の出力データ信号
がブースト回路３およびノットゲート５に入力される。
そうすると、プルアップ・トランジスタ１の入力端子６
には、ブースト回路３によって第５図（ｃ）に示すよう
にブーストされたレベル“H"の信号が入力される。一
方、プルダウン・トランジスタ２の入力端子７には、出
力データ信号のレベルがノットゲート５によって反転さ
れたレベル“L"の信号が入力される。その結果、プルア
ップ・トランジスタ１の出力電流が増加されて半導体記
憶装置の出力端子４は高速に充電される。そして、出力
端子４は第５図（ｄ）に示すようにレベル“H"にプルア
ップされる。
が共にレベル“H"の場合には、アドレス（1,1）から出
力データ“1"が読み出され、この出力データ“1"を表す
第５図（ｂ）に示すようなレベル“H"の出力データ信号
がブースト回路３およびノットゲート５に入力される。
そうすると、プルアップ・トランジスタ１の入力端子６
には、ブースト回路３によって第５図（ｃ）に示すよう
にブーストされたレベル“H"の信号が入力される。一
方、プルダウン・トランジスタ２の入力端子７には、出
力データ信号のレベルがノットゲート５によって反転さ
れたレベル“L"の信号が入力される。その結果、プルア
ップ・トランジスタ１の出力電流が増加されて半導体記
憶装置の出力端子４は高速に充電される。そして、出力
端子４は第５図（ｄ）に示すようにレベル“H"にプルア
ップされる。
次に、アドレス信号A0,A1が共にレベル“L"に遷移し
た場合には、アドレス（0,0）から出力データ“1"が読
み出され、この出力データ“1"に対応した第５図（ｂ）
に示すようなレベル“H"の出力データ信号がブースト回
路３およびノットゲート５に入力される。そして、アド
レス信号A0,A1が共に“H"の場合と同様にして、半導体
記憶装置の出力端子４はプルアップされてレベル“H"と
なる。
た場合には、アドレス（0,0）から出力データ“1"が読
み出され、この出力データ“1"に対応した第５図（ｂ）
に示すようなレベル“H"の出力データ信号がブースト回
路３およびノットゲート５に入力される。そして、アド
レス信号A0,A1が共に“H"の場合と同様にして、半導体
記憶装置の出力端子４はプルアップされてレベル“H"と
なる。
＜発明が解決しようとする課題＞ しかしながら、上記従来の半導体記憶装置において
は、アドレス信号にスキューが入った場合、すなわち、
例えば第５図（ａ）に示すように、アドレス信号A0,A1
が共にレベル“H"から共にレベル“L"に遷移する際に、
アドレス信号A0の遷移タイミングとアドレス信号A1の遷
移タイミングに少々のずれがあって瞬時的にアドレス信
号A0がレベル“L"にアドレス信号A1がレベル“H"になっ
た場合には次のような問題がある。
は、アドレス信号にスキューが入った場合、すなわち、
例えば第５図（ａ）に示すように、アドレス信号A0,A1
が共にレベル“H"から共にレベル“L"に遷移する際に、
アドレス信号A0の遷移タイミングとアドレス信号A1の遷
移タイミングに少々のずれがあって瞬時的にアドレス信
号A0がレベル“L"にアドレス信号A1がレベル“H"になっ
た場合には次のような問題がある。
すなわち、上述のようにアドレス信号にスキューが入
った場合には、第５図（ｂ）に示すように瞬時的にアド
レス（0,1）から出力データ“0"が読み出される。その
結果、アドレス（1,1）から読み出されたデータ“1"に
対応するレベル“H"の出力データ信号とアドレス（0,
0）から読み出されたデータ“1"に対応するレベル“H"
の出力データ信号との間にレベル“L"の瞬時的なパルス
が挿入された出力データ信号がブースト回路３に入力さ
れることになる。
った場合には、第５図（ｂ）に示すように瞬時的にアド
レス（0,1）から出力データ“0"が読み出される。その
結果、アドレス（1,1）から読み出されたデータ“1"に
対応するレベル“H"の出力データ信号とアドレス（0,
0）から読み出されたデータ“1"に対応するレベル“H"
の出力データ信号との間にレベル“L"の瞬時的なパルス
が挿入された出力データ信号がブースト回路３に入力さ
れることになる。
ここで、第５図（ｂ）における時間Ｔは、出力データ
読み出しアドレス（0,0）を指定するためにアドレス信
号A0がレベル“L"に遷移してアドレス信号にスキューが
入ってから、バッファ回路に出力データ信号中のレベル
“L"の瞬時的なパルスが入力されるまでのタイムラグで
ある。
読み出しアドレス（0,0）を指定するためにアドレス信
号A0がレベル“L"に遷移してアドレス信号にスキューが
入ってから、バッファ回路に出力データ信号中のレベル
“L"の瞬時的なパルスが入力されるまでのタイムラグで
ある。
上記ブースト回路３は、上述のようなレベル“L"の瞬
時的なパルスが入力された場合には、再度ブーストする
際にブーストが不十分になり、出力端子９からの出力信
号のレベルが第５図（ｃ）（イ）に示すように通常のブ
ースト・レベルを維持できないという特性を有する。あ
るいは、ブースト回路は、その構成によっては再度ブー
ストする際にブーストされず、出力端子９からの出力信
号のレベルが第５図（ｃ）（ロ）に示すようにレベル
“L"のままになるという特性を有する。そのために、第
５図（ｄ）（イ）あるいは第５図（ｄ）（ロ）に示すよ
うに、半導体記憶装置の出力端子４におけるアドレス
（0,0）からの読み出しデータ“1"に対応するレベル
が、所定のプルアップ・レベルよりも低下してしまうと
いう問題がある。
時的なパルスが入力された場合には、再度ブーストする
際にブーストが不十分になり、出力端子９からの出力信
号のレベルが第５図（ｃ）（イ）に示すように通常のブ
ースト・レベルを維持できないという特性を有する。あ
るいは、ブースト回路は、その構成によっては再度ブー
ストする際にブーストされず、出力端子９からの出力信
号のレベルが第５図（ｃ）（ロ）に示すようにレベル
“L"のままになるという特性を有する。そのために、第
５図（ｄ）（イ）あるいは第５図（ｄ）（ロ）に示すよ
うに、半導体記憶装置の出力端子４におけるアドレス
（0,0）からの読み出しデータ“1"に対応するレベル
が、所定のプルアップ・レベルよりも低下してしまうと
いう問題がある。
そこで、この発明の目的は、格納されたデータを読み
出す際のアドレス信号にアドレス・スキューが入って出
力データ信号にレベル“L"の瞬時的なパルスが挿入され
た場合でも、出力端子を再度プルアップする際に所定レ
ベルまでに確実にプルアップできる半導体記憶装置を提
供することにある。
出す際のアドレス信号にアドレス・スキューが入って出
力データ信号にレベル“L"の瞬時的なパルスが挿入され
た場合でも、出力端子を再度プルアップする際に所定レ
ベルまでに確実にプルアップできる半導体記憶装置を提
供することにある。
＜課題を解決するための手段＞ 上記目的を達成するため、請求項１に係る発明の半導
体記憶装置は、入力されるアドレス信号が遷移したこと
を検知すると、所定時間長を有するアドレス遷移信号を
出力するアドレス遷移信号出力回路と、上記アドレス信
号によって指定されたアドレスから読み出されたデータ
を表すデータ信号と上記アドレス遷移信号出力回路から
のアドレス遷移信号とが入力されるスイッチング回路で
あって、上記所定時間長を有するアドレス遷移信号が入
力された場合には、該アドレス遷移信号に基づいて、上
記所定時間長を有する該アドレス遷移信号と同じ期間、
プリチャージ信号を出力する一方、上記アドレス遷移信
号が入力されない場合には、上記データ信号を出力する
スイッチング回路と、上記スイッチング回路からの上記
データ信号あるいは上記プリチャージ信号が入力される
ブースト回路であって、上記データ信号が入力された場
合には、上記データ信号がＨレベルのときは、ブースト
動作によって該Ｈレベルのデータ信号を所定のレベルま
で昇圧して出力し、上記データ信号がＬレベルのとき
は、Ｌレベルを出力する一方、上記プリチャージ信号が
入力された場合には、上記ブースト動作を停止して所定
時間だけプリチャージ状態を保つブースト回路と、上記
ブースト回路からの信号が入力されて、この入力信号の
レベルに応じて出力端子の電位をプルアップするプルア
ップトランジスタとを備え、上記アドレス遷移信号の上
記所定時間長は、上記ブースト回路が十分にプリチャー
ジでき、且つ、アドレススキューに起因して読み出され
たデータをマスクするのに必要な時間長に設定されてい
ることを特徴としている。
体記憶装置は、入力されるアドレス信号が遷移したこと
を検知すると、所定時間長を有するアドレス遷移信号を
出力するアドレス遷移信号出力回路と、上記アドレス信
号によって指定されたアドレスから読み出されたデータ
を表すデータ信号と上記アドレス遷移信号出力回路から
のアドレス遷移信号とが入力されるスイッチング回路で
あって、上記所定時間長を有するアドレス遷移信号が入
力された場合には、該アドレス遷移信号に基づいて、上
記所定時間長を有する該アドレス遷移信号と同じ期間、
プリチャージ信号を出力する一方、上記アドレス遷移信
号が入力されない場合には、上記データ信号を出力する
スイッチング回路と、上記スイッチング回路からの上記
データ信号あるいは上記プリチャージ信号が入力される
ブースト回路であって、上記データ信号が入力された場
合には、上記データ信号がＨレベルのときは、ブースト
動作によって該Ｈレベルのデータ信号を所定のレベルま
で昇圧して出力し、上記データ信号がＬレベルのとき
は、Ｌレベルを出力する一方、上記プリチャージ信号が
入力された場合には、上記ブースト動作を停止して所定
時間だけプリチャージ状態を保つブースト回路と、上記
ブースト回路からの信号が入力されて、この入力信号の
レベルに応じて出力端子の電位をプルアップするプルア
ップトランジスタとを備え、上記アドレス遷移信号の上
記所定時間長は、上記ブースト回路が十分にプリチャー
ジでき、且つ、アドレススキューに起因して読み出され
たデータをマスクするのに必要な時間長に設定されてい
ることを特徴としている。
また、請求項２に係る発明の半導体記憶装置は、上記
アドレス遷移信号の上記所定時間長は、入力されるアド
レス信号に基づいて次のデータが読み出される時間間隔
より短い時間長であることを特徴としている。
アドレス遷移信号の上記所定時間長は、入力されるアド
レス信号に基づいて次のデータが読み出される時間間隔
より短い時間長であることを特徴としている。
〈作用〉 請求項１に係る発明では、アドレス遷移信号出力回路
にアドレス信号が入力される。そして、このアドレス遷
移信号出力回路によってアドレス信号が遷移したことが
検知されると、所定時間長を有するアドレス遷移信号が
出力される。そして、このアドレス遷移信号がスイッチ
ング回路に入力される。一方、上記アドレス信号によっ
て指定されたアドレスから読み出されたデータを表すデ
ータ信号が上記スイッチング回路に入力される。そうす
ると、スイッチング回路は、上記所定時間長のアドレス
遷移信号が入力された場合には、該アドレス遷移信号に
基づいて、上記所定時間長を有する該アドレス遷移信号
と同じ期間、プリチャージ信号を出力する一方、上記ア
ドレス遷移信号が入力されない場合には上記データ信号
を出力する。
にアドレス信号が入力される。そして、このアドレス遷
移信号出力回路によってアドレス信号が遷移したことが
検知されると、所定時間長を有するアドレス遷移信号が
出力される。そして、このアドレス遷移信号がスイッチ
ング回路に入力される。一方、上記アドレス信号によっ
て指定されたアドレスから読み出されたデータを表すデ
ータ信号が上記スイッチング回路に入力される。そうす
ると、スイッチング回路は、上記所定時間長のアドレス
遷移信号が入力された場合には、該アドレス遷移信号に
基づいて、上記所定時間長を有する該アドレス遷移信号
と同じ期間、プリチャージ信号を出力する一方、上記ア
ドレス遷移信号が入力されない場合には上記データ信号
を出力する。
そして、上記スイッチング回路からの上記データ信号
が入力された場合には、上記データ信号がＨレベルのと
きは、ブースト動作によって該Ｈレベルのデータ信号が
所定のレベルまで昇圧されて出力され、上記データ信号
がＬレベルのときは、Ｌレベルが出力される。一方、上
記スイッチング回路から上記所定時間長のプリチャージ
信号がブースト回路に入力された場合には、このブース
ト回路によってブースト動作が停止されて、上記所定時
間長だけプリチャージ状態が保たれる。上記アドレス遷
移信号の上記所定時間長、したがって、上記プリチャー
ジ信号の所定時間長は、上記ブースト回路が十分にプリ
チャージできる時間長に設定されているので、上記ブー
スト回路によるプリチャージ動作が確実に行われる。そ
して、上記ブースト回路からの信号がプルアップトラン
ジスタに入力されると、このプルアップトランジスタに
よって、上記入力信号のレベルに応じて出力端子の電位
がプルアップされる。
が入力された場合には、上記データ信号がＨレベルのと
きは、ブースト動作によって該Ｈレベルのデータ信号が
所定のレベルまで昇圧されて出力され、上記データ信号
がＬレベルのときは、Ｌレベルが出力される。一方、上
記スイッチング回路から上記所定時間長のプリチャージ
信号がブースト回路に入力された場合には、このブース
ト回路によってブースト動作が停止されて、上記所定時
間長だけプリチャージ状態が保たれる。上記アドレス遷
移信号の上記所定時間長、したがって、上記プリチャー
ジ信号の所定時間長は、上記ブースト回路が十分にプリ
チャージできる時間長に設定されているので、上記ブー
スト回路によるプリチャージ動作が確実に行われる。そ
して、上記ブースト回路からの信号がプルアップトラン
ジスタに入力されると、このプルアップトランジスタに
よって、上記入力信号のレベルに応じて出力端子の電位
がプルアップされる。
したがって、アドレス信号が遷移した際に、上記ブー
スト回路に入力されるデータ信号が上位所定時間長だけ
マスクされ、その間ブースト回路がプリチャージされ
る。
スト回路に入力されるデータ信号が上位所定時間長だけ
マスクされ、その間ブースト回路がプリチャージされ
る。
また、請求項２に係る発明では、上記スイッチング回
路からのプリチャージ信号は、入力されるアドレス信号
に基づいてデータが読み出される時間間隔より短い所定
時間長だけ、上記ブースト回路に出力される。こうし
て、次のデータが支障無く読み出される。
路からのプリチャージ信号は、入力されるアドレス信号
に基づいてデータが読み出される時間間隔より短い所定
時間長だけ、上記ブースト回路に出力される。こうし
て、次のデータが支障無く読み出される。
＜実施例＞ 以下、この発明を図示の実施例により詳細に説明す
る。
る。
第１図はこの発明の半導体記憶装置におけるバッファ
回路の一例を示す概略ブロック図である。このバッファ
回路は、トランジスタ回路11,ブースト回路13,スイッチ
ング回路14およびアドレス遷移信号出力回路15を備えて
いる。上記トランジスタ回路11は、ブースト回路13によ
ってブーストされて入力端子16に入力される信号に従っ
て電源端子17に入力される電源電圧に基づいて出力端子
12をプルアップまたはプルダウンする。また、スイッチ
ング回路14は、アドレス信号に従ってデータ格納部（図
示せず）から読み出された出力データを表す出力データ
信号あるいはプリチャージ信号のいずれか一方を、アド
レス遷移信号出力回路15からのアドレス遷移信号に基づ
いて切り替え選択してブースト回路13に入力する。上記
アドレス遷移信号出力回路15は、入力されるアドレス信
号が遷移したことを検知するとアドレス遷移信号を出力
する。
回路の一例を示す概略ブロック図である。このバッファ
回路は、トランジスタ回路11,ブースト回路13,スイッチ
ング回路14およびアドレス遷移信号出力回路15を備えて
いる。上記トランジスタ回路11は、ブースト回路13によ
ってブーストされて入力端子16に入力される信号に従っ
て電源端子17に入力される電源電圧に基づいて出力端子
12をプルアップまたはプルダウンする。また、スイッチ
ング回路14は、アドレス信号に従ってデータ格納部（図
示せず）から読み出された出力データを表す出力データ
信号あるいはプリチャージ信号のいずれか一方を、アド
レス遷移信号出力回路15からのアドレス遷移信号に基づ
いて切り替え選択してブースト回路13に入力する。上記
アドレス遷移信号出力回路15は、入力されるアドレス信
号が遷移したことを検知するとアドレス遷移信号を出力
する。
第２図は第１図におけるトランジスタ回路11およびス
イッチング回路14をより具体的に表した上記バッファ回
路のブロック図である。
イッチング回路14をより具体的に表した上記バッファ回
路のブロック図である。
上記トランジスタ回路11は、プルアップ・トランジス
タ18とプルダウン・トランジスタ19とによって構成され
ている。プルアップ・トランジスタ18は、入力端子20に
レベル“H"の信号が入力されると半導体記憶装置の出力
端子12をプルアップする。一方、プルダウン・トランジ
スタ19は、入力端子21にレベル“H"の信号が入力される
と半導体記憶装置の出力端子12をプルダウンする。ま
た、ブースト回路13は、入力端子22にレベル“H"の信号
が入力されると出力端子23からブーストされたレベル
“H"の信号を出力する一方、入力端子22にレベル“L"の
信号が入力されると出力端子23からレベル“L"の信号を
出力する。
タ18とプルダウン・トランジスタ19とによって構成され
ている。プルアップ・トランジスタ18は、入力端子20に
レベル“H"の信号が入力されると半導体記憶装置の出力
端子12をプルアップする。一方、プルダウン・トランジ
スタ19は、入力端子21にレベル“H"の信号が入力される
と半導体記憶装置の出力端子12をプルダウンする。ま
た、ブースト回路13は、入力端子22にレベル“H"の信号
が入力されると出力端子23からブーストされたレベル
“H"の信号を出力する一方、入力端子22にレベル“L"の
信号が入力されると出力端子23からレベル“L"の信号を
出力する。
上記スイッチング回路14はノアゲート24によって構成
されている。このノアゲート24の一方の入力端子にはア
ドレス遷移信号出力回路15からの出力信号を入力し、他
方の入力端子にはノットゲート25から出力される信号を
入力する。したがって、このノアゲート24は、アドレス
遷移信号出力回路15からの出力信号のレベルが“L"の場
合には、ノットゲート25からの出力信号のレベルを反転
した信号を出力する。一方、アドレス遷移信号出力回路
15からの出力信号のレベルが“H"の場合には、レベル
“L"の信号（後に詳述するようなブース回路13に対する
プリチャージ信号）を出力する。すなわち、上記ノット
ゲート25は、アドレス遷移信号出力回路15からの出力信
号のレベルが“L"の際に、ノアゲート24がノットゲート
25に入力される信号と同じレベルの信号を出力できるよ
うにするものである。
されている。このノアゲート24の一方の入力端子にはア
ドレス遷移信号出力回路15からの出力信号を入力し、他
方の入力端子にはノットゲート25から出力される信号を
入力する。したがって、このノアゲート24は、アドレス
遷移信号出力回路15からの出力信号のレベルが“L"の場
合には、ノットゲート25からの出力信号のレベルを反転
した信号を出力する。一方、アドレス遷移信号出力回路
15からの出力信号のレベルが“H"の場合には、レベル
“L"の信号（後に詳述するようなブース回路13に対する
プリチャージ信号）を出力する。すなわち、上記ノット
ゲート25は、アドレス遷移信号出力回路15からの出力信
号のレベルが“L"の際に、ノアゲート24がノットゲート
25に入力される信号と同じレベルの信号を出力できるよ
うにするものである。
また、ノットゲート25からの出力される信号は、プル
ダウン・トランジスタ19の入力端子21にも入力される。
上記アドレス遷移信号出力回路15は、入力されるアドレ
ス信号が遷移したことを検知した場合に所定時間長
“T1"のアドレス遷移信号を出力する。
ダウン・トランジスタ19の入力端子21にも入力される。
上記アドレス遷移信号出力回路15は、入力されるアドレ
ス信号が遷移したことを検知した場合に所定時間長
“T1"のアドレス遷移信号を出力する。
上記構成のバッファ回路は、次のように動作する。こ
こで、例えば半導体記憶装置の上記データ格納部に格納
されているデータは、アドレス（1,1）にはデータ“1"
が格納され、アドレス（0,1）にはデータ“0"が格納さ
れ、アドレス（0,0）にはデータ“1"が格納されている
ものとする。そして、アドレス（1,1）に格納されたデ
ータ“1"とアドレス（0,0）に格納されたデータ“1"と
を順次読み出して、出力端子12から出力する場合を考え
る。
こで、例えば半導体記憶装置の上記データ格納部に格納
されているデータは、アドレス（1,1）にはデータ“1"
が格納され、アドレス（0,1）にはデータ“0"が格納さ
れ、アドレス（0,0）にはデータ“1"が格納されている
ものとする。そして、アドレス（1,1）に格納されたデ
ータ“1"とアドレス（0,0）に格納されたデータ“1"と
を順次読み出して、出力端子12から出力する場合を考え
る。
第３図は第２図の各部における信号のタイミングチャ
ートを示す。以下、このタイミングチャートに従って、
この発明の半導体記憶装置におけるバッファ回路の動作
を説明する。
ートを示す。以下、このタイミングチャートに従って、
この発明の半導体記憶装置におけるバッファ回路の動作
を説明する。
まず、第３図（ａ）に示すようにアドレス信号A0,A1
が共にレベル“H"の場合には、アドレス（1,1）から出
力データ“1"が読み出され、この出力データ“1"に対応
する第３図（ｂ）に示すようなレベル“H"の出力データ
信号がバッファ回路に入力される。そうすると、この出
力データ信号のレベルがノットゲート25によって反転さ
れて、レベル“L"の信号がノアゲート24およびプルダウ
ン・トランジスタ19の入力端子21に入力される。また、
その際に、アドレス遷移信号出力回路15からノアゲート
24に入力されるアドレス遷移信号は、第３図（ｃ）に示
すようにレベル“L"になっているものとする。したがっ
て、ノアゲート24は、ノットゲート25から入力されるレ
ベル“L"の信号を反転して第３図（ｄ）に示すようにレ
ベル“H"の信号を出力する。こうして、ノアゲート24か
らは、アドレス（1,1）から読み出された出力データ
“1"に対応したレベル“H"の信号が出力されるのであ
る。
が共にレベル“H"の場合には、アドレス（1,1）から出
力データ“1"が読み出され、この出力データ“1"に対応
する第３図（ｂ）に示すようなレベル“H"の出力データ
信号がバッファ回路に入力される。そうすると、この出
力データ信号のレベルがノットゲート25によって反転さ
れて、レベル“L"の信号がノアゲート24およびプルダウ
ン・トランジスタ19の入力端子21に入力される。また、
その際に、アドレス遷移信号出力回路15からノアゲート
24に入力されるアドレス遷移信号は、第３図（ｃ）に示
すようにレベル“L"になっているものとする。したがっ
て、ノアゲート24は、ノットゲート25から入力されるレ
ベル“L"の信号を反転して第３図（ｄ）に示すようにレ
ベル“H"の信号を出力する。こうして、ノアゲート24か
らは、アドレス（1,1）から読み出された出力データ
“1"に対応したレベル“H"の信号が出力されるのであ
る。
上記ノアゲート24から出力されたレベル“H"の信号は
ブースト回路13の入力端子22に入力される。そうする
と、ブースト回路13は第３図（ｅ）に示すように所定の
ブースト・レベルまでブーストされたレベル“H"の信号
を出力する。したがって、プルアップ・トランジスタ18
の入力端子20にはブーストされたレベル“H"の信号が入
力される。一方、プルダウン・トランジスタ19の入力端
子21には上述のようにレベル“L"の信号が入力される。
その結果、半導体記憶装置の出力端子12は電源端子17の
電位にプルアップされて第３図（ｆ）に示すようにレベ
ル“H"となる。
ブースト回路13の入力端子22に入力される。そうする
と、ブースト回路13は第３図（ｅ）に示すように所定の
ブースト・レベルまでブーストされたレベル“H"の信号
を出力する。したがって、プルアップ・トランジスタ18
の入力端子20にはブーストされたレベル“H"の信号が入
力される。一方、プルダウン・トランジスタ19の入力端
子21には上述のようにレベル“L"の信号が入力される。
その結果、半導体記憶装置の出力端子12は電源端子17の
電位にプルアップされて第３図（ｆ）に示すようにレベ
ル“H"となる。
次に、アドレス・データを（1,1）から（0,0）に変更
する際にアドレス信号にスキューが入った場合、第３図
（ｂ）に示すように、アドレス（1,1）から読み出され
たデータ“1"に対応するレベル“H"の出力データ信号と
アドレス（0,0）から読み出されたデータ“1"に対応す
るレベル“H"の出力データ信号との間にレベル“L"の瞬
間的なパルスが挿入される。
する際にアドレス信号にスキューが入った場合、第３図
（ｂ）に示すように、アドレス（1,1）から読み出され
たデータ“1"に対応するレベル“H"の出力データ信号と
アドレス（0,0）から読み出されたデータ“1"に対応す
るレベル“H"の出力データ信号との間にレベル“L"の瞬
間的なパルスが挿入される。
一方、第３図（ａ）に示すように、アドレス遷移信号
出力回路15に入力されるアドレス信号A0,A1の一方が遷
移すると、第３図（ｃ）に示すようにアドレス遷移信号
出力回路15は所定時間長“T1"を有するレベル“H"のア
ドレス遷移信号を出力する。そうすると、このレベル
“H"のアドレス遷移信号が入力されたノアゲート24は、
上記所定時間長“T1"だけレベル“L"のプリチャージ信
号を出力する。以下、上記所定時間長“T1"をプリチャ
ージ時間と言う。そして、第３図（ｄ）に示すように、
このレベル“L"のプリチャージ信号はブースト回路13の
入力端子22に入力される。その結果、第３図（ｅ）に示
すようにブースト回路13は所定時間長“T1"だけブース
ト動作を停止してレベル“L"の信号を出力端子23に出力
する。つまり、その間ブースト回路13はプリチャージ状
態に保たれるのである。
出力回路15に入力されるアドレス信号A0,A1の一方が遷
移すると、第３図（ｃ）に示すようにアドレス遷移信号
出力回路15は所定時間長“T1"を有するレベル“H"のア
ドレス遷移信号を出力する。そうすると、このレベル
“H"のアドレス遷移信号が入力されたノアゲート24は、
上記所定時間長“T1"だけレベル“L"のプリチャージ信
号を出力する。以下、上記所定時間長“T1"をプリチャ
ージ時間と言う。そして、第３図（ｄ）に示すように、
このレベル“L"のプリチャージ信号はブースト回路13の
入力端子22に入力される。その結果、第３図（ｅ）に示
すようにブースト回路13は所定時間長“T1"だけブース
ト動作を停止してレベル“L"の信号を出力端子23に出力
する。つまり、その間ブースト回路13はプリチャージ状
態に保たれるのである。
やがて、アドレス信号A0,A1が共にレベル“L"になっ
て正しいアドレス（0,0）を指定するようになり、第３
図（ｂ）に示すように、出力データ信号がアドレス（0,
0）から読み出された出力データ“1"に対応したレベル
“H"に変化する。その際に、ブースト回路13は上述のよ
うに十分にプリチャージされているので、出力端子23に
出力される信号は、第３図（ｅ）に示すように、ブース
ト回路13によって所定のブースト・レベルまで速やかに
再ブーストされるのである。
て正しいアドレス（0,0）を指定するようになり、第３
図（ｂ）に示すように、出力データ信号がアドレス（0,
0）から読み出された出力データ“1"に対応したレベル
“H"に変化する。その際に、ブースト回路13は上述のよ
うに十分にプリチャージされているので、出力端子23に
出力される信号は、第３図（ｅ）に示すように、ブース
ト回路13によって所定のブースト・レベルまで速やかに
再ブーストされるのである。
上述のように、ブースト回路13からの出力信号が所定
のブースト・レベルまで再ブーストされるためには、ア
ドレス信号A0が遷移してからアドレス遷移信号のレベル
が“L"に変化するまでの時間T2を、アドレス・スキュー
に起因して出力データ信号に挿入されたレベル“L"のパ
ルスをマスクするのに必要な時間に設定すればよい。ま
た、上記プリチャージ時間T1を、ブースト回路13をプリ
チャージするのに十分な時間に設定すればよい。
のブースト・レベルまで再ブーストされるためには、ア
ドレス信号A0が遷移してからアドレス遷移信号のレベル
が“L"に変化するまでの時間T2を、アドレス・スキュー
に起因して出力データ信号に挿入されたレベル“L"のパ
ルスをマスクするのに必要な時間に設定すればよい。ま
た、上記プリチャージ時間T1を、ブースト回路13をプリ
チャージするのに十分な時間に設定すればよい。
このように、アドレス（0,0）から読み出された出力
データ“1"に対応したレベル“H"の出力データ信号がバ
ッファ回路に入力された場合には、ブースト回路３はブ
ースト・レベルまで十分再ブーストされた信号をプルア
ップ・トランジスタ18の入力端子20に入力する。したが
って、半導体記憶装置の出力端子12におけるアドレス
（0,0）から読み出された出力データ“1"に対応するレ
ベルが、所定のプルアップ・レベルまでにプルアップさ
れるのである。
データ“1"に対応したレベル“H"の出力データ信号がバ
ッファ回路に入力された場合には、ブースト回路３はブ
ースト・レベルまで十分再ブーストされた信号をプルア
ップ・トランジスタ18の入力端子20に入力する。したが
って、半導体記憶装置の出力端子12におけるアドレス
（0,0）から読み出された出力データ“1"に対応するレ
ベルが、所定のプルアップ・レベルまでにプルアップさ
れるのである。
その際に、出力端子12の電位は、第３図（ｆ）に示す
ように、アドレス（1,1）に格納されたデータ“1"に対
応するレベル“H"とアドレス（0,0）に格納されたデー
タ“1"に対応するレベル“H"との間に上記プリチャージ
時間T1に相当する時間長のレベル“L"のパルスが挿入さ
れてしまう。そこで、挿入されるレベル“L"のパルスの
長さ（すなわち、上記プリチャージ時間T1の長さ）を、
上述の条件に加えて、この半導体記憶装置の出力端子12
から出力される出力データを次装置によって読み出す際
の読み出し間隔より短くなるように設定するようにする
のである。
ように、アドレス（1,1）に格納されたデータ“1"に対
応するレベル“H"とアドレス（0,0）に格納されたデー
タ“1"に対応するレベル“H"との間に上記プリチャージ
時間T1に相当する時間長のレベル“L"のパルスが挿入さ
れてしまう。そこで、挿入されるレベル“L"のパルスの
長さ（すなわち、上記プリチャージ時間T1の長さ）を、
上述の条件に加えて、この半導体記憶装置の出力端子12
から出力される出力データを次装置によって読み出す際
の読み出し間隔より短くなるように設定するようにする
のである。
上述のように、本実施例の半導体記憶装置のバッファ
回路におけるアドレス遷移出力回路15は、入力されるア
ドレス信号A0,A1が遷移すると所定時間長“T1"のレベル
“H"のアドレス遷移信号を出力する。そうすると、この
レベル“H"のアドレス遷移信号が一方の入力端子に入力
されたノアゲート24は、他方の入力端子に入力される入
力データ信号の内容に拘わらず上記所定時間長“T1"を
有するレベル“L"のプリチャージ信号をブースト回路13
に出力する。
回路におけるアドレス遷移出力回路15は、入力されるア
ドレス信号A0,A1が遷移すると所定時間長“T1"のレベル
“H"のアドレス遷移信号を出力する。そうすると、この
レベル“H"のアドレス遷移信号が一方の入力端子に入力
されたノアゲート24は、他方の入力端子に入力される入
力データ信号の内容に拘わらず上記所定時間長“T1"を
有するレベル“L"のプリチャージ信号をブースト回路13
に出力する。
その際に、アドレス信号A0,A1が遷移してから上記ア
ドレス遷移信号がレベル“L"に戻るまでの時間長“T2"
を、アドレス・スキューに起因して出力データ信号に挿
入されたレベル“L"の瞬時的なパルスをマスクするのに
必要な時間に設定する。さらに、上記所定時間長“T1"
を、ブースト回路13を十分プリチャージでき、かつ次装
置によって出力データを読み出す際の読み出し間隔より
短くなるように設定するのである。その結果、アドレス
・スキューに起因して出力データ信号に挿入されたレベ
ル“L"の瞬時的なパルスはブースト回路13に入力されな
い。そして、その間ブースト回路13は、ノアゲート24か
らのレベル“L"のプリチャージ信号に従ってブースト動
作を停止して、プリチャージ時間T1だけ十分にプリチャ
ージされるのである。したがって、プリチャージ信号に
よって一旦ブースト動作を停止していたブースト回路13
は、レベル“H"の出力データ信号が入力された場合に、
確実にブースト・レベルまで再ブーストされた信号を出
力できるのである。
ドレス遷移信号がレベル“L"に戻るまでの時間長“T2"
を、アドレス・スキューに起因して出力データ信号に挿
入されたレベル“L"の瞬時的なパルスをマスクするのに
必要な時間に設定する。さらに、上記所定時間長“T1"
を、ブースト回路13を十分プリチャージでき、かつ次装
置によって出力データを読み出す際の読み出し間隔より
短くなるように設定するのである。その結果、アドレス
・スキューに起因して出力データ信号に挿入されたレベ
ル“L"の瞬時的なパルスはブースト回路13に入力されな
い。そして、その間ブースト回路13は、ノアゲート24か
らのレベル“L"のプリチャージ信号に従ってブースト動
作を停止して、プリチャージ時間T1だけ十分にプリチャ
ージされるのである。したがって、プリチャージ信号に
よって一旦ブースト動作を停止していたブースト回路13
は、レベル“H"の出力データ信号が入力された場合に、
確実にブースト・レベルまで再ブーストされた信号を出
力できるのである。
すなわち、本実施例によれば、アドレス信号にスキュ
ーが入った後でも、プルアップ・トランジスタ18の入力
端子20に所定のブースト・レベルまでに再ブーストされ
た信号を入力でき、半導体記憶装置の出力端子12を高速
にプルアップできる。
ーが入った後でも、プルアップ・トランジスタ18の入力
端子20に所定のブースト・レベルまでに再ブーストされ
た信号を入力でき、半導体記憶装置の出力端子12を高速
にプルアップできる。
上記実施例においては、第１図におけるトランジスタ
回路11をプルアップ・トランジスタ18およびプルダウン
・トランジスタ19によって構成している。また、スイッ
チング回路14をノアゲート24で構成している。しかしな
がら、この発明はこれに限定されるものではない。
回路11をプルアップ・トランジスタ18およびプルダウン
・トランジスタ19によって構成している。また、スイッ
チング回路14をノアゲート24で構成している。しかしな
がら、この発明はこれに限定されるものではない。
〈発明の効果〉 以上より明らかなように、請求項１に係る発明の半導
体記憶装置は、アドレス遷移信号出力回路、スイッチン
グ回路、ブースト回路およびプルアップトランジスタを
有して、上記アドレス遷移信号出力回路がアドレス信号
の遷移を検知して所定時間長を有するアドレス遷移信号
を出力すると、上記スイッチング回路は、ブースト動作
を停止するための、所定時間長と同一の時間長を有する
プリチャージ信号を出力し、このプリチャージ信号に従
って上記ブースト回路はブースト動作を停止して上記所
定時間長だけプリチャージ状態を保つようにしたもので
あり、また、上記アドレス遷移信号の所定時間長は、ブ
ースト回路が十分にプリチャージでき、且つ、アドレス
スキューに起因して読み出されたデータをマスクするの
に必要な時間長に設定されているので、アドレススキュ
ーに起因するレベル“L"の瞬間的なパルスが挿入された
信号は上記ブースト回路に入力されず、また、その間
に、ブースト回路によるプリチャージを確実に行わせる
ことができる。したがって、ブースト回路が再度ブース
ト動作を行う場合には、常に所定のブーストレベルに再
ブーストできる。
体記憶装置は、アドレス遷移信号出力回路、スイッチン
グ回路、ブースト回路およびプルアップトランジスタを
有して、上記アドレス遷移信号出力回路がアドレス信号
の遷移を検知して所定時間長を有するアドレス遷移信号
を出力すると、上記スイッチング回路は、ブースト動作
を停止するための、所定時間長と同一の時間長を有する
プリチャージ信号を出力し、このプリチャージ信号に従
って上記ブースト回路はブースト動作を停止して上記所
定時間長だけプリチャージ状態を保つようにしたもので
あり、また、上記アドレス遷移信号の所定時間長は、ブ
ースト回路が十分にプリチャージでき、且つ、アドレス
スキューに起因して読み出されたデータをマスクするの
に必要な時間長に設定されているので、アドレススキュ
ーに起因するレベル“L"の瞬間的なパルスが挿入された
信号は上記ブースト回路に入力されず、また、その間
に、ブースト回路によるプリチャージを確実に行わせる
ことができる。したがって、ブースト回路が再度ブース
ト動作を行う場合には、常に所定のブーストレベルに再
ブーストできる。
すなわち、この発明の半導体記憶装置を用いれば、ア
ドレス信号にアドレススキューが入って出力データ信号
にレベル“L"の瞬間的なパルスが挿入された場合でも、
出力端子を再度プルアップする際に所定レベルまで確実
にプルアップできるものである。
ドレス信号にアドレススキューが入って出力データ信号
にレベル“L"の瞬間的なパルスが挿入された場合でも、
出力端子を再度プルアップする際に所定レベルまで確実
にプルアップできるものである。
また、請求項２に係る発明の半導体記憶装置は、上記
プリチャージ信号の所定時間長を、入力されるアドレス
信号に基づいてデータが読み出される時間間隔より短い
時間長にしたので、支障無く次のデータを読み出すこと
ができる。
プリチャージ信号の所定時間長を、入力されるアドレス
信号に基づいてデータが読み出される時間間隔より短い
時間長にしたので、支障無く次のデータを読み出すこと
ができる。
第１図はこの発明の半導体記憶装置に係るバッファ回路
における一実施例のブロック図、第２図は第１図のより
具体的なブロック図、第３図は第２図における各部の信
号のタイミングチャート、第４図は従来の半導体記憶装
置に係るバッファ回路のブロック図、第５図は第４図に
おける各部の信号のタイミングチャートである。 11……トランジスタ回路、12……出力端子、 13……ブースト回路、14……スイッチング回路、 15……アドレス遷移信号出力回路、 18……プルアップ・トランジスタ、 19……プルダウン・トランジスタ、 24……ノアゲート、25……ノットゲート。
における一実施例のブロック図、第２図は第１図のより
具体的なブロック図、第３図は第２図における各部の信
号のタイミングチャート、第４図は従来の半導体記憶装
置に係るバッファ回路のブロック図、第５図は第４図に
おける各部の信号のタイミングチャートである。 11……トランジスタ回路、12……出力端子、 13……ブースト回路、14……スイッチング回路、 15……アドレス遷移信号出力回路、 18……プルアップ・トランジスタ、 19……プルダウン・トランジスタ、 24……ノアゲート、25……ノットゲート。
Claims (2)
- 【請求項１】入力されるアドレス信号が遷移したことを
検知すると、所定時間長を有するアドレス遷移信号を出
力するアドレス遷移信号出力回路と、 上記アドレス信号によって指定されたアドレスから読み
出されたデータを表すデータ信号と上記アドレス遷移信
号出力回路からのアドレス遷移信号とが入力されるスイ
ッチング回路であって、上記所定時間長を有するアドレ
ス遷移信号が入力された場合には、該アドレス遷移信号
に基づいて、上記所定時間長を有する該アドレス遷移信
号と同じ期間、プリチャージ信号を出力する一方、上記
アドレス遷移信号が入力されない場合には、上記データ
信号を出力するスイッチング回路と、 上記スイッチング回路からの上記データ信号あるいは上
記プリチャージ信号が入力されるブースト回路であっ
て、上記データ信号が入力された場合には、上記データ
信号がＨレベルのときは、ブースト動作によって該Ｈレ
ベルのデータ信号を所定のレベルまで昇圧して出力し、
上記データ信号がＬレベルのときは、Ｌレベルを出力す
る一方、上記プリチャージ信号が入力された場合には、
上記ブースト動作を停止して上記所定時間だけプリチャ
ージ状態を保つブースト回路と、 上記ブースト回路からの信号が入力されて、この入力信
号のレベルに応じて出力端子の電位をプルアップするプ
ルアップトランジスタとを備え、 上記アドレス遷移信号の上記所定時間長は、上記ブース
ト回路が十分にプリチャージでき、且つ、アドレススキ
ューに起因して読み出されたデータをマスクするのに必
要な時間長に設定されていることを特徴とする半導体記
憶装置。 - 【請求項２】請求項１に記載の半導体記憶装置におい
て、 上記アドレス遷移信号の上記所定時間長は、入力される
アドレス信号に基づいて次のデータが読み出される時間
間隔より短い時間長であることを特徴とする半導体記憶
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1335328A JP3059737B2 (ja) | 1989-12-25 | 1989-12-25 | 半導体記憶装置 |
| US07/631,731 US5170072A (en) | 1989-12-25 | 1990-12-20 | Buffer device having a booster circuit for a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1335328A JP3059737B2 (ja) | 1989-12-25 | 1989-12-25 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8313149A Division JPH09198871A (ja) | 1996-11-25 | 1996-11-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03194794A JPH03194794A (ja) | 1991-08-26 |
| JP3059737B2 true JP3059737B2 (ja) | 2000-07-04 |
Family
ID=18287291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1335328A Expired - Fee Related JP3059737B2 (ja) | 1989-12-25 | 1989-12-25 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5170072A (ja) |
| JP (1) | JP3059737B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5414312A (en) * | 1993-07-15 | 1995-05-09 | Altera Corporation | Advanced signal driving buffer with directional input transition detection |
| DE69413798T2 (de) * | 1994-04-12 | 1999-04-22 | St Microelectronics Srl | Elektronische Leistungsvorrichtung mit drei Anschlüssen und isoliertem Gate mit einer Sättigungsausgangskennlinie veränderlicher Neigung in diskontinuierlicher Abhängigkeit vom Ausgangsstrom |
| JP3238826B2 (ja) * | 1994-04-13 | 2001-12-17 | 富士通株式会社 | 出力回路 |
| US5682116A (en) * | 1994-06-07 | 1997-10-28 | International Business Machines Corporation | Off chip driver having slew rate control and differential voltage protection circuitry |
| US5537077A (en) * | 1994-12-23 | 1996-07-16 | Advanced Micro Devices, Inc. | Power supply dependent method of controlling a charge pump |
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| JP2002108806A (ja) * | 2000-09-28 | 2002-04-12 | Fujitsu Ltd | 半導体装置 |
| KR100819946B1 (ko) * | 2006-07-06 | 2008-04-10 | 엘지.필립스 엘시디 주식회사 | 전계발광표시장치 및 그 구동방법 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58185091A (ja) * | 1982-04-24 | 1983-10-28 | Toshiba Corp | 昇圧電圧出力回路および昇圧電圧出力回路を備えたアドレスデコ−ド回路 |
| GB2133946B (en) * | 1983-01-14 | 1986-02-26 | Itt Ind Ltd | Memory output circuit |
| JPH077599B2 (ja) * | 1984-05-25 | 1995-01-30 | 株式会社日立製作所 | 半導体集積回路装置 |
| US4633102A (en) * | 1984-07-09 | 1986-12-30 | Texas Instruments Incorporated | High speed address transition detector circuit for dynamic read/write memory |
| US4639622A (en) * | 1984-11-19 | 1987-01-27 | International Business Machines Corporation | Boosting word-line clock circuit for semiconductor memory |
| JPS60167192A (ja) * | 1985-01-21 | 1985-08-30 | Toshiba Corp | 半導体メモリ |
| US4769791A (en) * | 1986-08-06 | 1988-09-06 | Advanced Micro Devices, Inc. | On-chip pulse-width control circuit for SRAM memories |
| US4724340A (en) * | 1986-11-21 | 1988-02-09 | Motorola, Inc. | Output circuit in which induced switching noise is reduced by presetting pairs of output lines to opposite logic states |
| JPH0748310B2 (ja) * | 1987-04-24 | 1995-05-24 | 株式会社東芝 | 半導体集積回路 |
| JPS6437797A (en) * | 1987-08-03 | 1989-02-08 | Oki Electric Ind Co Ltd | Eprom device |
| JPH01140494A (ja) * | 1987-11-26 | 1989-06-01 | Mitsubishi Electric Corp | 半導体記憶装置の出力バッファ回路 |
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| JP2578465B2 (ja) * | 1988-03-16 | 1997-02-05 | 富士通株式会社 | パルス信号発生回路 |
| JPH0777345B2 (ja) * | 1988-11-04 | 1995-08-16 | 三菱電機株式会社 | 半導体装置 |
| JPH02131010A (ja) * | 1988-11-10 | 1990-05-18 | Fujitsu Ltd | アドレス変化検出回路 |
| JP2569777B2 (ja) * | 1988-12-16 | 1997-01-08 | 日本電気株式会社 | 入力信号切り換え回路 |
| JP2652694B2 (ja) * | 1988-12-28 | 1997-09-10 | 三菱電機株式会社 | 昇圧回路 |
| US4996669A (en) * | 1989-03-08 | 1991-02-26 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with NAND memory cell structure |
-
1989
- 1989-12-25 JP JP1335328A patent/JP3059737B2/ja not_active Expired - Fee Related
-
1990
- 1990-12-20 US US07/631,731 patent/US5170072A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03194794A (ja) | 1991-08-26 |
| US5170072A (en) | 1992-12-08 |
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