TWI754461B - 記憶體胞元、sram裝置以及寫入資料至sram裝置的方法 - Google Patents

記憶體胞元、sram裝置以及寫入資料至sram裝置的方法 Download PDF

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Abstract

一種寫入資料至靜態隨機存取記憶體（static random-access memory，SRAM）裝置的方法包括：經由第一寫入存取控制線向多個SRAM胞元發送第一寫入存取訊號；經由相應的第二多個寫入存取控制線向多個SRAM胞元中相應的SRAM胞元發送多個第二寫入存取訊號；對於多個SRAM胞元中的每一者，若第一寫入存取訊號或相應的第二寫入存取訊號處於其相應的禁能狀態，則阻止寫入資料至SRAM胞元；以及對於多個SRAM胞元中的每一者，若第一寫入存取訊號與相應的第二寫入存取訊號二者均處於其相應的致能狀態，則寫入資料至SRAM胞元。

Description

記憶體胞元、SRAM裝置以及寫入資料至SRAM裝置的方法
本發明實施例是有關於一種記憶體，且特別是有關於一種記憶體胞元、SRAM裝置以及寫入資料至SRAM裝置的方法。
本發明大體而言是有關於半導體記憶體胞元，例如靜態隨機存取記憶體(staitc random access memory，SRAM)胞元及由此種胞元構成的陣列。半導體記憶體是在基於半導體的積體電路上實施的電子資料儲存裝置。半導體記憶體是以諸多不同的類型及技術製成。半導體記憶體具有較諸多其他類型的資料儲存技術快的存取時間。舉例而言，一位元組的資料通常可在幾奈秒(nanosecond)內寫入半導體記憶體或自半導體記憶體讀取，而例如硬碟等旋轉記憶體的存取時間在毫秒(millisecond)範圍內。由於該些原因，除其他元件以外，半導體記憶體被用作電腦記憶體的主儲存器以保持電腦正在處理的資料以及用於其他用途。
一種記憶體胞元包括資料儲存器以及存取控件。所述資料儲存器具有輸入及輸出，且適用於在所述輸出處將輸出訊號維持在與所述輸入處的輸入訊號的狀態對應的狀態。存取控件適用於輸入資料至所述資料儲存器及自所述資料儲存器輸出資料。所述存取控件包括讀取存取控件、第一寫入存取控件以及第二寫入存取控件。所述讀取存取控件適用於自讀取存取控制線接收可在至少一個讀取致能狀態與至少一個讀取禁能狀態之間選擇的讀取存取控制訊號，且當所述讀取存取控制訊號處於所述讀取致能狀態時，向讀取訊號線輸出與所述資料儲存器的所述輸出處的所述輸出訊號對應的訊號。第一寫入存取控件適用於自第一寫入存取控制線接收可在至少一個寫入致能狀態與至少一個寫入禁能狀態之間選擇的第一寫入存取控制訊號。第二寫入存取控件適用於自第二寫入存取控制線接收可在至少一個寫入致能狀態與至少一個寫入禁能狀態之間選擇的第二寫入存取控制訊號。所述第一寫入存取控件及所述第二寫入存取控件協作地適用於僅當所述第一寫入存取控制訊號與所述第二寫入存取控制訊號二者均處於其相應的寫入致能狀態時，才允許來自寫入訊號線的資料訊號寫入所述資料儲存器的所述輸入。
一種記憶體陣列包括多個記憶體胞元，所述多個記憶體胞元以由多個列及多個行構成的陣列進行佈置，其中用於相應的所述多個記憶體胞元的所述第一寫入存取控制線被佈置成在第一 方向上延伸的線性陣列，用於相應的所述多個記憶體胞元的所述第一寫入存取控件適用於沿所述第一方向以連續的次序接收相應的所述第一寫入存取控制訊號，且所述多個記憶體胞元以交替的列在所述第一方向上定序。
一種靜態隨機存取記憶體(static random-access memory，SRAM)裝置包括多個SRAM胞元，所述多個SRAM胞元以多個列及多個行進行佈置。多個第一寫入存取控制線各自適用於向每一列中的所述SRAM胞元傳輸可在至少致能狀態與禁能狀態之間選擇的第一寫入存取控制訊號。多個第二寫入存取控制線各自適用於向每一行中的所述SRAM胞元傳輸可在至少致能狀態與禁能狀態之間選擇的第二寫入存取控制訊號。
一種向SRAM裝置寫入資料的方法，所述方法包括經由第一寫入存取控制線向多個SRAM胞元發送可在至少致能狀態與禁能狀態之間選擇的第一寫入存取訊號。經由相應的第二多個寫入存取控制線向所述多個SRAM胞元中相應的SRAM胞元發送各自可在至少致能狀態與禁能狀態之間選擇的多個第二寫入存取訊號。對於所述多個SRAM胞元中的每一者，若所述第一寫入存取訊號或相應的所述第二寫入存取訊號處於其相應的禁能狀態，則阻止向所述SRAM胞元寫入資料。對於所述多個SRAM胞元中的每一者，若所述第一寫入存取訊號與相應的所述第二寫入存取訊號二者均處於其相應的致能狀態，則向所述SRAM胞元寫入料料。
0、1、2、3、4、5、6、7:胞元
100:記憶體陣列
200:胞元
210:資料儲存器/資料保持單元
212、214、220:反相器
300:胞元
400:電晶體
410:基底
420:隔離層
430:半導體結構/鰭
430A:共用p型鰭
430B:共用n型鰭
440:多晶矽結構
440A、440B:多晶矽線
450:導電閘極觸點
460:導電源極觸點
470:導電汲極觸點
500:二十電晶體(20-T)胞元結構/物理裝置
510A、510B、710A、710B:虛設電晶體
600:記憶體胞元
610:第一組
620:第二組
700:記憶體胞元結構
800:胞元陣列
810、820、830、840:胞元
850:邊界
860:偶數列
870:奇數列
1000:方法
1010、1020、1030、1040:步驟
N0、N1、N2、N3、N4、N5、N6、N7、N8、P0、P1、P2、P3、P4、P5、P6、P7、P8:電晶體
Q:輸入
QB:輸出
RBL、RBL1、RBLn:讀取位元線
RBL-A:第一RBL
RBL-B:第二RBL
RWL、RWL[0]、RWL[1]、RWL[2]、RWL[3]、RWL[4]、RWL[5]、RWL[6]、RWL[7]:讀取字元線
RWLB:RWL的反相形式
VTH1:第一臨限電壓
VTH2:第二臨限電壓
WL:存取控制線
WX、WY:字元線/寫入存取控制線
WX1、WXm、WXB、WY1、WYn、WYB:寫入存取控制線
WX[0]、WX[1]、WX[2]、WX[3]、WX[4]、WX[5]、WX[6]、WX[7]:寫入字元線
結合附圖閱讀以下詳細說明，會最佳地理解本發明的態樣。注意到，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出根據一些實施例的具有相關聯存取線的記憶體陣列的示意圖。
圖2示出根據一些實施例的靜態隨機存取記憶體(SRAM)胞元的示意圖。
圖3示出根據一些實施例的另一SRAM胞元的示意圖。
圖4示出根據一些實施例的可用於SRAM胞元中的電晶體的示例性結構，(a)部份示出電晶體的立體圖，(b)部份示出沿多晶矽(「多晶矽(poly)」)線的垂直剖面，且(c)部份示出沿多晶矽線的側視圖。
圖5示出根據一些實施例的圖2所示SRAM胞元的示意性實體佈局。
圖6示出根據一些實施例的另一SRAM胞元的示意圖。
圖7示出根據一些實施例的圖4所示SRAM胞元的示意性實體佈局。
圖8示意性地示出根據一些實施例的具有交錯字元線的記憶體胞元陣列的一部分。
圖9示意性地示出根據一些實施例的具有交錯字元線及交錯位元線的記憶體胞元陣列的一部分。
圖10概述根據一些實施例的向記憶體胞元進行寫入的過程。
以下揭露內容提供用於實施所提供主題的不同特徵的諸多不同的實施例或實例。以下所闡述的組件及佈置的具體實例是為了簡化本發明。當然，該些僅為實例而不旨在進行限制。舉例而言，於以下說明中，在第二特徵之上或在第二特徵上形成第一特徵可包括第一特徵與第二特徵形成為直接接觸的實施例，且亦可包括第一特徵與第二特徵之間可形成有附加特徵而使得第一特徵與第二特徵可不直接接觸的實施例。此外，本發明可在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡單及清晰的目的，且自身並不指示所論述的各個實施例及/或配置之間的關係。
一種靜態隨機存取記憶體(static random access memory，SRAM)裝置具有由SRAM胞元構成的陣列，SRAM胞元中的每一者構成一個位元的記憶體且包括一定數目的電晶體。在一些實例中，每一SRAM胞元可包括資料儲存器，例如連接於回饋迴路(即每一反相器的輸出連接至另一反相器的輸入)中的一對反相器，例如互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)反相器。因此，記憶體胞元可具有兩個彼此互補的輸入/輸出(input and output，I/O)。SRAM胞元可更包括存取電晶體以接入和切斷與來自資料線(位元線(bit line，BL))的輸入/輸出的連接，從而對往來於胞元的輸入及輸出(I/O)進行致能及禁能。存取電晶體可藉由來自與例如場效電晶體(field-effect transistor)(FET，或者更具體而言，金屬氧化物半導體場效電晶體(metal-oxide-semiconductor FET，MOSFET))的閘極等控制端子連接的存取控制線(字元線(word line，WL))的訊號來接通或關斷。
在一些實例中，電晶體是使用鰭式場效電晶體(fin field effect transistor，FinFET)架構而形成。舉例而言，多晶矽結構可連接至在隔離材料上方延伸的半導體鰭。多晶矽結構充當FinFET電晶體的閘極，進而使得施加至多晶矽結構的電壓對連接至多晶矽結構相對側上的鰭的源極/汲極(source/drain，S/D)觸點之間的電子流動起決定作用。FinFET電晶體的臨限電壓是使得電晶體被視為「接通」而使得可感知的電流可在S/D觸點之間流動的最小電壓。用於形成SRAM胞元的沿鰭的長度與鰭接觸的多晶矽結構的數目可被視為SRAM胞元沿一個維度的「節距(pitch)」，「節距」通常稱為「接觸多晶矽節距(contacted poly pitch)」或CPP。CPP至少部分地決定SRAM裝置的密度。
根據本發明的某些態樣，一種SRAM裝置包括多個SRAM胞元，所述多個SRAM胞元可在結構上及/或邏輯上以列及 行進行佈置。每一SRAM胞元包括：資料儲存器；資料輸入/輸出(I/O)控件，適用於經由資料線(BL)輸入資料至資料儲存器及自資料儲存器輸出資料；以及多個存取控件，分別連接至至少兩個存取控制線(WL)且適用於對來自所述至少兩個存取控制線WL(WX及WY)的資料輸入及輸出進行致能及禁能。在一些實施例中，存取控件被配置成僅當兩個存取控制線WL均處於其相應的允許資料輸入的狀態時才允許資料輸入。在一些實施例中，資料儲存器包括連接於回饋迴路中的兩個CMOS反相器。在一些實施例中，資料I/O控件包括將CMOS反相器對的輸出連接至輸出線(讀取位元線(read bit line，RBL))的讀取存取電晶體。在一些實施例中，存取控制輸入包括具有連接至第一寫入存取控制線(WX)的控制輸入的第一寫入存取電晶體以及具有連接至第二寫入存取控制線(WY)的控制輸入的第二寫入存取電晶體，第一寫入存取電晶體及第二寫入存取電晶體適用於協作地允許資料輸入至資料儲存器。在一些實施例中，第一寫入存取電晶體及第二寫入存取電晶體與資料儲存器的輸入串聯連接，藉此僅當第一寫入存取電晶體與第二寫入存取電晶體均「接通」時，才將輸入連接至電壓源(高或低)。在一些實施例中，寫入存取控制線中的至少一者被配置成寫入存取控制線與資料輸入線(寫入位元線(write bit line，WBL))二者。舉例而言，在一些實施例中，第二寫入存取控制線(WY)包括多個(例如，兩個)數位控制線，且WY的控制線的位元型樣(bit pattern)對寫入操作進行致能及禁能以及 提供被寫入胞元的值。
如圖1中所示，在根據本發明的一個實施例中，一種SRAM裝置包括以m列及n行進行佈置的m×n個記憶體胞元(200)構成的記憶體陣列(100)。第一組m個寫入存取控制線或列寫入存取控制線WX1-WXm連接至相應列中的n個記憶體胞元(200)中的每一者；第二組n個寫入存取控制線或行寫入存取控制線WY1-WYn連接至相應行中的m個記憶體胞元(200)中的每一者。此外，一組n個讀取位元線RBL1-RBLn連接至相應行中的m個記憶體胞元(200)中的每一者。
如圖2中更詳細示出，在一些實施例中，每一記憶體胞元(200)包括資料儲存器(210)，資料儲存器(210)包括一對CMOS反相器(212、214)。反相器(212)包括串聯連接的p型金屬氧化物半導體(p-type metal-oxide-semiconductor，PMOS)電晶體P2及NMOS(n-type metal-oxide-semiconductor，NMOS)電晶體N2，PMOS電晶體P2的汲極與NMOS電晶體N2的源極彼此連接，從而形成資料儲存器(210)的輸出QB。電晶體P2的源極連接至電壓供應器的高端；電晶體N2的汲極連接至電壓供應器的低端(例如地)。電晶體P2的閘極與電晶體N2的閘極彼此連接，從而形成資料保持單元(210)的輸入Q，其中輸入Q與輸出QB彼此反相或互補。相似地，反相器(214)包括串聯連接的PMOS電晶體P4與NMOS電晶體N4，電晶體P4的汲極與電晶體N4的源極彼此連接且連接至輸入Q，且電晶體P4的閘極與電晶體N4 的閘極彼此連接且連接至輸出QB。
在一些實施例中，記憶體胞元(200)更包括第一組寫入存取電晶體，所述第一組寫入存取電晶體包括NMOS電晶體N1、PMOS電晶體P3、PMOS電晶體P1及NMOS電晶體N3。電晶體N1的閘極與電晶體P3的閘極彼此連接且連接至列寫入存取控制線WX(列寫入存取控制線WX1-WXm中的一者)。電晶體P1的閘極與電晶體N3的閘極彼此連接且連接至列寫入存取控制線WX的反相形式，即WXB(
Figure 109140693-A0305-02-0011-11
)。在一些實施例中，記憶體胞元(200)更包括第二組寫入存取電晶體，所述第二組寫入存取電晶體包括NMOS電晶體N0、PMOS電晶體P5、PMOS電晶體P0及NMOS電晶體N5。電晶體N0的閘極與電晶體P5的閘極彼此連接且連接至行寫入存取控制線WY(行寫入存取控制線WY1-WYn中的一者)。電晶體P0的閘極與電晶體N5的閘極彼此連接且連接至行寫入存取控制線WY的反相形式，即WYB(
Figure 109140693-A0305-02-0011-4
)。電晶體P0、電晶體P1、電晶體N1及電晶體N0串聯連接於電壓供應器的高端(例如，VDD)與電壓供應器的低端(例如，接地)之間，電晶體P1與電晶體N1之間的接面連接至輸入Q。電晶體P3與電晶體P5並聯連接，電晶體P3與電晶體P5的源極連接至電壓供應器的高端，且電晶體P3與電晶體P5的汲極連接至電晶體P4的源極；電晶體N3與電晶體P5並聯連接，電晶體N3與電晶體P5的源極連接至電晶體N4的汲極，且電晶體N3與電晶體P5的汲極連接至電壓供應器的低端。
在一些實施例中，記憶體胞元(200)更包括彼此並聯連接的一對讀取存取電晶體，即PMOS電晶體P8與NMOS電晶體N8。電晶體N8的閘極連接至讀取存取控制線(讀取字元線(read word line，RWL))，且電晶體P8的閘極連接至讀取存取控制線RWL的反相形式(RWLB(
Figure 109140693-A0305-02-0012-12
))。電晶體P8及電晶體N8的汲極連接至讀取位元線RBL(讀取位元線RBL1-RBLn中的一者)。在一些實施例中，輸出QB連接至包括PMOS電晶體P7及NMOS電晶體N7的CMOS反相器(220)。電晶體P8及電晶體N8的源極連接至反相器(220)的輸出。
因此，存在構成圖2中所示每一記憶體胞元(200)的16個電晶體。
在操作中，在將資料自資料源傳輸至記憶體胞元(200)的寫入操作中，若未選擇列字元線WX(在此種情形中為低或「0」，且WXB=「1」)，則將對資料儲存器(210)的輸入禁能，而無論行字元線WY及行字元線WYB的狀態如何(WY=「1」且WYB=「0」的情形除外)，因此，若取消選擇列字元線WX且抑制WY=「1」且WYB=「0」的狀態，則不向胞元寫入資料。若選擇列字元線WX(即，WX=「1」且WXB=「0」)，則向胞元寫入資料取決於行字元線WY及行字元線WYB的狀態(同樣，WY=「1」且WYB=「0」的抑制狀態除外，在此種情形中，由於電晶體P0、電晶體P1、電晶體N1及電晶體N0皆將導通，因此將導致電壓供應器短路)。若取消選擇行字元線WY(即，WY=「0」且WYB=「1」)， 則輸出QB(及輸入Q)的狀態保持不變；因此，所述胞元相對於寫入操作而被遮掩。即，當資料位元被發送至藉由列字元線WX而進行寫入致能的列時，所述列中取消選擇其相應行字元線WY的該些胞元將不經歷輸出QB中的任何狀態改變。由於更新胞元狀態(輸出QB)涉及需要週期時間(cycle time)的讀取-修改-寫入操作，因此消除對記憶體胞元輸出的不必要更新使將以其他方式由此種操作導致的時間代價(time penalty)減少。
若行字元線WY與行字元線WYB均為「1」，則電晶體N0、電晶體N1及電晶體N5導通，且電晶體P0、電晶體P1及電晶體P5打開。因此，無論輸入Q及輸出QB的初始狀態如何，輸入Q變成「0」，且輸出QB變成「1」；「1」被寫入輸出QB。相似地，若行字元線WY與行字元線WYB均為「0」，則電晶體P0、電晶體P1及電晶體P5導通，且電晶體N0、電晶體N1及電晶體N5打開。因此，無論輸入Q及輸出QB的初始狀態如何，輸入Q變成「1」，且輸出QB變成「0」；「0」被寫入輸出QB。
因此，行寫入存取控制線WY及WYB提供雙重功能，即，將對胞元的寫入致能及禁能以及對用於供應欲儲存於記憶體胞元中的資料的資料線進行致能及禁能。
記憶體胞元(200)的上述操作總結於下表中：
Figure 109140693-A0305-02-0013-1
Figure 109140693-A0305-02-0014-2
在記憶體胞元(200)的讀取操作中，當選擇讀取存取線(RWL=「1」且RWLB=「0」)時，輸出QB的反相形式被傳遞至讀取位元線(RBL)。因此達成自記憶體胞元(200)輸出資料。
因此，達成了由支援行選擇及位元寫入遮掩功能的16-T(sixteen-transistor)SRAM胞元構成的SRAM記憶體陣列(200)。
在一些實施例中，如圖3中所示，可向圖2中所示電晶體添加電晶體以形成記憶體胞元。此處，記憶體胞元(300)包括形成圖2中的記憶體胞元(200)的該些電晶體(P0-P5、P7、P8、N0-N5、N7及N8)。此外，記憶體胞元(300)包括與電晶體P4並聯連接的PMOS電晶體P6及與PMOS電晶體N4並聯連接的NMOS電晶體N6。由於相較於圖2中所示的16-T結構，冗餘電晶體P6及電晶體N6的閘極為輸出QB及輸入Q提供附加的接觸 面積，因此輸出QB及輸入Q處的電流負載減少。
在一些實施例中，圖2及圖3中所示電路可由呈FinFET結構形式的MOSFET實施。如圖4中所示，在一些實施例中，FinFET結構中的電晶體(圖4中(a)部份的電晶體400)包括有時被稱為「製程前端(front end of line)」或「FEOL」的結構，所述結構包括基底(410)、覆蓋基底(410)的隔離層(420)、呈鰭形式的半導體結構(430)，半導體結構(430)支撐(或生長)於基底上且在隔離層(420)上方突出。在一些實施例中，多晶矽(「多晶矽(poly)」)結構(440)以多晶矽線的形式形成於隔離層(420)的頂部上，且在多個側(頂部及兩個側表面)上圍繞鰭(430)的在隔離層(420)上方突出的部分。多晶矽結構(440)用作電晶體的閘極。導電閘極觸點(450)形成於多晶矽結構(440)的頂部上。導電源極觸點(460)及導電汲極觸點(470)形成為與鰭(430)接觸。
如作為藉由多晶矽線截取且垂直於基底(410)及鰭(430)的剖視圖的圖4中(b)部份所示，在一些實施例中，多個鰭(430)可形成為陣列。此外，如作為沿多晶矽線截取且平列於鰭(430)的正視圖的圖4中(c)部份所示，在一些實施例中，多個電晶體(400)可沿共用鰭(430)形成。因此，SRAM裝置可形成為二維陣列，其中多個鰭平行且多個胞元(200、300)由沿著每一鰭(或一組鰭)的電晶體形成。
作為實例，如圖5中所示，圖3中的SRAM記憶體胞元 (300)可由20-T(twenty-transistor)胞元結構(500)實施，其中PMOS電晶體P0-P8沿共用p型鰭(430A)形成，且NMOS電晶體N0-N8沿共用n型鰭(430B)形成。(在圖5中，示出多晶矽線(440A)及(440B)；觸點被省略。)在一些實施例中，PMOS電晶體P0-P8以實質上相等的距離間隔開；同樣，NMOS電晶體N0-N8亦以實質上相等的距離間隔開。在其他實施例中，PMOS電晶體P0-P8以不相等的距離間隔開，且NMOS電晶體N0-N8以不相等的距離間隔開。舉例而言，在一些實施例中，所期望的是在起到對資料I/O進行致能及禁能作用的電晶體組與起到維持胞元中資料作用的電晶體組之間具有較每一組中的電晶體之間的分隔大的分隔。因此，如圖5中所示，由電晶體P2、電晶體P3、電晶體P4、電晶體P6及電晶體P5構成的組中的電晶體以實質上相等的距離間隔開，由電晶體P1、電晶體P0、電晶體P7及電晶體P8構成的組中的電晶體亦如此，同時所述兩個組之間的間距較大。在一個實例中，組間間距(即，電晶體P1與電晶體P2之間)為組內間距(即，每一組內相鄰電晶體之間)的約兩倍。如圖5中所示，可製成相似的NMOS電晶體配置。
在一些實施例中，如圖5中進一步所示，虛設電晶體可設置於每一胞元(200、300)內的電晶體組之間。在所示實例中，虛設電晶體(510A)設置於PMOS電晶體P1與PMOS電晶體P2之間；虛設電晶體(510B)設置於NMOS電晶體N1與NMOS電晶體N2之間。虛設電晶體的插入既會提供如以上所論述的電晶體 組之間增大的分隔，亦會提供增加的用於進行連接的面積(例如，多晶矽面積)，藉此降低負載密度。
因此，圖5中所示物理裝置(500)是具有10CPP結構(即，具有十個用於形成SRAM胞元、沿鰭的長度與鰭接觸的多晶矽結構(對於PMOS電晶體或NMOS電晶體，每一閘極一個))的SRAM記憶體胞元的20-T實施方案。
圖5中所示結構的一個優點是，由於虛設電晶體以及沿著共用鰭的電晶體組之間的物理分隔增加，因此可製作不同特性(例如臨限電壓(VTH))的電晶體。較高的臨限電壓VTH導致漏電流較低，代價是開關速度較低。因此，在一些情況下，有利的是對於起到維持胞元中資料作用的電晶體具有高VTH，且對於起到對資料I/O進行致能及禁能作用的電晶體具有較低臨限電壓VTH。因此，舉例而言，在圖6中所示的實施例中，除每一胞元內的電晶體具有兩個不同的臨限電壓VTH以外，記憶體胞元(600)的電路與圖3中所示記憶體胞元(300)的電路相同。第一組(610)包括電晶體P2-P6及電晶體N2-N6，電晶體P2-P6及電晶體N2-N6用於儲存資料且具有第一臨限電壓VTH1；第二組(620)包括用於對資料I/O進行致能及禁能的電晶體P0、電晶體P1、電晶體P7、電晶體P8、電晶體N0、電晶體N1、電晶體N7及電晶體N8，第二組(620)具有大於第一臨限電壓VTH1的第二臨限電壓VTH2。
在實體佈局中，如圖7中所示，記憶體胞元結構(700)中的所述兩組電晶體分隔開的距離大於每一組內的電晶體間的間 距，並且藉由虛設電晶體DMY(710A)及虛設電晶體DMY(710B)分隔開。
在一些實施例中，例如以上示出的記憶體胞元(200、300)等記憶體胞元可與記憶體陣列實體佈置成便於達成更佳的效能。舉例而言，在圖8中所示的實施例中，胞元陣列(800)內的記憶體胞元可被佈置成使得連續定址的胞元被佈置成交替的(或循環的)列，且例如列寫入存取控制線WX(及WXB)及讀取存取控制線RWL等I/O致能線交錯。舉例而言，在圖8中所示的實施例中，記憶體胞元0至7被佈置成兩列，即具有胞元0、2、4及6的偶數列(860)及具有胞元1、3、5及7的奇數列(870)。胞元的列寫入存取控制線WX(包括WXB線)及讀取存取控制線RWL以所述胞元定址的次序進行佈置。因此，舉例而言，胞元-0(810)、胞元-1(820)、胞元-2(830)及胞元-3(840)交替位於偶數列(860)及奇數列(870)中，相應的寫入字元線WX[0]、寫入字元線WX[1]、寫入字元線WX[2]及寫入字元線WX[3](以及對應的WXB)以連續次序進行佈置；相應的讀取字元線RWL[0]、讀取字元線RWL[1]、讀取字元線RWL[2]及讀取字元線RWL[3]亦以連續次序進行佈置。此實例中的胞元-0至胞元-7共享一讀取位元線RBL。在一些實施例中，記憶體胞元對在所共享的讀取位元線RBL上以彼此成鏡像的方式進行佈局。舉例而言，胞元-0(810)可具有圖8中所示的實體佈局，具有電晶體P8及電晶體N8位於最右端；此外，胞元-2(830)可具有與胞元-0(810)相同的實體 佈局，除了胞元-2(830)的佈局是相關於圖8中胞元-0(810)與胞元-2(830)之間的邊界(850)的鏡像，胞元-2(830)具有電晶體P8及電晶體N8位於最左端且與讀取位元線RBL的共享連接位於所述兩個胞元(830、810)之間的邊界(850)處。
相較於連續定址的胞元(例如，胞元-0至胞元-7)沿單線實體佈置的胞元佈置，圖8中呈交錯佈局的讀取位元線RBL是所述長度的一半。因此，減少了讀取位元線RBL路由負載，從而造成更快的操作及降低的功耗。
SRAM效能的進一步改善可藉由I/O存取線的附加交錯來達成。舉例而言，在一些實施例中，如圖9中所示，如圖8中一樣，作為單一讀取位元線RBL的替代，可以交錯方式使用兩個讀取位元線RBL。在此實例中，第一讀取位元線RBL(RBL-A)連接至讀取位元線RBL的胞元-0至胞元-3；第二讀取位元線RBL(RBL-B)連接至讀取位元線RBL的胞元-4至胞元-7，等等。讀取位元線RBL的負載減少會進一步提高速度。
本發明中闡述的SRAM胞元及SRAM胞元陣列的某些實例便於改善SRAM裝置的效能。在一些實施例中，至少部分地藉由向SRAM胞元提供位元寫入遮掩能力來提供改善的效能。因此，在一些實施例中，如圖10中所概述，另外參照圖1中所示示例性記憶體胞元及存取線以及表1，一種向SRAM裝置寫入資料的方法(1000)包括：(a)經由第一寫入存取控制線(WX1、…或WXm)向多個記憶體胞元(例如一列記憶體胞元(200))發送 可在至少致能狀態與禁能狀態之間選擇的第一寫入存取訊號(1010)；(b)經由相應的第二多個寫入存取控制線(WY1、…或WYn)向所述多個記憶體胞元(200)中相應的記憶體胞元發送各自可在至少致能狀態與禁能狀態之間選擇的多個第二寫入存取訊號(1020)；(c)對於所述多個記憶體胞元(200)中的每一者，若第一寫入存取訊號或相應的第二寫入存取訊號處於其相應的禁能狀態，則阻止向記憶體胞元寫入資料(表1)(1030)；以及(d)對於所述多個記憶體胞元中的每一者，若第一寫入存取訊號與相應的第二寫入存取訊號二者均處於其相應的致能狀態，則向記憶體胞元寫入資料(表1)(1040)。
根據一些所揭露的實施例，一種記憶體胞元包括資料儲存器以及存取控件。所述資料儲存器具有輸入及輸出，且適用於在所述輸出處將輸出訊號維持在與所述輸入處的輸入訊號的狀態對應的狀態。存取控件適用於輸入資料至所述資料儲存器及自所述資料儲存器輸出資料。所述存取控件包括讀取存取控件、第一寫入存取控件以及第二寫入存取控件。所述讀取存取控件適用於自讀取存取控制線接收可在至少一個讀取致能狀態與至少一個讀取禁能狀態之間選擇的讀取存取控制訊號，且當所述讀取存取控制訊號處於所述讀取致能狀態時，向讀取訊號線輸出與所述資料儲存器的所述輸出處的所述輸出訊號對應的訊號。第一寫入存取控件適用於自第一寫入存取控制線接收可在至少一個寫入致能狀態與至少一個寫入禁能狀態之間選擇的第一寫入存取控制訊號。 第二寫入存取控件適用於自第二寫入存取控制線接收可在至少一個寫入致能狀態與至少一個寫入禁能狀態之間選擇的第二寫入存取控制訊號。所述第一寫入存取控件及所述第二寫入存取控件協作地適用於僅當所述第一寫入存取控制訊號與所述第二寫入存取控制訊號二者均處於其相應的寫入致能狀態時，才允許來自寫入訊號線的資料訊號寫入所述資料儲存器的所述輸入。於一實施例中，所述資料儲存器包括一對反相器，所述一對反相器中的每一者具有輸入及輸出，所述一對反相器中的每一者的所述輸入連接至所述一對反相器中的另一者的所述輸出，所述資料儲存器的所述輸入是所述一對反相器中的一者的所述輸入，且所述資料儲存器的所述輸出是所述一對反相器中的另一者的所述輸入；所述第一寫入存取控件包括第一多個開關電晶體；並且所述第二寫入存取控件包括第二多個開關電晶體，所述讀取存取控件包括第三多個開關電晶體，其中所述第一多個開關電晶體中的至少一者及所述第二多個開關電晶體中的至少一者被配置成僅當所述第一多個開關電晶體中的所述至少一者與所述第二多個開關電晶體中的所述至少一者二者均導通時，將所述資料儲存器的所述輸入連接至電壓供應器。於一實施例中，所述一對反相器中的每一者包括在接面處彼此串聯連接的p型金屬氧化物半導體(p-type metal-oxide-semiconductor，PMOS)電晶體與n型金屬氧化物半導體(n-type metal-oxide-semiconductor，NMOS)電晶體，所述一對反相器中的一者中的所述PMOS電晶體與所述NMOS電晶體之 間的所述接面是所述資料儲存器的所述輸出，且所述一對反相器中的另一者中的所述PMOS電晶體與所述NMOS電晶體之間的所述接面是所述資料儲存器的所述輸入，且所述第一多個開關電晶體、所述第二多個開關電晶體及所述第三多個開關電晶體中的每一者是PMOS電晶體或NMOS電晶體。於一實施例中，所述一對反相器中的所述電晶體具有第一臨限電壓，所述第一多個開關電晶體中的所述至少一者及所述第二多個開關電晶體中的所述至少一者具有第二臨限電壓，所述第二臨限電壓低於所述第一臨限電壓。於一實施例中，所述第一寫入存取控件包括第一對寫入存取輸入，所述第一對寫入存取輸入適用於自第一對相應的寫入存取控制線接收第一對相應的寫入存取控制訊號，所述第二寫入存取控件包括第二對寫入存取輸入，適用於自第二對相應的寫入存取控制線接收第二對相應的寫入存取控制訊號，所述記憶體胞元更包括第一功率輸入及第二功率輸入，所述第二功率輸入適用於處於較所述第一功率輸入高的電壓。於一實施例中，所述資料儲存器包括第一反相器及第二反相器，所述第一反相器及所述第二反相器中的每一者具有輸入及輸出，所述第一反相器及所述第二反相器中的每一者的所述輸入連接至所述第一反相器及所述第二反相器中的另一者的所述輸出，所述資料儲存器的所述輸入是所述第一反相器的所述輸入，且所述資料儲存器的所述輸出是所述第二反相器的所述輸入；所述第一寫入存取控件更包括第一多個開關電晶體，所述第一多個開關電晶體的每一個開關電晶體具有閘 極、源極及汲極，所述第一多個開關電晶體包括：第一NMOS電晶體，所述第一NMOS電晶體的所述閘極連接至所述第一對寫入存取輸入中的第一寫入存取輸入；第一PMOS電晶體，所述第一PMOS電晶體的所述閘極連接至所述第一對寫入存取輸入中的第二寫入存取輸入；第二PMOS電晶體，所述第二PMOS電晶體的所述閘極連接至所述第一對寫入存取輸入中的所述第一寫入存取輸入；以及第二NMOS電晶體，所述第二NMOS電晶體的所述閘極連接至所述第一對寫入存取輸入中的所述第二寫入存取輸入；其中所述第一PMOS電晶體的所述汲極及第一NMOS電晶體的所述源極連接至所述資料儲存器的所述輸入；所述第二寫入存取控件更包括第二多個開關電晶體，所述第二多個開關電晶體的每一個開關電晶體具有閘極、源極及汲極，所述第二多個開關電晶體包括：第三NMOS電晶體，所述第三NMOS電晶體的所述閘極連接至所述第二對寫入存取輸入中的第一寫入存取輸入，所述第三NMOS電晶體的所述源極連接至所述第一NMOS電晶體的所述汲極，且所述第三NMOS電晶體的所述汲極連接至所述第一功率輸入；第三PMOS電晶體，所述第三PMOS電晶體的所述閘極連接至所述第二對寫入存取輸入中的第二寫入存取輸入，所述第三PMOS電晶體的所述源極連接至所述第二功率輸入，且所述第三PMOS電晶體的所述汲極連接至所述第一PMOS電晶體的所述源極；第四PMOS電晶體，所述第四PMOS電晶體的所述閘極連接至所述第二對寫入存取輸入中的所述第一寫入存取輸入，所述第 四PMOS電晶體的所述源極連接至所述第二功率輸入，且所述第四PMOS電晶體的所述汲極連接至所述第二PMOS電晶體的所述汲極；以及第四NMOS電晶體，所述第四NMOS電晶體的所述閘極連接至所述第二對寫入存取輸入中的所述第二寫入存取輸入，所述第四NMOS電晶體的所述源極連接至所述第二NMOS電晶體的所述源極，且所述第四NMOS電晶體的所述汲極連接至所述第一功率輸入。於一實施例中，所述第一反相器包括：第五PMOS電晶體及第五NMOS電晶體，所述第五PMOS電晶體及所述第五NMOS電晶體各自具有閘極、源極及汲極，其中：所述第五PMOS電晶體的所述閘極及所述第五NMOS電晶體的所述閘極連接至所述第一PMOS電晶體的所述汲極；所述第五PMOS電晶體的所述源極連接至所述第二功率輸入；所述第五PMOS電晶體的所述汲極連接至所述第五NMOS電晶體的所述源極，且形成所述第一反相器的所述輸出；以及所述第五NMOS電晶體的所述汲極連接至所述第一功率輸入；所述第二反相器包括：第六PMOS電晶體及第六NMOS電晶體，所述第六PMOS電晶體及所述第六NMOS電晶體各自具有閘極、源極及汲極，其中：所述第六PMOS電晶體的所述閘極及所述第六NMOS電晶體的所述閘極連接至所述第五PMOS電晶體的所述汲極；所述第六PMOS電晶體的所述源極連接至所述第二PMOS電晶體的所述汲極；所述第六PMOS電晶體的所述汲極連接至所述第六NMOS電晶體的所述源極及所述第二PMOS電晶體的所述閘極，且形成所述第二反相器的所述輸出； 並且所述第六NMOS電晶體的所述汲極連接至所述第二NMOS電晶體的所述源極。於一實施例中，記憶體胞元更包括第七PMOS電晶體及第七NMOS電晶體，所述第七PMOS電晶體及所述第七NMOS電晶體各自具有閘極、源極及汲極，其中：所述第七PMOS電晶體的所述閘極、所述源極及所述汲極分別連接至所述第六PMOS電晶體的所述閘極、所述源極及所述汲極；以及所述第七NMOS電晶體的所述閘極、所述源極及所述汲極分別連接至所述第六NMOS電晶體的所述閘極、所述源極及所述汲極。於一實施例中，記憶體胞元更包括第三反相器，所述第三反相器包括第七PMOS電晶體及第七NMOS電晶體，所述第七PMOS電晶體及所述第七NMOS電晶體各自具有閘極、源極及汲極，其中：所述第七PMOS電晶體的所述閘極及所述第七NMOS電晶體的所述閘極連接至所述資料儲存器的所述輸出；所述第七PMOS電晶體的所述源極連接至所述第二功率輸入；所述第七PMOS電晶體的所述汲極連接至所述第七NMOS電晶體的所述源極；以及所述第七NMOS電晶體的所述汲極連接至所述第一功率輸入；其中所述讀取存取控件包括：一對讀取存取輸入，適用於自相應的一對讀取存取控制線接收相應的一對寫入存取控制訊號；輸出，連接至所述讀取訊號線；以及第八NMOS電晶體及第八PMOS電晶體，各自具有閘極、源極及汲極，其中：所述第八NMOS電晶體的所述閘極及所述第八PMOS電晶體的所述閘極分別連接至所述一對讀取存取輸入中的第一讀取存取輸入及第二讀取存取輸入；所述第 八NMOS電晶體的所述源極及所述第八PMOS電晶體的所述源極連接至所述第七PMOS電晶體的所述汲極；以及所述第八NMOS電晶體的所述汲極及所述第八PMOS電晶體的所述汲極連接至所述讀取存取控件的所述輸出。於一實施例中，記憶體胞元更包括第三反相器，所述第三反相器包括第八PMOS電晶體及第八NMOS電晶體，所述第八PMOS電晶體及所述第八NMOS電晶體各自具有閘極、源極及汲極，其中：所述第八PMOS電晶體的所述閘極及所述第八NMOS電晶體的所述閘極連接至所述資料儲存器的所述輸出；所述第八PMOS電晶體的所述源極連接至所述第二功率輸入；所述第八PMOS電晶體的所述汲極連接至所述第八NMOS電晶體的所述源極；並且所述第八NMOS電晶體的所述汲極連接至所述第一功率輸入；其中所述讀取存取控件包括：一對讀取存取輸入，適用於自相應的一對讀取存取控制線接收相應的一對寫入存取控制訊號；輸出，連接至所述讀取訊號線；以及第九NMOS電晶體及第九PMOS電晶體，所述第九NMOS電晶體及所述第九PMOS電晶體各自具有閘極、源極及汲極，其中：所述第九NMOS電晶體的所述閘極及所述第九PMOS電晶體的所述閘極分別連接至所述一對讀取存取輸入中的第一讀取存取輸入及第二讀取存取輸入；所述第九NMOS電晶體及所述第九PMOS電晶體的所述源極連接至所述第八PMOS電晶體的所述汲極；並且所述第九NMOS電晶體的所述汲極及所述第九PMOS電晶體的所述汲極連接至所述讀取存取控件的所述輸出。於一實施例中，所述第二NMOS電 晶體、所述第四NMOS電晶體、所述第五NMOS電晶體及所述第六NMOS電晶體以及所述第二PMOS電晶體、所述第四PMOS電晶體、所述第五PMOS電晶體及所述第六PMOS電晶體中的至少一者具有第一臨限電壓，且所述第一NMOS電晶體、所述第三NMOS電晶體、所述第七NMOS電晶體及所述第八NMOS電晶體以及所述第一PMOS電晶體、所述第三PMOS電晶體、所述第七PMOS電晶體及所述第八PMOS電晶體中的至少一者具有第二臨限電壓，所述第二臨限電壓低於所述第一臨限電壓。於一實施例中，所述第二NMOS電晶體、所述第四NMOS電晶體、所述第五NMOS電晶體、所述第六NMOS電晶體及所述第七NMOS電晶體以及所述第二PMOS電晶體、所述第四PMOS電晶體、所述第五PMOS電晶體、所述第六PMOS電晶體及所述第七PMOS電晶體中的至少一者具有第一臨限電壓，且所述第一NMOS電晶體、所述第三NMOS電晶體、所述第八NMOS電晶體及所述第九NMOS電晶體以及所述第一PMOS電晶體、所述第三PMOS電晶體、第八PMOS電晶體及所述第九PMOS電晶體中的至少一者具有第二臨限電壓，所述第二臨限電壓低於所述第一臨限電壓。於一實施例中，在所述NMOS電晶體及所述PMOS電晶體中的每一者中是鰭式場效電晶體(fin field effect transistor，FinFET)，其中所述NMOS電晶體共享第一共用鰭且沿所述第一共用鰭設置，且所述PMOS電晶體共享第二共用鰭且沿所述第二共用鰭設置。於一實施例中，所述NMOS電晶體及所述PMOS電晶體中的每一者是鰭 式場效電晶體(FinFET)，其中所述NMOS電晶體共享第一共用鰭且沿所述第一共用鰭設置，且所述PMOS電晶體共享被定位成與所述第一共用鰭平行且相鄰的第二共用鰭且沿所述第二共用鰭設置，所述第二NMOS電晶體、所述第四NMOS電晶體、所述第五NMOS電晶體、所述第六NMOS電晶體及所述第七NMOS電晶體以及所述第二PMOS電晶體、所述第四PMOS電晶體、所述第五PMOS電晶體、所述第六PMOS電晶體及所述第七PMOS電晶體具有所述第一臨限電壓，且所述第一NMOS電晶體、所述第三NMOS電晶體、所述第八NMOS電晶體及所述第九NMOS電晶體以及所述第一PMOS電晶體、所述第三PMOS電晶體、所述第八PMOS電晶體及所述第九PMOS電晶體具有所述第二臨限電壓，具有所述第一臨限電壓的所述NMOS電晶體沿所述第一共用鰭以第一間隔均勻間隔開，且具有所述第二臨限電壓的所述NMOS電晶體沿所述第一共用鰭以所述第一間隔均勻間隔開，且具有所述第一臨限電壓的所述NMOS電晶體及具有所述第二臨限電壓的所述NMOS電晶體以較所述第一間隔大的第二間隔間隔開，並且具有所述第一臨限電壓的所述PMOS電晶體沿所述第二共用鰭以所述第一間隔均勻間隔開，且具有所述第二臨限電壓的所述PMOS電晶體沿所述第二共用鰭以所述第一間隔均勻間隔開，且具有所述第一臨限電壓的所述PMOS電晶體及具有所述第二臨限電壓的所述PMOS電晶體以較所述第一間隔大的所述第二間隔間隔開。於一實施例中，記憶體胞元更包括第一虛設電晶體以及第二虛設 電晶體；第一虛設電晶體沿所述第一共用鰭設置，且位於具有所述第一臨限電壓的所述NMOS電晶體與具有所述第二臨限電壓的所述NMOS電晶體之間；以及第二虛設電晶體沿所述第二共用鰭設置，且位於具有所述第一臨限電壓的所述PMOS電晶體與具有所述第二臨限電壓的所述PMOS電晶體之間。
根據又一些實施例，一種記憶體陣列包括多個記憶體胞元，所述多個記憶體胞元以由多個列及多個行構成的陣列進行佈置，其中用於相應的所述多個記憶體胞元的所述第一寫入存取控制線被佈置成在第一方向上延伸的線性陣列，用於相應的所述多個記憶體胞元的所述第一寫入存取控件適用於沿所述第一方向以連續的次序接收相應的所述第一寫入存取控制訊號，且所述多個記憶體胞元以交替的列在所述第一方向上定序。於一實施例中，用於相應的所述多個記憶體胞元的所述讀取存取控制線被佈置成在與所述第一方向垂直的第二方向上延伸的線性陣列，用於相應的所述多個記憶體胞元的所述讀取存取控件適用於沿所述第二方向以連續的次序接收相應的所述讀取存取控制訊號，且所述多個記憶體胞元以交替的行在所述第二方向上定序。
根據又一些實施例，一種SRAM裝置包括多個SRAM胞元，所述多個SRAM胞元以多個列及多個行進行佈置。多個第一寫入存取控制線各自適用於向每一列中的所述SRAM胞元傳輸可在至少致能狀態與禁能狀態之間選擇的第一寫入存取控制訊號。多個第二寫入存取控制線各自適用於向每一行中的所述SRAM胞 元傳輸可在至少致能狀態與禁能狀態之間選擇的第二寫入存取控制訊號。多個讀取存取控制線各自適用於向每一列中的所述SRAM胞元傳輸可在至少致能狀態與禁能狀態之間選擇的讀取存取控制訊號。所述SRAM裝置中的所述多個SRAM胞元中的每一者包括資料儲存器及寫入存取控件，所述寫入存取控件適用於接收所述第一寫入存取控制訊號及所述第二寫入存取控制訊號，且僅當所接收的所述第一寫入存取訊號及所述第二寫入存取訊號處於其相應的致能狀態時，才允許向所述資料儲存器寫入資料。於一實施例中，所述第二寫入致能控制訊號的所述致能狀態包括第一致能狀態及第二致能狀態，其中所述多個SRAM胞元中的每一SRAM胞元中的所述寫入存取控件適用於當所接收的所述第一寫入存取訊號處於其相應的致能狀態且所接收的所述第二寫入存取訊號處於其相應的第一致能狀態時使所述資料儲存器儲存第一預定值，且當所接收的所述第一寫入存取訊號處於其相應的致能狀態且所接收的所述第二寫入存取訊號處於其相應的第二致能狀態時使所述資料儲存器儲存第二預定值。
根據其他實施例，一種向SRAM裝置寫入資料的方法，所述方法包括經由第一寫入存取控制線向多個SRAM胞元發送可在至少致能狀態與禁能狀態之間選擇的第一寫入存取訊號。經由相應的第二多個寫入存取控制線向所述多個SRAM胞元中相應的SRAM胞元發送各自可在至少致能狀態與禁能狀態之間選擇的多個第二寫入存取訊號。對於所述多個SRAM胞元中的每一者，若 所述第一寫入存取訊號或相應的所述第二寫入存取訊號處於其相應的禁能狀態，則阻止向所述SRAM胞元寫入資料。對於所述多個SRAM胞元中的每一者，若所述第一寫入存取訊號與相應的所述第二寫入存取訊號二者均處於其相應的致能狀態，則向所述SRAM胞元寫入資料。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本發明的態樣。熟習此項技術者應知，其可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替、及變更。
1000:方法
1010、1020、1030、1040:步驟

Claims (10)

  1. 一種記憶體胞元，包括：資料儲存器，具有輸入及輸出，所述資料儲存器適用於在所述輸出處將輸出訊號維持在與所述輸入處的輸入訊號的狀態對應的狀態；以及存取控件，適用於輸入資料至所述資料儲存器及自所述資料儲存器輸出資料，所述存取控件包括：讀取存取控件，適用於自讀取存取控制線接收可在至少一個讀取致能狀態與至少一個讀取禁能狀態之間選擇的讀取存取控制訊號，且當所述讀取存取控制訊號處於所述讀取致能狀態時，輸出與所述資料儲存器的所述輸出處的所述輸出訊號對應的訊號至讀取訊號線；第一寫入存取控件，適用於自第一寫入存取控制線接收可在至少一個寫入致能狀態與至少一個寫入禁能狀態之間選擇的第一寫入存取控制訊號；以及第二寫入存取控件，適用於自第二寫入存取控制線接收可在至少一個寫入致能狀態與至少一個寫入禁能狀態之間選擇的第二寫入存取控制訊號，所述第一寫入存取控件及所述第二寫入存取控件協作地適用於僅當所述第一寫入存取控制訊號與所述第二寫入存取控制訊號二者均處於其相應的寫入致能狀態時，才允許來自寫入訊號線的資料訊號寫入所述資料儲存器的所述輸入，其中：所述第一寫入存取控件包括第一對寫入存取輸入，所述第一 對寫入存取輸入適用於自第一對相應的寫入存取控制線接收第一對相應的寫入存取控制訊號，所述第二寫入存取控件包括第二對寫入存取輸入，所述第二對寫入存取輸入適用於自第二對相應的寫入存取控制線接收第二對相應的寫入存取控制訊號，所述記憶體胞元更包括第一功率輸入及第二功率輸入，所述第二功率輸入適用於處於較所述第一功率輸入高的電壓。
  2. 如請求項1所述的記憶體胞元，其中：所述資料儲存器包括一對反相器，所述一對反相器中的每一者具有輸入及輸出，所述一對反相器中的每一者的所述輸入連接至所述一對反相器中的另一者的所述輸出，所述資料儲存器的所述輸入是所述一對反相器中的一者的所述輸入，且所述資料儲存器的所述輸出是所述一對反相器中的另一者的所述輸入；所述第一寫入存取控件包括第一多個開關電晶體；並且所述第二寫入存取控件包括第二多個開關電晶體，所述讀取存取控件包括第三多個開關電晶體，其中所述第一多個開關電晶體中的至少一者及所述第二多個開關電晶體中的至少一者被配置成僅當所述第一多個開關電晶體中的所述至少一者與所述第二多個開關電晶體中的所述至少一者二者均導通時，將所述資料儲存器的所述輸入連接至電壓供應器。
  3. 如請求項2所述的記憶體胞元，其中所述一對反相器中的每一者包括在接面處彼此串聯連接的p型金屬氧化物半導體(p-type metal-oxide-semiconductor，PMOS)電晶體與n型金屬氧化物半導體(n-type metal-oxide-semiconductor，NMOS)電晶體，所述一對反相器中的一者中的所述PMOS電晶體與所述NMOS電晶體之間的所述接面是所述資料儲存器的所述輸出，且所述一對反相器中的另一者中的所述PMOS電晶體與所述NMOS電晶體之間的所述接面是所述資料儲存器的所述輸入，且所述第一多個開關電晶體、所述第二多個開關電晶體及所述第三多個開關電晶體中的每一者是PMOS電晶體或NMOS電晶體。
  4. 如請求項3所述的記憶體胞元，其中所述一對反相器中的所述電晶體具有第一臨限電壓，所述第一多個開關電晶體中的所述至少一者及所述第二多個開關電晶體中的所述至少一者具有第二臨限電壓，所述第二臨限電壓低於所述第一臨限電壓。
  5. 如請求項1所述的記憶體胞元，其中：所述記憶體胞元更包括第一功率輸入及第二功率輸入，所述第二功率輸入適用於處於較所述第一功率輸入高的電壓。
  6. 如請求項5所述的記憶體胞元，其中：所述資料儲存器包括第一反相器及第二反相器，所述第一反相器及所述第二反相器中的每一者具有輸入及輸出，所述第一反相器及所述第二反相器中的每一者的所述輸入連接至所述第一反相器及所述第二反相器中的另一者的所述輸出，所述資料儲存器的所述輸入是所述第一反相器的所述輸入，且所述資料儲存器的所述輸出是所述第二反相器的所述輸入；所述第一寫入存取控件更包括第一多個開關電晶體，所述第一多個開關電晶體的每一個開關電晶體具有閘極、源極及汲極， 所述第一多個開關電晶體包括：第一NMOS電晶體，所述第一NMOS電晶體的所述閘極連接至所述第一對寫入存取輸入中的第一寫入存取輸入；第一PMOS電晶體，所述第一PMOS電晶體的所述閘極連接至所述第一對寫入存取輸入中的第二寫入存取輸入；第二PMOS電晶體，所述第二PMOS電晶體的所述閘極連接至所述第一對寫入存取輸入中的所述第一寫入存取輸入；以及第二NMOS電晶體，所述第二NMOS電晶體的所述閘極連接至所述第一對寫入存取輸入中的所述第二寫入存取輸入；其中所述第一PMOS電晶體的所述汲極及第一NMOS電晶體的所述源極連接至所述資料儲存器的所述輸入；所述第二寫入存取控件更包括第二多個開關電晶體，所述第二多個開關電晶體的每一個開關電晶體具有閘極、源極及汲極，所述第二多個開關電晶體包括：第三NMOS電晶體，所述第三NMOS電晶體的所述閘極連接至所述第二對寫入存取輸入中的第一寫入存取輸入，所述第三NMOS電晶體的所述源極連接至所述第一NMOS電晶體的所述汲極，且所述第三NMOS電晶體的所述汲極連接至所述第一功率輸入；第三PMOS電晶體，所述第三PMOS電晶體的所述閘極連接至所述第二對寫入存取輸入中的第二寫入存取輸入，所述第三PMOS電晶體的所述源極連接至所述第二功率輸入，且所述第三PMOS電晶體的所述汲極連接至所述第一PMOS電晶體的所述源極； 第四PMOS電晶體，所述第四PMOS電晶體的所述閘極連接至所述第二對寫入存取輸入中的所述第一寫入存取輸入，所述第四PMOS電晶體的所述源極連接至所述第二功率輸入，且所述第四PMOS電晶體的所述汲極連接至所述第二PMOS電晶體的所述汲極；以及第四NMOS電晶體，所述第四NMOS電晶體的所述閘極連接至所述第二對寫入存取輸入中的所述第二寫入存取輸入，所述第四NMOS電晶體的所述源極連接至所述第二NMOS電晶體的所述源極，且所述第四NMOS電晶體的所述汲極連接至所述第一功率輸入。
  7. 如請求項6所述的記憶體胞元，其中：所述第一反相器包括：第五PMOS電晶體及第五NMOS電晶體，所述第五PMOS電晶體及所述第五NMOS電晶體各自具有閘極、源極及汲極，其中：所述第五PMOS電晶體的所述閘極及所述第五NMOS電晶體的所述閘極連接至所述第一PMOS電晶體的所述汲極；所述第五PMOS電晶體的所述源極連接至所述第二功率輸入；所述第五PMOS電晶體的所述汲極連接至所述第五NMOS電晶體的所述源極，且形成所述第一反相器的所述輸出；以及所述第五NMOS電晶體的所述汲極連接至所述第一功率輸入；所述第二反相器包括： 第六PMOS電晶體及第六NMOS電晶體，所述第六PMOS電晶體及所述第六NMOS電晶體各自具有閘極、源極及汲極，其中：所述第六PMOS電晶體的所述閘極及所述第六NMOS電晶體的所述閘極連接至所述第五PMOS電晶體的所述汲極；所述第六PMOS電晶體的所述源極連接至所述第二PMOS電晶體的所述汲極；所述第六PMOS電晶體的所述汲極連接至所述第六NMOS電晶體的所述源極及所述第二PMOS電晶體的所述閘極，且形成所述第二反相器的所述輸出；並且所述第六NMOS電晶體的所述汲極連接至所述第二NMOS電晶體的所述源極。
  8. 一種包括多個如請求項1所述的記憶體胞元的記憶體陣列，所述多個記憶體胞元以由多個列及多個行構成的陣列進行佈置，其中用於相應的所述多個記憶體胞元的所述第一寫入存取控制線被佈置成在第一方向上延伸的線性陣列，用於相應的所述多個記憶體胞元的所述第一寫入存取控件適用於沿所述第一方向以連續的次序接收相應的所述第一寫入存取控制訊號，且所述多個記憶體胞元以交替的列在所述第一方向上定序。
  9. 一種靜態隨機存取記憶體(static random-access memory，SRAM)裝置，包括：資料儲存器，包括第一互補金屬氧化物半導體(CMOS)反 相器及第二CMOS反相器，所述第一CMOS反相器及所述第二CMOS反相器中的每一者具有高電壓供應端、低電壓供應端、輸入及輸出，所述第一CMOS反相器及所述第二CMOS反相器中的每一者的所述輸入連接至所述第一CMOS反相器及所述第二CMOS反相器中的另一者的所述輸出，所述第一CMOS反相器的所述輸入是所述資料儲存器的輸入，且所述第二CMOS反相器的所述輸入是所述資料儲存器的輸出；讀取存取控件，包括第一開關電晶體，所述第一開關電晶體適用於自讀取存取控制線接收可在至少一讀取致能狀態與至少一讀取禁能狀態之間選擇的讀取存取控制訊號，當所述讀取存取控制訊號是在所述讀取致能狀態時，輸出與所述資料儲存器的所述輸出的輸出訊號對應的訊號至讀取訊號線；第一寫入存取控件，包括第二多個開關電晶體，所述第二多個開關電晶體適用於自第一對相應的寫入存取控制線接收可在至少一寫入致能狀態與至少一寫入禁能狀態之間選擇的第一對相應的寫入存取控制訊號；以及第二寫入存取控件，包括第三多個開關電晶體，所述第三多個開關電晶體適用於自第二對相應的寫入存取控制線接收可在至少一寫入致能狀態與至少一寫入禁能狀態之間選擇的第二對相應的寫入存取控制訊號，其中所述第二多個開關電晶體與所述第三多個開關電晶體彼此形成串聯組，所述串聯組的一端可操作地連接在電壓供應器與所述資料儲存器的所述輸入之間。
  10. 一種寫入資料至靜態隨機存取記憶體(static random-access memory，SRAM)裝置的方法，所述方法包括：施加第一寫入存取訊號至連接第一電源供應器及資料儲存器的輸入的多個開關電晶體的第一串聯組中的第一開關電晶體的閘極，所述資料儲存器包括：第一CMOS反相器及第二CMOS反相器，所述第一CMOS反相器及所述第二CMOS反相器中的每一者具有高電壓供應端、低電壓供應端、輸入及輸出，所述第一CMOS反相器及所述第二CMOS反相器中的每一者的所述輸入連接至所述第一CMOS反相器及所述第二CMOS反相器中的另一者的所述輸出，所述第一CMOS反相器的所述輸入是所述資料儲存器的輸入，且所述第二CMOS反相器的所述輸入是所述資料儲存器的輸出；施加與所述第一寫入存取訊號相應的第二寫入存取訊號至所述第一串聯組中的第二開關電晶體的閘極；施加第三寫入存取訊號至連接第二電源供應器及所述資料儲存器的所述輸入的多個開關電晶體的第二串聯組中的第三開關電晶體的閘極；以及施加與所述第三寫入存取訊號相應的第四寫入存取訊號至所述第二串聯組中的第四開關電晶體的閘極。
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