TW202341145A - 記憶體裝置 - Google Patents

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TW202341145A
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劉仁傑
吳瑞仁
柯文昇
呂易倫
張孟凡
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台灣積體電路製造股份有限公司
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Abstract

一種裝置包括在第一方向上延伸的寫入位元線及讀取位元線，及在垂直於該第一方向的第二方向上延伸的寫入字元線及讀取字元線。該裝置進一步包括記憶體單元，該記憶體單元包括寫入電晶體及讀取電晶體。該寫入電晶體包括連接至該寫入字元線的第一閘極、連接至該寫入位元線的第一源極/汲極，及連接至資料儲存節點的第二源極/汲極。該讀取電晶體包括連接至該資料儲存節點的第二閘極、連接至該讀取位元線的第三源極/汲極，及連接至該讀取字元線的第四源極/汲極。

Description

高密度記憶體單元及其佈局
無。
積體電路處理器需要自記憶體擷取資料。通常使用動態隨機存取記憶體(Dynamic Random-Access Memory，DRAM)。然而，DRAM在存取速度及功耗方面不夠高效。資料存取的低效率被稱為「記憶體壁」(memory wall)。用於高性能計算處理器必須克服「記憶體壁」。
無。
以下揭示內容提供了用於實現發明的不同特徵的許多不同的實施例或實例。以下描述組件及佈置的特定實例用以簡化本揭示內容。當然，該些僅為實例，並不旨在進行限制。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可包括其中第一特徵及第二特徵直接接觸形成的實施例，並且亦可包括其中在第一特徵與第二特徵之間形成附加特徵的實施例，以使得第一特徵及第二特徵可以不直接接觸。此外，本揭示內容可以在各個實例中重複元件符號或字母。此重複係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。
此外，為了便於描述，本文中可以使用諸如「在……下方」、「在……下」、「下方」、「在……上方」、「上方」之類的空間相對術語，來描述如附圖中所說明的一個元件或特徵與另一元件或特徵的關係。除在附圖中描繪的定向之外，空間相對術語意在涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或以其他定向)，且在此使用的空間相對描述語亦可相應地解釋。
提供一種記憶體單元及相應的記憶體單元對及記憶體陣列。根據本揭示內容的一些實施例，一種記憶體單元包括用以回應於寫入訊號將輸入資料寫入資料儲存節點的寫入電晶體，及用以回應於存儲在資料儲存節點的資料及讀取訊號而輸出輸出資料的讀取電晶體。寫入電晶體具有連接至寫入位元線的第一源極/汲極區(可為源極區或汲極區)，及連接至資料儲存節點的第二源極/汲極區。寫入電晶體的第一閘極連接至寫入字元線。讀取電晶體具有連接至資料儲存節點的第二閘極、連接至讀取字元線的第三源極/汲極區及連接至讀取位元線的第四源極/汲極區。記憶體單元可包括或不包括虛設電晶體。由於電晶體數量少(少至兩個)，記憶體單元具有高作業速度及小尺寸。本文討論的實施例提供實例以實現或使用本揭示內容的標的，且一般技藝人士將容易理解在保持在不同實施例的預期範圍內的同時可以進行的修改。在各種視圖及說明性實施例中，相同附圖標記用於表示相同元件。儘管可將方法實施例討論為以特定順序執行，但其他方法實施例可以任何邏輯順序執行。
參看第1圖，形成記憶體陣列20。記憶體陣列20包括複數個記憶體單元對(memory cell pair，MCP)，該些MCP分配為多列及多行。記憶體單元對的總列數為m，為整數。因此，記憶體單元對的列表示為Row-1、Row-2……至Row-m。整數m可為2的倍數，且可為選自例如64、128、256、512、1024等的數。由於該些記憶體單元對MCP中的每一者包括兩個記憶體單元，故記憶體陣列中的記憶體單元的總數等於2*m。
記憶體單元對的總行數為n，為整數。因此，記憶體單元對的行表示為Col-1、Col-2……至Col-n。整數n亦可為2的倍數，且可為選自例如64、128、256、512、1024等的數。記憶體單元對MCP的位置由其相應的列號後跟行號指示。例如，第m列第n行的記憶體單元對標識為記憶體單元對MCPmn (或MCPm_n)。應注意，當列號及行號中的一者或兩者包括多於一個數位時，列號及行號可由符號「_」分隔。例如，第10列第12行的記憶體單元MCP可稱為MCP10_12，而非MCP1012。因此，記憶體單元對的總數等於(m×n)，而記憶體陣列20中的記憶體單元的總數等於(2×m×n)。
第2A圖說明根據一些實施例的雙電晶體(two-transistor，2T)記憶體單元對MCP的電路圖。記憶體單元對MCP包括記憶體單元MC0及記憶體單元MC1。記憶體單元MC0及MC1可相互翻轉鏡像。因此，記憶體單元MC0及MC1有時亦稱為彼此線對稱。根據一些實施例，記憶體單元MC0及MC1中的每一者包括兩個電晶體，因此相應的記憶體單元MC0及MC1稱為2T增益單元。根據替代實施例，記憶體單元MC0及MC1中的每一者可包括多於兩個的電晶體，諸如2.5個電晶體、三個電晶體等。
記憶體單元MC0包含寫入電晶體MW0及讀取電晶體MR0。記憶體單元MC1包含寫入電晶體MW1及讀取電晶體MR1。寫入電晶體MW0的第一端(例如，源極)耦接至(且可直接連接至)寫入位元線WBL。寫入電晶體MW0的第二端(例如，汲極)耦接至(且可直接連接至)資料儲存節點NS0。寫入電晶體MW0的控制端(閘極)耦接至(且可直接連接至)寫入字元線WWL0。
讀取電晶體MR0的第一端(例如，源極)耦接至(且可直接連接至)讀取位元線RBL。讀取電晶體MR0的第二端(例如，汲極)耦接至(且可直接連接至)讀取字元線RWL0。讀取電晶體MR0的控制端(閘極)耦接至(且可直接連接至)資料儲存節點NS0。
記憶體單元MC1包含寫入電晶體MW1及讀取電晶體MR1。寫入電晶體MW1的第一端(例如，源極)耦接寫入位元線WBL。寫入電晶體MW1的第二端(例如，汲極)耦接至資料儲存節點NS1。寫入電晶體MW1的控制端(閘極)耦接至寫入字元線WWL1。
讀取電晶體MR1的第一端(例如，源極)耦接至讀取位元線RBL。讀取電晶體MR1的第二端(例如，汲極)耦接至讀取字元線RWL1。第一讀取電晶體MR1的控制端(閘極)耦接至資料儲存節點NS1。
根據一些實施例，寫入電晶體MW0及讀取電晶體MR0至讀取位元線、寫入位元線、讀取字元線、寫入位元線等的連接為直接連接，其間不含諸如電阻器、電容器等的附加裝置。根據替代實施例，寫入電晶體MW0及讀取電晶體MR0至讀取位元線、寫入位元線、讀取字元線、寫入位元線等的一些連接為間接連接，可包括其間的諸如電阻器、電容器等的附加裝置。
根據一些實施例，記憶體單元對MCP中的所有電晶體(包括寫入電晶體MW0及MW1，及讀取電晶體MR0及MR1)為相同類型，例如p型(具有p型源極及汲極區)或n型(具有n型源極及汲極區)。此外，記憶體單元對中的所有電晶體可具有相同的結構，諸如平面電晶體結構、鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)結構、閘極全環(Gate-All-Around，GAA)電晶體結構等。
第2B圖說明根據一些實施例的在同一行中的複數個相鄰雙電晶體(two-transistor，2T)記憶體單元對MCP的電路圖。該些記憶體單元對MCP共用同一寫入位元線WBL及同一讀取位元線RBL，且具有分開的寫入位元線及讀取位元線。
根據一些實施例，相鄰列的記憶體單元對MCP可藉由虛設電晶體MD1及/或MD2彼此分離。虛設電晶體MD1及MD2為全功能電晶體，且在記憶體陣列20的操作期間保持關斷。根據其中虛設電晶體MD1及MD2為p型電晶體的一些實施例，高電壓(諸如，VDD)可連接至虛設電晶體MD1及MD2的閘極以關斷這些電晶體。虛設電晶體MD1及MD2的源極及汲極區連接至相鄰記憶體單元對MCP中的資料儲存節點NS0及NS1。虛設電晶體MD1及MD2的功能可在第3圖的後續討論中找到。虛設電晶體MD1及MD2的導電類型與寫入電晶體MW0及MW1，及讀取電晶體MR0及MR1的導電類型可相同或相反。
第3圖說明第2B圖中展示的實施例的例示性佈局。應理解，第3圖中展示的佈局(及其他圖中的佈局)亦為形成在物理晶圓(諸如，矽晶圓)上的記憶體裝置的頂視圖。所說明的佈局使用FinFET作為實例，而亦可使用其他類型的電晶體。
複數個(半導體)鰭片(標記為FIN，包括鰭片FIN0及FIN1)形成為彼此平行，且在Y方向上延伸。複數個閘極堆疊(閘極)沿X方向延伸。閘極堆疊包括閘極堆疊GD，該些閘極堆疊GD為虛設電晶體MD1及MD2的閘極堆疊。當虛設電晶體MD1及MD2為p型電晶體時，閘極堆疊GD可連接至正電源電壓VDD，且當虛設電晶體MD1及MD2為n型電晶體時，閘極堆疊GD可連接至電源電壓VSS (電接地)。閘極堆疊進一步包括閘極堆疊GF，該些閘極堆疊GF為功能電晶體的閘極堆疊，包括寫入電晶體MW0及MW1，且讀取電晶體包括MR0及MR1。
資料儲存節點NS0及NS1可形成在相鄰閘極堆疊GF與GD之間。根據一些實施例，資料儲存節點NS0及NS1、讀取字元線RWL0及RWL1、讀取位元線RBL及寫入位元線WBL可包括源極/汲極區及相應的源極/汲極接觸插塞。
如第3圖所展示，三個記憶體單元對MCP11、MCP21及MCP31在相鄰列中。在記憶體單元對MCP11、MCP21及MCP31的每一者中，記憶體單元MC0及MC1相對於位於相應記憶體單元對的中間且在X方向上延伸的直線彼此線對稱。例如，記憶體單元對MCP11中的記憶體單元MC0及MC1與直線26線對稱。或者說，每一記憶體單元對中的記憶體單元MC0及MC1相對於相應記憶體單元對中間的第一直線翻轉，該直線沿X方向延伸。
根據一些實施例，同一行中的所有記憶體單元對的寫入電晶體MW0及MW1共用同一半導體鰭片(諸如，FIN0)，該半導體鰭片可在選定位置處斷開。同一行中的所有記憶體單元對的讀取電晶體MR0及MR1共用同一半導體鰭片(諸如，半導體鰭片FIN1)。此外，半導體鰭片FIN0連接至寫入位元線WBL，且延伸至同一行中的所有記憶體單元中。半導體鰭片FIN1連接至讀取位元線RBL，且延伸至同一行中的所有記憶體單元中。
如第3圖所展示，由於記憶體單元對的緊湊尺寸，記憶體單元對MCP11中的資料儲存節點NS0與記憶體單元對MCP21中的資料儲存節點NS1的相鄰距離較小。虛設電晶體MD1形成在相鄰資料儲存節點NS0與NS1之間。根據其中虛設電晶體MD1為p型電晶體的一些實施例，電壓VDD施加至虛設電晶體MD1的閘極GD。虛設電晶體MD1關斷，因此將記憶體單元對MCP11中的資料儲存節點NS0與記憶體單元對MCP21中的資料儲存節點NS1電氣及訊號斷開。
根據替代實施例，代替使兩個相鄰資料儲存節點NS0及NS1由虛設電晶體MD1電氣斷開，鰭片FIN0可在閘極GD所在的位置實體切割，使得相鄰資料儲存節點NS0及NS1物理上(亦電氣上)彼此分離。在此情況下，不形成虛設電晶體MD1的虛設閘極GD。相應電路圖與第2B圖所展示的電路圖相似，不同之處在於不形成虛設電晶體MD1。
類似地，由於記憶體單元對的緊湊尺寸，記憶體單元對MCP11中的讀取字元線RWL0與記憶體單元對MCP21中的讀取字元線RWL1的相鄰距離較小。虛設電晶體MD2形成在相鄰讀取字元線RWL0與RWL1之間。根據其中虛設電晶體MD2為p型電晶體的一些實施例，電壓VDD施加至虛設電晶體MD2的閘極GD。虛設電晶體MD2關斷，且將記憶體單元對MCP11中的讀取字元線RWL0與記憶體單元對MCP21中的讀取字元線RWL1電氣及訊號斷開。
根據替代實施例，代替使兩個相鄰讀取字元線RWL0及RWL1由虛設電晶體MD2電氣斷開，鰭片FIN1可在閘極GD所在的位置實體切割，使得相鄰讀取字元線RWL0及RWL1物理上(亦電氣上)彼此分離。在此情況下，不形成虛設電晶體MD2的虛設閘極GD。相應電路圖與第2B圖所展示的電路圖相似，不同之處在於不形成虛設電晶體MD2。
以下參看第4圖及第5圖討論根據一些實施例的例示性寫入操作。第4圖說明用於寫入操作的相應訊號，而第5圖說明展示記憶體單元對MCP中的線及節點以及寫入操作期間的相應訊號/電壓的表格。參看第4圖討論的例示性電晶體為p型電晶體。
參看第4圖，假設在一時間點要寫入記憶體單元MC0，寫入電晶體MW0由寫入訊號SW0選擇，該寫入訊號SW0可等於電壓VSS，如第5圖所展示。因此，寫入電晶體MW0導通。寫入電晶體MW0將寫入位元線WBL上的第一輸入資料DIN0寫入資料儲存節點NS0。因此，寫入資料儲存節點NS0上的邏輯值，該邏輯值與輸入資料DIN0的邏輯值相同。存儲的資料可為分別對應於高電壓訊號(諸如，VDD)及低電壓訊號(諸如，VSS)的「H」(高)或「L」(低)。
在執行寫入操作時，讀取字元線RWL0上的讀取訊號DR0 (第4圖)等於低電壓VSS。因此，無論資料儲存節點NS0上的邏輯值(高或低，如第5圖所示)如何，讀取位元線RBL上沒有電流。因此，降低寫入操作期間的功耗。
第4圖及第6圖組合說明根據一些實施例的例示性讀取操作。第4圖說明用於讀取操作的相應訊號，而第6圖說明展示讀取操作期間的線及節點以及相應訊號的表格。假設在一時間點要讀取記憶體單元MC0，則寫入電晶體MW0由寫入字元線WWL0上的第一寫入訊號SW0 (SW0=VDD)選擇。因此，寫入電晶體MW0關斷。資料節點NS0現為浮動節點。讀取訊號DR0施加至讀取字元線RWL0。讀取訊號DR0等於讀取電壓Vread，其為非零電壓。讀取電壓Vread為大於VSS的電壓，且可等於或小於電壓VDD。讀取電壓Vread可由電壓源22產生。
當資料儲存節點NS0存儲資料「H」時，讀取電晶體MR0關斷(第6圖)。因此，讀取位元線RBL上的輸出資料與讀取位元線RBL上的「無電流」相關聯。相反，當資料儲存節點NS0存儲資料「L」時，讀取電晶體MR0導通(第6圖)。因此，讀取位元線RBL上的輸出資料與讀取位元線RBL上的「讀取電流」相關聯。讀取位元線RBL上的電流可由連接至讀取位元線RBL的電流偵測電路24偵測。「讀取電流」與電壓Vread有關，且電壓Vread越高，讀取位元線RBL上的電流越大。為降低功耗，只要電流偵測電路能夠可靠地偵測到所產生的電流，便降低電壓Vread。例如，根據一些實施例，電壓Vread可在約(1/5)*VDD與VDD之間的範圍內，且亦可在約(1/5)*VDD與約(4/5)*VDD之間的範圍內。記憶體單元MC1的操作實質上與記憶體單元MC0相同。
返回參看第1圖，控制電路28連接至記憶體陣列20且控制記憶體陣列20的操作。例如，記憶體陣列20的寫入操作及讀取操作由控制電路28控制。控制電路28可包括字元線控制器、位元線控制器、電壓源(包括第4圖中的電壓源22)、第4圖中的電流偵測電路24、虛設電晶體的關斷等。控制電路28可控制及同步記憶體陣列20的寫入操作及讀取操作。
第7圖說明三電晶體(three-transistor，3T)記憶體單元對MCP，其中記憶體單元MC0及MC1中的每一者包括寫入電晶體(MW0或MW1)、讀取電晶體(MR0或MR1)及虛設電晶體(MD0或MD1)。虛設電晶體MD0及MD1的閘極連接至高電壓，諸如電壓VDD。因此，在記憶體陣列20的整個操作期間，虛設電晶體MD0及MD1始終由電壓VDD關斷。虛設電晶體MD0及MD1的作用為防止記憶體單元及/或記憶體單元對中的節點(諸如，資料儲存節點NS0及資料儲存節點NS1)由相鄰的記憶體單元或記憶體單元對干擾。寫入電晶體MW0及MW1及讀取電晶體MR0及MR1在讀取操作及寫入操作期間的操作與參看第4圖、第5圖及第6圖所討論的操作相同，在此不再贅述。
第8圖說明根據一些實施例的位於相鄰記憶體單元對(在相鄰列)中的記憶體單元對MCPA及MCPB的部分的電路圖。這些實施例類似於第7圖中所展示的實施例，不同之處在於每一記憶體單元MC0及MC1中不具有專用虛設電晶體，而形成兩個虛設電晶體MD1及MD2，每一虛設電晶體由相鄰記憶體單元對MCPA及MCPB共用。亦可認為每一記憶體單元MC擁有每一虛設電晶體MD1及MD2的一半。因此，每一記憶體單元MC平均擁有三個電晶體，包括寫入電晶體、讀取電晶體及兩個虛設電晶體MD1及MD2中的每一者的一半。類似地，寫入字元線WWL連接至寫入電晶體MW的閘極。寫入位元線WBL連接至寫入電晶體MW的源極/汲極區。讀取位元線RBL連接至讀取電晶體MR的源極/汲極區。讀取字元線RWL連接至讀取電晶體MR的源極/汲極區。
在記憶體單元及相應記憶體陣列20 (第1圖)的整個操作期間，虛設電晶體MD1及MD2亦關斷。根據一些實施例，虛設電晶體MD1及MD2為p型電晶體，且高電壓VDD可連接至p型虛設電晶體MD1及MD2的閘極以將其關斷。根據替代實施例，形成兩個n型虛設電晶體MD1及MD2，且該些n型虛設電晶體MD1及MD2的閘極連接至電壓VSS，使得n型虛設電晶體MD1及MD2關斷。虛設電晶體MD1的源極/汲極區連接至相鄰記憶體單元對MCPA及MCPB中的相鄰資料儲存節點NS，因此將相鄰資料儲存節點NS彼此電氣及訊號去耦。虛設電晶體MD2的源極/汲極區連接至讀取字元線RWL0及RWL1，因此在相鄰記憶體單元對MCPA及MCPB中的讀取字元線RWL0及RWL1彼此電氣及訊號去耦。
第9A圖說明第8圖所展示的電路的佈局。可以看出，虛設電晶體MD1的閘極GD在半導體鰭片FIN1上延伸。在記憶體單元對MCPA中的半導體鰭片FIN1的部分連接至資料儲存節點NS (標記為NSA)。在記憶體單元對MCPB中的半導體鰭片FIN1的部分連接至資料儲存節點NS (標記為NSB)。因此，虛設電晶體MD1將資料儲存節點NSA及NSB彼此電氣去耦。虛設電晶體MD2的閘極GD位於半導體鰭片FIN0上。在記憶體單元對MCPA中的半導體鰭片FIN0的部分連接至讀取字元線RWL (標記為RWLA)。在記憶體單元對MCPB中的半導體鰭片FIN1的部分連接至讀取字元線RWL (標記為RWLB)。因此，虛設電晶體MD2將讀取字元線RWLA及RWLB彼此電氣去耦。根據一些實施例，同一列中的虛設電晶體MD1及MD2共用同一閘極GD，該閘極GD為延伸至記憶體陣列20的所有行中的長閘極。
第9B圖說明第8圖所展示的電路的佈局。該佈局類似於第9A圖所展示的佈局，不同之處在於第9B圖說明多鰭片電晶體，而第9A圖說明單鰭片電晶體。此外，在第9B圖中，複數個半導體鰭片FIN2連接至且用作一行中的寫入位元線WBL。複數個半導體鰭片FIN3連接至且用作一行中的讀取位元線RBL。記憶體單元的回應速度及輸出電流值會隨著半導體鰭片數量的增加而增加。根據一些實施例，基於鰭片FIN0及FIN1的記憶體單元對與基於鰭片FIN2及FIN3的記憶體單元對線對稱。
第10圖說明記憶體單元對MCP11及MCP21的佈局。根據這些實施例，記憶體單元對MCP21中的單閘極堆疊GD延伸至半導體鰭片FIN0及FIN1兩者，且因此形成虛設電晶體MD1及MD2兩者。
第11圖說明根據一些實施例的記憶體單元對MCPA及MCPB的部分。這些實施例類似於第8圖所展示的實施例，不同之處在於代替使用p型電晶體，使用n型電晶體形成記憶體單元MC及MCP對MCPA及MCPB。所說明的部分包括記憶體單元對MCPA的一半及記憶體單元對MCPB的一半。每一記憶體單元對MCPA及MCPB的整體結構類似於第2A圖、第2B圖及第4圖所展示的記憶體單元對，其中電晶體改為n型電晶體。
根據一些實施例，形成兩個n型虛設電晶體MD1及MD2，每一n型虛設電晶體由兩個記憶體單元對MCPA及MCPB共用。亦可認為每一記憶體單元MC擁有每一虛設電晶體MD1及MD2的一半。因此，每一記憶體單元MC平均擁有三個電晶體，包括寫入電晶體、讀取電晶體及兩個虛設電晶體MD1及MD2中的每一者的一半。類似地，寫入字元線WWL連接至寫入電晶體MW的閘極。寫入位元線WBL連接至寫入電晶體MW的源極/汲極區。讀取位元線RBL連接至讀取電晶體MR的源極/汲極區。讀取字元線RWL連接至讀取電晶體MR的源極/汲極區。
在記憶體單元及相應記憶體陣列20的整個操作期間，亦關斷虛設電晶體MD1及MD2。根據一些實施例，使用n型虛設電晶體MD1及MD2，且低電壓(諸如，電壓VSS)可連接至n型虛設電晶體MD1及MD2的閘極以將其關斷。虛設電晶體MD1的源極/汲極區連接至相鄰記憶體單元對MCPA及MCPB中的相鄰資料儲存節點NS，因此將相鄰資料儲存節點NS彼此電氣及訊號去耦。虛設電晶體MD2的源極/汲極區連接至相鄰讀取字元線RWL，因此將相鄰記憶體單元對MCPA及MCPB中的讀取字元線RWL彼此電氣及訊號去耦。根據替代實施例，兩個p型虛設電晶體MD1及MD2可用於第11圖所展示的結構中，且p型虛設電晶體MD1及MD2的閘極連接至高電壓，諸如電壓VDD，使得p型虛設電晶體MD1及MD2關斷。
第12圖說明第11圖所展示的電路的佈局。可以看出，虛設電晶體MD1的閘極GD在半導體鰭片FIN1上延伸。在記憶體單元對MCPA中的半導體鰭片FIN1的部分連接至資料儲存節點NS (標記為NSA)。在記憶體單元對MCPB中的半導體鰭片FIN1的部分連接至資料儲存節點NS (標記為NSB)。因此，虛設電晶體MD1將資料儲存節點NSA及NSB彼此電氣去耦。虛設電晶體MD2的閘極GD在半導體鰭片FIN0上延伸。在記憶體單元對MCPA中的半導體鰭片FIN0的部分連接至讀取字元線RWL (標記為RWLA)。在記憶體單元對MCPB中的半導體鰭片FIN1的部分連接至讀取字元線RWL (標記為RWLB)。因此，虛設電晶體MD2將讀取字元線RWLA及RWLB彼此電氣去耦。
根據一些實施例，如下討論由n型電晶體(第11圖)形成的MCP單元的例示性寫入操作。第13圖說明展示記憶體單元對MCP中的線及節點以及寫入操作期間的相應訊號的表格。
假設在一時間點要寫入記憶體單元MC，寫入電晶體MW由寫入訊號SW選擇，該寫入訊號SW可等於電壓VDD，如第13圖所展示。因此，寫入電晶體MW導通。寫入電晶體MW將寫入位元線WBL上的輸入資料寫入相應資料儲存節點NS。因此，寫入資料儲存節點NS上的邏輯值，該邏輯值與輸入資料的邏輯值相同。存儲的資料可為分別對應於高電壓訊號(諸如，電壓VDD)及低電壓訊號(諸如，電壓VSS)的「H」(高)或「L」(低)。
在執行寫入操作時，相應讀取字元線RWL上的讀取訊號DR等於低電壓(諸如，電壓VSS)。因此，無論資料儲存節點NS上的邏輯值(高或低，如第5圖所示)如何，讀取位元線RBL上沒有電流。因此，降低寫入操作期間的功耗。
第14圖說明根據一些實施例的例示性讀取操作。第14圖說明展示讀取操作期間相應記憶體單元中的線及節點的表格。假設在一時間點要讀取記憶體單元MC (第11圖)，寫入電晶體MW由訊號SW選擇，該訊號SW為低電壓VSS。因此，寫入電晶體MW關斷。資料節點NS現為浮動節點。讀取訊號DR施加至讀取字元線RWL。讀取訊號等於讀取電壓Vread，其為非零電壓。讀取電壓Vread為大於VSS的電壓，且可等於或小於電壓VDD。讀取電壓Vread可由位於控制電路28 (第1圖)中的電壓源25 (第11圖)產生。
當資料儲存節點NS存儲資料「L」時，讀取電晶體MR關斷(第11圖)。因此，讀取位元線RBL上的輸出資料與讀取位元線RBL上的「無電流」相關聯。相反，當資料儲存節點NS存儲資料「H」時，讀取電晶體MR導通(第11圖)。因此，讀取位元線RBL上的輸出資料與讀取位元線RBL上的「讀取電流」相關聯，該「讀取電流」可由連接至讀取位元線RBL的電流偵測電路24 (第11圖)偵測。「讀取電流」與電壓Vread有關，且電壓Vread越高，在讀取位元線RBL上產生的電流越大。為降低功耗，只要電流偵測電路能夠可靠地偵測到產生的電流，電壓Vread保持為低。例如，在一些實施例中，電壓Vread可在約(1/5)*VDD與VDD之間的範圍內，且亦可在約(1/5)*VDD與約(4/5)*VDD之間的範圍內。
第15圖說明第11圖所展示的電路的佈局。該佈局類似於第9B圖所展示的佈局，不同之處在於電晶體的源極/汲極區為摻雜有n型摻雜劑的n型源極/汲極區。記憶體單元中的電晶體為多鰭片電晶體。因此，記憶體單元的回應速度及輸出電流值將隨著半導體鰭片數量的增加而增加。
本揭示內容的實施例具有一些有利特徵。根據本揭示內容的實施例的記憶體單元具有少量電晶體。相應記憶體陣列的作業速度得以提高。記憶體陣列的密度增加。因此，記憶體陣列可用作高性能計算處理器的快取記憶體。
根據本揭示內容的一些實施例，一種裝置包含：沿第一方向延伸的寫入位元線及讀取位元線；沿垂直於第一方向的第二方向延伸的第一寫入字元線及第一讀取字元線；及第一記憶體單元，包含第一寫入電晶體，該第一寫入電晶體包含連接至第一寫入字元線的第一閘極、連接至寫入位元線的第一源極/汲極及連接至第一資料儲存節點的第二源極/汲極；及第一讀取電晶體，該第一讀取電晶體包含連接至第一資料儲存節點的第二閘極、連接至讀取位元線的第三源極/汲極及連接至第一讀取字元線的第四源極/汲極。在實施例中，第一閘極與第一寫入字元線直接連接，第一源極/汲極與寫入位元線直接連接，第二閘極與第一資料儲存節點直接連接，且第三源極/汲極與讀取位元線直接連接。
在實施例中，第一記憶體單元中的電晶體的總數等於二。在實施例中，第一寫入電晶體及第一讀取電晶體皆為p型電晶體。在實施例中，第一寫入電晶體及第一讀取電晶體皆為n型電晶體。在實施例中，該裝置進一步包含：沿第二方向延伸的第二寫入字元線及第二讀取字元線；及具有與第一記憶體單元相同的結構的第二記憶體單元，其中第二記憶體單元連接至寫入位元線、讀取位元線、第二寫入字元線及第二讀取字元線，且其中第一記憶體單元及第二記憶體單元組合形成第一記憶體單元對。在實施例中，該裝置進一步包含：與第一記憶體單元對相鄰的第二記憶體單元對；及連接在第一記憶體單元對與第二記憶體單元對之間的虛設電晶體。
在實施例中，虛設電晶體包含：連接至第一記憶體單元對中的第一記憶體單元的第一資料儲存節點的第一源極/汲極區；及連接至第二記憶體單元對中的第二記憶體單元的第二資料儲存節點的第二源極/汲極區。在實施例中，虛設電晶體包含：連接至第一記憶體單元對中的第一記憶體單元的第一讀取字元線的第一源極/汲極區；及連接至第二記憶體單元對中的第二記憶體單元的第二讀取字元線的第二源極/汲極區。在實施例中，該裝置進一步包含連接至讀取位元線的電流偵測電路。在實施例中，該裝置進一步包含連接至第一寫入字元線的電壓源電路，其中電壓源電路用以輸出低於正電源電壓VDD的非零電壓。
根據本揭示內容的一些實施例，一種裝置包含記憶體陣列，該記憶體陣列包含排列成多行及多列的複數個記憶體單元對，其中該些記憶體單元對中的每一者包含第一記憶體單元，該第一記憶體單元包含第一寫入電晶體，用以回應於第一寫入訊號將第一輸入資料寫入第一資料儲存節點；及第一讀取電晶體，用以回應於第一資料儲存節點上的第一輸入資料及第一讀取訊號輸出第一輸出資料至讀取位元線；及第二記憶體單元，該第二記憶體單元包含第二寫入電晶體，用以回應於第二寫入訊號將第二輸入資料寫入第二資料儲存節點；及第二讀取電晶體，用以回應於第二資料儲存節點上的第二輸入資料及第二讀取訊號，向讀取位元線輸出第二輸出資料。在實施例中，第一記憶體單元及第二記憶體單元位於記憶體陣列的相鄰列中。
在實施例中，該裝置進一步包含：VDD電壓節點；及包含連接至第一資料儲存節點的源極/汲極區的p型虛設電晶體，其中p型虛設電晶體包含連接至VDD電壓節點的閘極。在實施例中，該裝置進一步包含：VSS電壓節點；及包含連接至第一資料儲存節點的源極/汲極區的n型虛設電晶體，其中n型虛設電晶體包含連接至VSS電壓節點的閘極。在實施例中，該裝置進一步包含連接至讀取位元線的電流偵測電路，其中電流偵測電路用以量測讀取位元線上的電流。
根據本揭示內容的一些實施例，一種裝置包含：沿第一方向延伸的寫入位元線及讀取位元線；沿垂直於第一方向的第二方向延伸的寫入字元線及讀取字元線；記憶體單元，包含寫入電晶體，該寫入電晶體包含連接至寫入字元線的第一閘極、連接至寫入位元線的第一源極/汲極及連接至資料儲存節點的第二源極/汲極；及讀取電晶體，該讀取電晶體包含連接至資料儲存節點的第二閘極、連接至讀取位元線的第三源極/汲極及連接至讀取字元線的第四源極/汲極；電源節點，其中該電源節點為VDD節點或VSS節點；及虛設電晶體，包含連接至電源節點的第三閘極及連接至資料儲存節點的第五源極/汲極。在實施例中，虛設電晶體為p型電晶體，且其中電源節點為VDD節點。在實施例中，虛設電晶體為n型電晶體，且其中電源節點為VSS節點。在實施例中，記憶體單元為雙電晶體單元。
上文概述了數個實施例的特徵，使得熟習此項技術者可以更好地理解本揭示內容的各態樣。熟習此項技術者應理解，熟習此項技術者可以容易地將本揭示內容用作設計或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。熟習此項技術者亦應認識到，該些等效構造不脫離本揭示內容的精神及範疇，並且在不脫離本揭示內容的精神及範疇的情況下，該些等效構造可以進行各種改變、替代及變更。
20:記憶體陣列 22、25:電壓源 24:電流偵測電路 26:直線 28:控制電路 Col-1~Col-n:行 DIN0:第一輸入資料 DR0:讀取訊號 FIN0~FIN3:鰭片 GD:閘極堆疊、閘極 GF:閘極堆疊 H:高 L:低 MC、MC0、MC1:記憶體單元 MCP、MCP11、MCP21、MCP31、MCPA、MCPB、MCPmn:記憶體單元對 MD0、MD1、MD2:虛設電晶體 MR、MR0、MR1:讀取電晶體 MW、MW0、MW1:寫入電晶體 NS、NS0、NS1、NSA、NSB:資料儲存節點 RBL:讀取位元線 Row-1~Row-m:列 RWL、RWL0、RWL1、RWLA、RWLB:讀取字元線 SW:訊號 SW0:寫入訊號 VDD:正電源電壓 VSS:電源電壓 WBL:寫入位元線 WWL、WWL0、WWL1:寫入字元線 X、Y:方向
結合附圖，根據以下詳細描述可以最好地理解本揭示內容的各態樣。注意，根據行業中的標準實務，各種特徵未按比例繪製。實際上，為了討論清楚起見，各種特徵的尺寸可任意增加或減小。 第1圖說明根據一些實施例的記憶體陣列的示意圖。 第2A圖說明根據一些實施例的記憶體單元對的電路圖。 第2B圖說明根據一些實施例的相鄰列中的複數個記憶體單元對的電路圖。 第3圖說明根據一些實施例的包括虛設電晶體的記憶體單元對的佈局。 第4圖及第5圖說明根據一些實施例的記憶體單元對的寫入操作。 第6圖說明根據一些實施例的記憶體單元對的讀取操作。 第7圖說明根據一些實施例的包括虛設電晶體的記憶體單元對的電路圖。 第8圖說明根據一些實施例的共用虛設電晶體的兩個相鄰記憶體單元對的電路圖。 第9A圖及第9B圖分別說明根據一些實施例的包括共用虛設電晶體的單鰭片記憶體單元對及多鰭片記憶體單元對的佈局。 第10圖說明根據一些實施例的包括細長閘極的記憶體單元對的佈局。 第11圖說明根據一些實施例的使用n型電晶體形成的記憶體單元對的電路圖。 第12圖說明根據一些實施例的使用n型電晶體形成的記憶體單元對的佈局。 第13圖及第14圖分別說明根據一些實施例的使用n型電晶體形成的記憶體單元對的寫入操作及讀取操作。 第15圖說明根據一些實施例的使用n型電晶體形成的多鰭片記憶體單元對的佈局。
MC0、MC1:記憶體單元
MCP:記憶體單元對
MR、MR0、MR1:讀取電晶體
MW、MW0、MW1:寫入電晶體
NS0、NS1:資料儲存節點
RBL:讀取位元線
RWL0、RWL1:讀取字元線
WBL:寫入位元線
WWL0、WWL1:寫入字元線

Claims (20)

  1. 一種裝置，包含： 一寫入位元線及一讀取位元線，該寫入位元線及該讀取位元線沿一第一方向延伸； 一第一寫入字元線及一第一讀取字元線，該第一寫入字元線及該第一讀取字元線沿垂直於該第一方向的一第二方向延伸；及 一第一記憶體單元，包含： 一第一寫入電晶體，包含： 一第一閘極，連接至該第一寫入字元線； 一第一源極/汲極，連接至該寫入位元線；及 一第二源極/汲極，連接至一第一資料儲存節點；及 一第一讀取電晶體，包含： 一第二閘極，連接至該第一資料儲存節點； 一第三源極/汲極，連接至該讀取位元線；及 一第四源極/汲極，連接至該第一讀取字元線。
  2. 如請求項1所述之裝置，其中： 該第一閘極與該第一寫入字元線直接連接； 該第一源極/汲極與該寫入位元線直接連接； 該第二閘極與該第一資料儲存節點直接連接；及 該第三源極/汲極與該讀取位元線直接連接。
  3. 如請求項1所述之裝置，其中該第一記憶體單元中的電晶體總數等於二。
  4. 如請求項1所述之裝置，其中該第一寫入電晶體及該第一讀取電晶體皆為p型電晶體。
  5. 如請求項1所述之裝置，其中該第一寫入電晶體及該第一讀取電晶體皆為n型電晶體。
  6. 如請求項1所述之裝置，進一步包含： 一第二寫入字元線及一第二讀取字元線，該第二寫入字元線及該第二讀取字元線沿該第二方向延伸；及 一第二記憶體單元，具有與該第一記憶體單元相同的一結構，其中該第二記憶體單元連接至該寫入位元線、該讀取位元線、該第二寫入字元線及該第二讀取字元線，且其中該第一記憶體單元及該第二記憶體單元組合形成一第一記憶體單元對。
  7. 如請求項6所述之裝置，進一步包含： 一第二記憶體單元對，與該第一記憶體單元對相鄰；及 一虛設電晶體，連接在該第一記憶體單元對與該第二記憶體單元對之間。
  8. 如請求項7所述之裝置，其中該虛設電晶體包含： 一第一源極/汲極區，連接至該第一記憶體單元對中的該第一記憶體單元的該第一資料儲存節點；及 一第二源極/汲極區，連接至該第二記憶體單元對中的該第二記憶體單元的一第二資料儲存節點。
  9. 如請求項7所述之裝置，其中該虛設電晶體包含： 一第一源極/汲極區，連接至該第一記憶體單元對中的該第一記憶體單元的該第一讀取字元線；及 一第二源極/汲極區，連接至該第二記憶體單元對中的該第二記憶體單元的該第二讀取字元線。
  10. 如請求項1所述之裝置，進一步包含連接至該讀取位元線的一電流偵測電路。
  11. 如請求項1所述之裝置，進一步包含連接至該第一寫入字元線的一電壓源電路，其中該電壓源電路用以輸出低於一正電源電壓的一非零電壓。
  12. 一種裝置，包含： 一記憶體陣列，包含： 複數個記憶體單元對，排列成多行及多列，其中該些記憶體單元對中的每一記憶體單元對包含： 一第一記憶體單元，包含： 一第一寫入電晶體，用以回應於一第一寫入訊號將一第一輸入資料寫入一第一資料儲存節點；及 一第一讀取電晶體，用以回應於該第一資料儲存節點上的該第一輸入資料及一第一讀取訊號輸出一第一輸出資料至一讀取位元線；及 一第二記憶體單元，包含： 一第二寫入電晶體，用以回應於一第二寫入訊號將一第二輸入資料寫入一第二資料儲存節點；及 一第二讀取電晶體，用以回應於該第二資料儲存節點上的該第二輸入資料及一第二讀取訊號輸出一第二輸出資料至該讀取位元線。
  13. 如請求項12所述之裝置，其中該第一記憶體單元及該第二記憶體單元位於該記憶體陣列的相鄰列中。
  14. 如請求項12所述之裝置，進一步包含： 一正電源電壓節點；及 一p型虛設電晶體，包含連接至該第一資料儲存節點的一源極/汲極區，其中該p型虛設電晶體包含連接至該正電源電壓節點的一閘極。
  15. 如請求項12所述之裝置，進一步包含： 一電源電壓節點；及 一n型虛設電晶體，包含連接至該第一資料儲存節點的一源極/汲極區，其中該n型虛設電晶體包含連接至該電源電壓節點的一閘極。
  16. 如請求項12所述之裝置，進一步包含： 一電流偵測電路，連接至該讀取位元線，其中該電流偵測電路用於量測該讀取位元線上的一電流。
  17. 一種裝置，包含： 一寫入位元線及一讀取位元線，該寫入位元線及該讀取位元線沿一第一方向延伸； 一寫入字元線及一讀取字元線，該寫入字元線及該讀取字元線沿垂直於該第一方向的一第二方向延伸； 一記憶體單元，包含： 一寫入電晶體，包含： 一第一閘極，連接至該寫入字元線； 一第一源極/汲極，連接至該寫入位元線；及 一第二源極/汲極，連接至一資料儲存節點；及 一讀取電晶體，包含： 一第二閘極，連接至該資料儲存節點； 一第三源極/汲極，連接至該讀取位元線；及 一第四源極/汲極，連接至該讀取字元線； 一電源節點，其中該電源節點為一正電源電壓節點或一電源電壓節點；及 一虛設電晶體，包含： 一第三閘極，連接至該電源節點；及 一第五源極/汲極，連接至該資料儲存節點。
  18. 如請求項17所述之裝置，其中該虛設電晶體為一p型電晶體，且其中該電源節點為該正電源電壓節點。
  19. 如請求項17所述之裝置，其中該虛設電晶體為一n型電晶體，且其中該電源節點為該電源電壓節點。
  20. 如請求項17所述之裝置，其中該記憶體單元為一雙電晶體單元。
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