CN112863567B - 一种用于stt-mram中的写电路 - Google Patents
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Abstract
本发明涉及存储器读写电路技术领域，具体公开了一种用于STT‑MRAM中的写电路，其中，包括：写控制逻辑电路，输入端分别连接写使能端和数据输入端，用于对输入数据的写入控制；电流增强电路，输入端分别与所述写控制逻辑电路的输出端以及所述写使能端连接，输出端用于连接存储阵列，所述电流增强电路能够增强所述存储阵列的写入电流。本发明提供的用于STT‑MRAM中的写电路，通过电流增强电路能够可控的增强写入电流，同时通过电流增强电流提供的额外写入电流能够被控制在一定范围内，避免过高的写入电流击穿存储阵列中的磁隧道结器件，同时在不增加额外端口的情况下，降低了电路的复杂度。
Description
技术领域
本发明涉及存储器读写电路技术领域，尤其涉及一种用于STT-MRAM中的写电路。
背景技术
近年来，随着物联网的兴起、移动互联网的普及和云计算技术的飞速发展，大量新的数据在数以亿计的智能设备、各类传感器和PC电脑上产生，而这些数据又需要通过网络传输到后台数据中心进行集中存储和处理。在当今信息世界数据爆炸式增长的大数据时代，大数据应用在规模与复杂度上的快速增长，对现有的存储技术提出了新的挑战，因此，新型存储器的研发已成为全世界的研究热点之一。然而，在传统的存储技术中，动态随机存储器（DRAM）集成度高但速度较慢且需要周期刷新；静态随机存储器（SRAM）读写速度快但功耗高；闪存（Flash）具有非易失性，数据无需刷新，但数据擦除慢且空间扩展性差。目前新出现的新型存储器包括磁阻存储器（Magnetic Random Access Memory，MRAM）、相变存储器、阻变存储器、量子存储器、生物存储器等被广泛研究用以替代存储系统的CMOS技术来构建大容量、高效能、低功耗的存储层次系统，其中MRAM是利用磁隧道结（Magnetic TunnelJunction，MTJ）的磁化特征来存储数据，同时兼有了DRAM高集成度、SRAM高速读写能力和Flash的非易失性的优点，而且具有无限次重复写入的能力，有望成为下一代主流存储介质。基于自旋转矩效应的STT-MRAM利用电子的自旋的特性存储、处理和运输数据，因此相比传统的存储器具体更小的面积，更快的速度以及更低的功耗。
STT-MRAM（spin transfer torque magnetic random access memory）是一种新型非易失性磁随机存储器，其相关技术是当今国际社会研究热点之一。随着半导体制造技术持续朝更小的技术节点迈进，STT-MRAM存储密度爬坡缓慢，面临这越来越严重的微缩挑战，这主要是由于在高密度的STT-MRAM芯片中，单个存储单元的写电流较低从而使得写错误率增大，最终致使STT-MRAM的可靠性降低。
发明内容
本发明提供了一种用于STT-MRAM中的写电路，解决相关技术中存在的写电路中由于写电流低导致的写错误率增大的问题。
作为本发明的一个方面，提供一种用于STT-MRAM中的写电路，其中，包括：
写控制逻辑电路，输入端分别连接写使能端和数据输入端，用于对输入数据的写入控制；
电流增强电路，输入端分别与所述写控制逻辑电路的输出端以及所述写使能端连接，输出端用于连接存储阵列，所述电流增强电路能够增强所述存储阵列的写入电流。
进一步地，所述电流增强电路包括：
MOS管逻辑电路、第一开关管、第二开关管、第三开关管和第四开关管，所述第一开关管、第二开关管、第三开关管和第四开关管的控制端均与所述MOS管逻辑电路的输出端连接，所述第一开关管的第一端和第三开关管的第一端均连接电源端，所述第一开关管的第二端和第二开关管的第一端连接，所述第二开关管的第二端和第四开关管的第二端均连接信号地，所述第三开关管的第二端连接所述第四开关管的第一端，所述MOS管逻辑电路的输入端分别连接所述写使能端和所述写控制逻辑电路的输出端，所述第一开关管与所述第二开关管的连接端以及所述第三开关管与所述第四开关管的连接端均作为所述电流增强电路的输出端，所述电流增强电路的输出端还连接所述写控制逻辑电路的输出端；
所述MOS管逻辑电路用于分别控制所述第一开关管、第二开关管、第三开关管和第四开关管的开关。
进一步地，所述MOS管逻辑电路包括：第一或门、第一与门、第二或门和第二与门，所述第一或门的第一输入端分别连接所述写使能端以及所述第二或门的第一输入端，所述第一或门的第二输入端分别连接所述写控制逻辑电路的第一输出端以及所述第一与门的第一输入端，所述第一与门的第二输入端连接所述写使能端，所述第二或门的第二输入端分别连接所述写控制逻辑电路的第二输出端和所述第二与门的第一输入端，所述第二与门的第二输入端连接所述写使能端，所述第一或门的输出端连接所述第一开关管的控制端，所述第一与门的输出端连接所述第二开关管的控制端，所述第二或门的输出端连接所述第三开关管的控制端，所述第二与门的输出端连接所述第四开关管的控制端；
与所述第一或门的第一输入端以及第二或门的第一输入端连接的写使能端的信号均为所述写使能端经过第一非门之后的信号；
所述写控制逻辑电路的第一输出端连接所述存储阵列的源线，所述写控制逻辑电路的第二输出端连接所述存储阵列的位线。
进一步地，所述写控制逻辑电路包括：第一非门、第二非门、第三非门、第四非门、第五非门、第六非门、第三或门和第四或门，所述第一非门的输入端连接所述写使能端，所述第一非门的输出端连接所述第三或门的第一输入端，所述第二非门的输入端连接所述数据输入端，所述第二非门的输出端分别连接所述第三或门的第二输入端和第四或门的第一输入端，所述第四或门的第二输入端连接所述数据输入端，所述第三或门的输出端连接所述第三非门的输入端，所述第三非门的输出端连接所述第四非门的输入端，所述第四非门的输出端为所述写控制逻辑电路的第一输出端，所述第四或门的输出端连接所述第五非门的输入端，所述第五非门的输出端连接所述第六非门的输入端，所述第六非门的输出端为所述写控制逻辑电路的第二输出端。
进一步地，所述第一开关管和第二开关管包括P型MOS管，所述第三开关管和第四开关管包括N型MOS管。
进一步地，所述存储阵列包括第一隔离开关管、第二隔离开关管、列选择器和多列存储单元，所述第一隔离开关管的控制端和所述第二隔离开关管的控制端连接，所述第一隔离开关管的第一端为所述存储阵列的位线，用于连接所述电流增强电路的输出端，所述第一隔离开关管的第二端连接所述存储单元，所述第二隔离开关管的第一端为所述存储阵列的源线，用于连接所述电流增强电路的输出端，所述第二隔离开关管的第二端连接所述存储单元，多列存储单元均与所述列选择器连接，且多列存储单元还分别连接所述写使能端。
进一步地，每列存储单元与所述列选择器之间均通过第三与门连接。
进一步地，每列存储单元的两端与所述第三与门之间均通过列选信号晶体管连接。
进一步地，每列存储单元均包括磁隧道结和与所述磁隧道结的一端连接的存储晶体管，所述磁隧道结的另一端连接列选信号晶体管，每个所述存储晶体管的控制端均连接字线。
本发明提供的用于STT-MRAM中的写电路，通过电流增强电路能够可控的增强写入电流，同时通过电流增强电流提供的额外写入电流能够被控制在一定范围内，避免过高的写入电流击穿存储阵列中的磁隧道结器件，同时在不增加额外端口的情况下，降低了电路的复杂度。而写入电流在一定范围内与磁隧道结器件的写错误率成反比，增强写入电流能够显著地降低写错误率，提高整体STT-MRAM芯片的可靠性。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。
图1为本发明提供的用于STT-MRAM中的写电路的电路结构示意图。
图2为本发明提供的MOS管逻辑电路的电路原理图。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互结合。下面将参考附图并结合实施例来详细说明本发明。
为了使本领域技术人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包括，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本实施例中提供了一种用于STT-MRAM中的写电路，图1是根据本发明实施例提供的用于STT-MRAM中的写电路的电路结构示意图，如图1所示，包括：
写控制逻辑电路100，输入端分别连接写使能端和数据输入端，用于对输入数据的写入控制；
电流增强电路200，输入端分别与所述写控制逻辑电路100的输出端以及所述写使能端连接，输出端用于连接存储阵列300，所述电流增强电路200能够增强所述存储阵列300的写入电流。
本发明实施例提供的用于STT-MRAM中的写电路，通过电流增强电路能够可控的增强写入电流，同时通过电流增强电流提供的额外写入电流能够被控制在一定范围内，避免过高的写入电流击穿存储阵列中的磁隧道结器件，同时在不增加额外端口的情况下，降低了电路的复杂度。而写入电流在一定范围内与磁隧道结器件的写错误率成反比，增强写入电流能够显著地降低写错误率，提高整体STT-MRAM芯片的可靠性。
如图1所示，所述电流增强电路包括：
MOS管逻辑电路210、第一开关管M0、第二开关管M1、第三开关管M2和第四开关管M3，所述第一开关管M0、第二开关管M1、第三开关管M2和第四开关管M3的控制端均与所述MOS管逻辑电路210的输出端连接，所述第一开关管M0的第一端和第三开关管M2的第一端均连接电源端Vdd，所述第一开关管M0的第二端和第二开关管M1的第一端连接，所述第二开关管M1的第二端和第四开关管M3的第二端均连接信号地，所述第三开关管M2的第二端连接所述第四开关管M3的第一端，所述MOS管逻辑电路210的输入端分别连接所述写使能端和所述写控制逻辑电路的输出端，所述第一开关管M0与所述第二开关管M1的连接端以及所述第三开关管M2与所述第四开关管M3的连接端均作为所述电流增强电路200的输出端，所述电流增强电路200的输出端还连接所述写控制逻辑电路的输出端；
所述MOS管逻辑电路210用于分别控制所述第一开关管M0、第二开关管M1、第三开关管M2和第四开关管M3的开关。
优选地，所述第一开关管M0和第二开关管M1包括P型MOS管，所述第三开关管M2和第四开关管M3包括N型MOS管。
在本发明实施例中，电路增强电路200的输入端是写使能端和由写控制逻辑电路100的两个输出端控制，其中分为对应于STT-MRAM中存储阵列的位线和源线，因此在输入端无需增加额外的信号控制，通过MOS管逻辑电路210控制四个MOS管M0、M1、M2、M3的开关，其中M0、M2为PMOS管，M1、M3为NMOS管，该四个MOS管由Vdd供电，M1、M3的漏端接地。
进一步地，如图2所示，所述MOS管逻辑电路210包括：第一或门211、第一与门212、第二或门213和第二与门214，所述第一或门211的第一输入端分别连接所述写使能端以及所述第二或门213的第一输入端，所述第一或门211的第二输入端分别连接所述写控制逻辑电路100的第一输出端以及所述第一与门212的第一输入端，所述第一与门212的第二输入端连接所述写使能端，所述第二或门213的第二输入端分别连接所述写控制逻辑电路100的第二输出端和所述第二与门214的第一输入端，所述第二与门214的第二输入端连接所述写使能端，所述第一或门211的输出端D0连接所述第一开关管M0的控制端，所述第一与门212的输出端D1连接所述第二开关管M1的控制端，所述第二或门213的输出端D2连接所述第三开关管M2的控制端，所述第二与门214的输出端D3连接所述第四开关管M3的控制端；
与所述第一或门211的第一输入端以及第二或门213的第一输入端连接的写使能端的信号均为所述写使能端经过第一非门111之后的信号；
所述写控制逻辑电路100的第一输出端连接所述存储阵列300的源线，所述写控制逻辑电路100的第二输出端连接所述存储阵列300的位线。
应当理解的是，写使能端通过第一非门111之后分别连接所述第一或门211和第二或门213，且写使能端直接连接所述第一与门212和第二与门214。
在本发明实施例中，根据图2所示，当写使能端信号为0时，数据不能进行写入，D0和D2端口输出均为1，D1和D3端口输出均为0，四个MOS管皆处于关闭状态，而当写使能端信号为1时，数据开始写入，当位线=1，源线=0时，D0和D1端口输出均为0，D2和D3端口输出均为1，此时，M0和M3处于激活状态，M1和M2处于关闭状态，而当位线=0，源线=1时，D0和D1端口输出均为1，D2和D3端口输出均为0，此时，M1和M2处于激活状态，M0和M3处于关闭状态，由此可以看出，无论对存储单元写入数据“0”或“1”时，总是有两个MOS管处于激动状态，从而增大写入电流。
具体地，如图1所示，所述写控制逻辑电路100包括：第一非门111、第二非门112、第三非门113、第四非门114、第五非门115、第六非门116、第三或门117和第四或门118，所述第一非门111的输入端连接所述写使能端，所述第一非门111的输出端连接所述第三或门117的第一输入端，所述第二非门112的输入端连接所述数据输入端，所述第二非门112的输出端分别连接所述第三或门117的第二输入端和第四或门118的第一输入端，所述第四或门118的第二输入端连接所述数据输入端，所述第三或门117的输出端连接所述第三非门113的输入端，所述第三非门113的输出端连接所述第四非门114的输入端，所述第四非门114的输出端为所述写控制逻辑电路100的第一输出端，所述第四或门118的输出端连接所述第五非门115的输入端，所述第五非门115的输出端连接所述第六非门116的输入端，所述第六非门116的输出端为所述写控制逻辑电路100的第二输出端。
具体地，如图1所示，所述存储阵列300包括第一隔离开关管N1、第二隔离开关管N2、列选择器和多列存储单元，所述第一隔离开关管N1的控制端和所述第二隔离开关管N2的控制端连接，所述第一隔离开关管N1的第一端为所述存储阵列的位线，用于连接所述电流增强电路200的输出端，所述第一隔离开关管N1的第二端连接所述存储单元，所述第二隔离开关管N2的第一端为所述存储阵列的源线，用于连接所述电流增强电路200的输出端，所述第二隔离开关管N2的第二端连接所述存储单元，多列存储单元均与所述列选择器连接，且多列存储单元还分别连接所述写使能端。
具体地，每列存储单元与所述列选择器之间均通过第三与门连接。
在本发明实施例中，在写使能端和列选择器端口增加对应的与门电流，可以简单地使得，当且仅当写使能端和列选择器同时激活时，才对数据进行写入操作，能够降低因为延迟而造成的额外功耗。
具体地，每列存储单元的两端与所述第三与门之间均通过列选信号晶体管连接。
具体地，每列存储单元均包括磁隧道结和与所述磁隧道结的一端连接的存储晶体管，所述磁隧道结的另一端连接列选信号晶体管，每个所述存储晶体管的控制端均连接字线。
在本发明实施例中，由写使能端和数据输入端来控制对磁隧道结进行数据的写入操作，写使能端和数据输入端首先通过写控制逻辑电路100，写控制逻辑电路100由六个非门电路与两个或门电路组成，写控制逻辑电路100的输出端分为对应于存储阵列的位线和源线，N1和N2由写使能端信号控制，一方面可以隔离写入电路对读取过程的影响，同时还能实现有效的列选，N3、N4、N5和N6由列选择器信号控制，用于选中存储阵列中的某一列，图1中的N7和N8由字线信号控制，用于选中存储阵列中某一行，图1中只显示了存储阵列中一行的阵列电路结构。存储单元通常是有一个存储晶体管与一个磁隧道结MTJ组成，其中磁隧道结MTJ由多层磁性薄膜组成，主要分为自由层、氧化层和固定层，其中固定层的磁化方向由钉扎材料IrMn等固定。通过调控通过自由层的电流密度使得自由层呈现不同的磁化方向，MTJ即表现出高阻态或低阻态，从而进行数据写入和保存。
综上，本发明实施例提供的用于STT-MRAM中的写电路，在写控制逻辑电路与存储阵列之间增加了电流增强电路，通过逻辑控制四个MOS管，使得在数据写入时的电流在被激活的MOS管中得到增强，从而降低数据的写错误率，同时，在列选择信号与写使能信号端增加一个与门电路，使得当且仅当写使能信号和列选择信号同时激活时，才对数据进行写入，避免了因为信号的延迟而导致的功耗的浪费。
另外，由MOS管提供的额外写入电流可以调控MOS宽长比等参数，控制在一定范围内，避免过高的写入电流击穿MTJ器件，同时在不增加额外端口的情况下，降低了电路的复杂度，在写使能信号为0时，MOS管皆处于关闭状态，降低模块的功耗，当写使能信号为1时，无论对存储单元写“0”或者“1”时，都同时有两个MOS管为其提供额外的写入电流。而写入电流在一定范围内与MTJ器件的写错误率成反比，增强写入电流能够显著地降低写错误率，提高整体STT-MRAM芯片的可靠性。此外，在写使能端和列选择器端口增加与门电路，进一步降低为写入延迟而导致的额外功耗。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
Claims (7)
1.一种用于STT-MRAM中的写电路，其特征在于，包括：
写控制逻辑电路，输入端分别连接写使能端和数据输入端，用于对输入数据的写入控制；
电流增强电路，输入端分别与所述写控制逻辑电路的输出端以及所述写使能端连接，输出端用于连接存储阵列，所述电流增强电路能够增强所述存储阵列的写入电流；
所述电流增强电路包括：
MOS管逻辑电路、第一开关管、第二开关管、第三开关管和第四开关管，所述第一开关管、第二开关管、第三开关管和第四开关管的控制端均与所述MOS管逻辑电路的输出端连接，所述第一开关管的第一端和第三开关管的第一端均连接电源端，所述第一开关管的第二端和第二开关管的第一端连接，所述第二开关管的第二端和第四开关管的第二端均连接信号地，所述第三开关管的第二端连接所述第四开关管的第一端，所述MOS管逻辑电路的输入端分别连接所述写使能端和所述写控制逻辑电路的输出端，所述第一开关管与所述第二开关管的连接端以及所述第三开关管与所述第四开关管的连接端均作为所述电流增强电路的输出端，所述电流增强电路的输出端还连接所述写控制逻辑电路的输出端；
所述MOS管逻辑电路用于分别控制所述第一开关管、第二开关管、第三开关管和第四开关管的开关；
所述存储阵列包括第一隔离开关管、第二隔离开关管、列选择器和多列存储单元，所述第一隔离开关管的控制端和所述第二隔离开关管的控制端连接，所述第一隔离开关管的第一端为所述存储阵列的位线，用于连接所述电流增强电路的输出端，所述第一隔离开关管的第二端连接所述存储单元，所述第二隔离开关管的第一端为所述存储阵列的源线，用于连接所述电流增强电路的输出端，所述第二隔离开关管的第二端连接所述存储单元，多列存储单元均与所述列选择器连接，且多列存储单元还分别连接所述写使能端。
2.根据权利要求1所述的用于STT-MRAM中的写电路，其特征在于，所述MOS管逻辑电路包括：第一或门、第一与门、第二或门和第二与门，所述第一或门的第一输入端分别连接所述写使能端以及所述第二或门的第一输入端，所述第一或门的第二输入端分别连接所述写控制逻辑电路的第一输出端以及所述第一与门的第一输入端，所述第一与门的第二输入端连接所述写使能端，所述第二或门的第二输入端分别连接所述写控制逻辑电路的第二输出端和所述第二与门的第一输入端，所述第二与门的第二输入端连接所述写使能端，所述第一或门的输出端连接所述第一开关管的控制端，所述第一与门的输出端连接所述第二开关管的控制端，所述第二或门的输出端连接所述第三开关管的控制端，所述第二与门的输出端连接所述第四开关管的控制端；
与所述第一或门的第一输入端以及第二或门的第一输入端连接的写使能端的信号均为所述写使能端经过第一非门之后的信号；
所述写控制逻辑电路的第一输出端连接所述存储阵列的源线，所述写控制逻辑电路的第二输出端连接所述存储阵列的位线。
3.根据权利要求2所述的用于STT-MRAM中的写电路，其特征在于，所述写控制逻辑电路包括：第一非门、第二非门、第三非门、第四非门、第五非门、第六非门、第三或门和第四或门，所述第一非门的输入端连接所述写使能端，所述第一非门的输出端连接所述第三或门的第一输入端，所述第二非门的输入端连接所述数据输入端，所述第二非门的输出端分别连接所述第三或门的第二输入端和第四或门的第一输入端，所述第四或门的第二输入端连接所述数据输入端，所述第三或门的输出端连接所述第三非门的输入端，所述第三非门的输出端连接所述第四非门的输入端，所述第四非门的输出端为所述写控制逻辑电路的第一输出端，所述第四或门的输出端连接所述第五非门的输入端，所述第五非门的输出端连接所述第六非门的输入端，所述第六非门的输出端为所述写控制逻辑电路的第二输出端。
4.根据权利要求1所述的用于STT-MRAM中的写电路，其特征在于，所述第一开关管和第二开关管包括P型MOS管，所述第三开关管和第四开关管包括N型MOS管。
5.根据权利要求1所述的用于STT-MRAM中的写电路，其特征在于，每列存储单元与所述列选择器之间均通过第三与门连接。
6.根据权利要求5所述的用于STT-MRAM中的写电路，其特征在于，每列存储单元的两端与所述第三与门之间均通过列选信号晶体管连接。
7.根据权利要求6所述的用于STT-MRAM中的写电路，其特征在于，每列存储单元均包括磁隧道结和与所述磁隧道结的一端连接的存储晶体管，所述磁隧道结的另一端连接列选信号晶体管，每个所述存储晶体管的控制端均连接字线。
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