CN105097009B - 一种写电路及存储器 - Google Patents

Abstract

本发明实施例公开了一种写电路及存储器。本发明实施例写电路包括控制电路，写电流产生模块，列选通电路和电压检测模块；所述控制电路与存储器控制器和所述写电流产生模块连接；所述写电流产生模块与所述电压检测模块、所述列选通电路和存储阵列分别连接；所述电压检测模块还与所述列选通电路和所述存储阵列分别连接；所述列选通电路还与所述存储阵列和所述控制电路连接。本发明实施例提高了存储器写可靠性和写速度，避免了写功耗的浪费。

Description

一种写电路及存储器

技术领域

本发明涉及电子技术领域，特别涉及一种写电路及存储器。

背景技术

近年来，随着第二代的自旋转移力矩磁存储器(英文全称：Spin Transfer TorqueMagnetic Random Access Memory，英文缩写：STT-MRAM)技术的不断发展，其已变得越来越成熟，并逐步开始用于实际工业生产。

STT-MRAM的基本存储单元主要由一个磁隧道结(英文全称：Magnetic TunnelJunction，英文缩写：MTJ)与一个N型金属氧化物半导体晶体管(英文全称：N-Type-Metal-Oxide-Semiconductor-Transistor，英文缩写NMOS)串联构成。MTJ主要由三层薄膜构成，即上下两层为铁磁层，中间为隧穿层，其中一个铁磁层的磁化方向是固定的，称为固定层，而另一个铁磁层的磁化方向为可翻转的，称为自由层。通过改变自由层的磁化方向可以改变MTJ的电阻状态，即当自由层与固定层的磁化方向相同时，MTJ呈现出低电阻状态，表示为PState；反之，MTJ呈现出高电阻状态，表示为AP State。

在存储器中采用自旋转移力矩STT(英文全称：Spin Transfer Torque，英文缩写：STT)方式，由于其简单的翻转方法(只需采用一个双向电流源便可实现MTJ自由层磁化方向的翻转)、低功耗和短的翻转时间，被认为是一种最有前途的改变MTJ自由层磁化方向的机制。

当MTJ处于AP State时，如果施加在其上的电流I+(从MTJ自由层流向固定层)大于其临界翻转电流I_AP-P(高电阻状态翻转到低电阻状态的临界转化电流)，则可实现自由层磁化方向的翻转，使得MTJ处P State；反之，当MTJ处于P State时，如果施加在其上的电流I-(从MTJ固定层流向自由层)大于其临界翻转电流I_P-AP(低电阻状态翻转到高电阻状态的临界转化电流)，则可实现自由层磁化方向的翻转，使得MTJ处于AP State。

采用STT方式来实现磁化方向翻转的过程是随机的，即其可能致使MTJ自由层的磁化方向不能成功翻转，导致一些写错误，即数据信息不能正确地存储到MTJ中。

目前，通过增大写电流脉冲的幅度或者其脉冲宽度可以提高MTJ自由层磁化方向翻转概率，为了提高数据的写正确率，目前主流的解决方案是采用固定的长的写电流脉冲。

虽然采用固定的长的写电流脉冲可以提高MTJ自由层磁化方向翻转的概率，由于STT翻转的随机性，MTJ可能在写电流脉冲内的任何时刻发生状态的翻转，即大多数MTJ会在写电流脉冲内发生状态的翻转，这样一来就不可避免地增大了写时延，进而造成写功耗的浪费。

发明内容

本发明实施例提供了一种写电路及存储器，提高了写可靠性和写速度，避免了写功耗的浪费。

本发明实施例第一方面提供了一种写电路，应用于存储器，包括控制电路，写电流产生模块，列选通电路和电压检测模块；

所述控制电路与存储器的控制器和所述写电流产生模块连接；所述写电流产生模块与所述电压检测模块、所述列选通电路和存储阵列分别连接；所述电压检测模块还与所述列选通电路和所述存储阵列分别连接；所述列选通电路还与所述存储阵列和所述控制电路连接；

其中，所述控制电路用于接收所述控制器输入的数据信息和写使能信号，产生待写入数据信息及写电流激活信号，并将所述待写入数据信息及所述写电流激活信号输出至所述写电流产生模块；所述写电流产生模块用于在接收到所述待写入的数据信息及所述写电流激活信号后，产生一个方向由所述待写入数据信息决定的写电流；所述控制电路还用于控制所述列选通电路在所述存储阵列中选通用于存储所述待写入数据信息的存储单元；所述电压检测模块用于检测所述待写入数据信息写操作是否完成，并在所述待写入数据信息写操作完成时，将写操作完成信号反馈给所述写电流产生模块；所述写电流产生模块还用于在接收到所述电压检测模块反馈的所述写操作完成信号时，关闭写电流，并将所述写操作完成信号反馈给所述控制电路；所述控制电路还用于将所述写操作完成信号反馈给所述控制器。

结合本发明实施例的第一方面，在本发明实施例的第一方面的第一种可能的实现方式中，所述写电流激活信号为小于2ns正电压脉冲。

结合本发明实施例的第一方面或第一方面的第一种可能的实现方式，在本发明实施例的第一方面的第二种可能的实现方式中，

所述写电流产生模块包括反馈电路、写电流产生电路；

所述反馈电路分别与所述控制电路和所述写电流产生电路连接；所述写电流产生电路还与所述控制电路连接；

其中，所述写电流产生电路用于接收所述控制电路输出的待写入的数据信息，并接收所述控制电路输出的写电流激活信号，产生一个方向由所述待写入数据信息决定的写电流；所述写电流产生电路还用于接收所述电压检测模块返回的写操作完成信号，在接收到所述写操作完成信号时，关闭写电流，并将所述写操作完成信号通过所述反馈电路反馈给所述控制电路。

结合本发明实施例的第一方面的第二种可能的实现方式，在本发明实施例的第一方面的第三种可能的实现方式中，

所述控制电路包括写电流激活信号输出端口、待写入数据信息输出端口和反馈信号输入端口，所述写电流激活信号输出端口和待写入数据信息输出端口与所述写电流产生电路连接，所述反馈信号输入端口与所述反馈电路连接。

结合本发明实施例的第一方面的第三种可能的实现方式，在本发明实施例的第一方面的第四种可能的实现方式中，

所述写电流产生电路包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一反相器、第二反相器；

其中，所述第二NMOS管的漏极与所述第一NMOS管的源极连接，所述第二NMOS管的源极接地，所述第二NMOS管的栅极与所述第一反相器的输入端连接，所述第一反相器的输入端连接所述第一NMOS管的栅极和所述第五NMOS管的漏极；所述第一NMOS管的漏极与电源连接，所述第五NMOS管的源极与所述电压检测电路连接；

所述写电流激活信号输出端口与所述第五NMOS管的栅极连接，所述待写入数据信息输出端口分别与所述第一反相器的输入端口和所述第二NMOS管的栅极连接；所述反馈信号输入端口与所述反馈电路的第一端口连接；

所述反馈电路的第二端口与所述第四NMOS管的栅极和所述第二反相器的输入端口连接，所述第四NMOS管的源极接地，所述第四NMOS管的漏极与所述第三NMOS管的源极和所述电压检测电路连接，所述第三NMOS管的栅极分别与所述电压检测电路和所述第二反相器的输入端口，所述第三NMOS管的漏极连接所述电源。

结合本发明实施例的第一方面的第三种可能的实现方式，在本发明实施例的第一方面的第五种可能的实现方式中，

所述反馈电路为包括一个输入端口和一个输出端口的异或逻辑电路，所述异或逻辑电路的输入端口为所述反馈电路的第二端口，所述异或逻辑电路的输出端口为所述反馈电路的第一端口。

结合本发明实施例的第一方面至第一方面的第五种可能的实现方式，在本发明实施例的第一方面的第六种可能的实现方式中，

所述电压检测模块包括第一电压检测电路、第二电压检测电路和电压上拉电路；

所述第一电压检测电路与所述写电流产生模块、所述列选通电路、所述电压上拉电路分别连接；所述第二电压检测电路与所述写电流产生模块，所述电压上拉电路分别连接；

所述第一电压检测电路用于实时检测所述存储单元与所述写电流产生模块之间连接线上的第一节点电压，判断所述第一节点电压是否发生变化，并将检测结果输出至所述电压上拉电路，所述电压上拉电路用于在所述第一节点电压达到预设第一阈值时，拉高所述写电流产生模块与所述电压上拉电路之间连接线上的第二节点电压；所述第二电压检测电路用于实时检测所述第二节点电压是否发生变化，并在所述第二节点电压达到预设第二阈值时，确定所述待写入数据信息写操作完成，反馈写操作完成信号给所述写电流产生模块。

结合本发明实施例的第一方面的第六种可能的实现方式，在本发明实施例的第一方面的第七种可能的实现方式中，

所述第一电压检测电路包括第三反相器和第四反相器；

所述第三反相器的输入端分别连接所述存储单元与所述写电流产生模块，所述第三反相器的输出端连接所述第四反相器的输入端，所述第四反相器的输出端连接所述电压上拉电路。

结合本发明实施例的第一方面的第七种可能的实现方式，在本发明实施例的第一方面的第八种可能的实现方式中，

所述电压上拉电路包括第六NMOS管；

所述第六NMOS管的栅极连接所述第四反相器的输出端，所述第六NMOS管的源极连接所述第二电压检测电路，所述第六NMOS管的漏极连接所述电源。

结合本发明实施例的第一方面的第六种可能的实现方式至第一方面的第八种可能的实现方式，在本发明实施例的第一方面的第九种可能的实现方式中，

所述第二电压检测电路包括第五反相器和第六反相器，所述第五反相器的输入端连接所述电压上拉电路和所述写电流产生模块，所述第五反相器的输出端连接所述第六反相器的输入端，所述第六反相器的输出端连接所述写电流产生模块。

结合本发明实施例的第一方面的第九种可能的实现方式至，在本发明实施例的第一方面的第十种可能的实现方式中，

在所述写电流产生电路包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一反相器、第二反相器，所述反馈电路为包括一个输入端口和一个输出端口的异或逻辑电路，所述第一电压检测电路包括第三反相器和第四反相器，所述电压上拉电路包括第六NMOS管的情况下；

所述第三反相器的输入端分别连接所述存储单元、所述第一NMOS管和第二NMOS管；所述第四反相器的输出端连接所述第六NMOS管的栅极；所述第六NMOS管的源极连接所述第五反相器的输入端、所述第三NMOS管的源极和所述第四MOS管的漏极；所述第六反相器的输出端连接所述第三NMOS管的栅极和所述第二反相器的输入端。

本发明实施例第二方面提供了一种存储器，包括控制器，至少一个写电路和存储阵列；

所述控制器与所述写电路连接，所述写电路连接所述存储阵列；

所述写电路如第一方面中任一所述的写电路；

所述控制器包括数据信息输出端口和写使能信号输出端口，反馈信号输入端口；所述数据信息输出端口、所述写使能信号输出端口，所述反馈信号输入端口与所述写电路中的控制电路连接。

从以上技术方案可以看出，本发明实施例具有以下优点：

本发明实施例中写电路可检测写操作是否完成，并在写操作完成后立即关闭写电流，从而提高存储器写可靠性，避免写功耗的浪费，当当前写操作完成后，反馈电路反馈给控制电路，控制电路再将写电流操作完成信号反馈给外部控制器，告之当前写操作已完成，可以进行下比特数据信息的写入操作，从而提高存储器写速度。

附图说明

图1-a是STT-MRAM的基本存储单元结构示意图；

图1-b是MTJ翻转示意图；

图2-a是传统写电路的示意图；

图2-b是传统写电路的操作示意图；

图3是本发明实施例中提供的一种存储器结构示意图；

图4是本发明实施例中提供的另一种存储器结构示意图；

图5是本发明实施例中提供的另一种存储器结构示意图；

图6是本发明实施例中提供的另一种存储器结构示意图；

图7是本发明实施例中提供的另一种存储器结构示意图；

图8是本发明实施例中提供的另一种存储器结构示意图；

图9是本发明实施例中提供的另一种存储器结构示意图。

具体实施方式

本发明实施例提供了一种写电路及存储器，提高了写可靠性和写速度，避免了写功耗的浪费。

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

为了方便理解本发明实施例，首先在此介绍本发明实施例描述中会引入的几个要素；

自旋转移力矩磁存储器(英文全称：Spin Transfer Torque Magnetic RandomAccess Memory，英文缩写：STT-MRAM)的基本存储单元主要由一个磁隧道结(英文全称：Magnetic Tunnel Junction，英文缩写：MTJ)与一个N型金属氧化物半导体晶体管NMOS串联构成，如图1-a所示：整个存储单元夹在字线(英文全称：Bit Line，英文缩写：BL)和源线(英文全称：Source Line，英文缩写：SL)之间，其中MTJ用于数据存储，而NMOS晶体管用于对存储单元的访问控制，其栅极被称作字线(英文全称：Word Line，英文缩写：WL)，MTJ主要由三层薄膜构成，即上下两层为铁磁层，中间为隧穿层，其中一个铁磁层的磁化方向是固定的，称为固定层，而另一个铁磁层的磁化方向为可翻转的，称为自由层。通过改变自由层的磁化方向可以改变MTJ的电阻状态，即当自由层与固定层的磁化方向相同时，MTJ呈现出低电阻状态，表示为P State；反之，MTJ呈现出高电阻状态，表示为AP State。即每个MTJ可用来存储1比特数据信息，例如P State对应数据信息1，AP State则对应数据信息0。

在存储器中采用自旋转移力矩STT(英文全称：Spin Transfer Torque，英文缩写：STT)方式，由于其简单的翻转方法(只需采用一个双向电流源便可实现MTJ自由层磁化方向的翻转)、低功耗和短的翻转时间，被认为是一种最有前途的改变MTJ自由层磁化方向的机制。

如图1-b所示：当MTJ处于AP State时，如果施加在其上的电流I+(从MTJ自由层流向固定层)大于其临界翻转电流I_AP-P(高电阻状态翻转到低电阻状态的临界转化电流)，则可实现自由层磁化方向的翻转，使得MTJ处于P State；反之，当MTJ处于P State时，如果施加在其上的电流I-(从MTJ固定层流向自由层)大于其临界翻转电流I_P-AP(低电阻状态翻转到高电阻状态的临界转化电流)，则可实现自由层磁化方向的翻转，使得MTJ处于AP State。

采用STT方式来实现磁化方向翻转的过程是随机的，即其可能致使MTJ自由层的磁化方向不能成功翻转，导致一些写错误，即数据信息不能正确地存储到MTJ中。

实验测试结果表明，通过增大写电流脉冲的幅度或者其脉冲宽度可以提高MTJ自由层磁化方向翻转概率。为了提高数据的写正确率，目前主流的解决方案是采用固定的长的写电流脉冲。图2-a为传统写电路的示意图，其中WL用来选择待写入数据信息的MTJ,待写入的数据信息Data_In用来控制写电流的方向及写电流脉冲的宽度。

图2-b为传统写电路的操作示意图，当采用固定的长的写电流脉冲来提高写可靠性时，由于STT翻转的随机性，MTJ可能在写电流脉冲内的任何时刻发生状态的翻转，即大多数MTJ会在写电流脉冲内发生状态的翻转。例如MTJ1经过Tswitch1发生状态的翻转，MTJ2经过Tswitch2发生状态的翻转。但这样一来就不可避免地增大了写时延，进而造成写功耗的浪费。

为了解决这一矛盾，即同时提高写可靠性及写速度，本发明实施例中提供了一种写电路及存储器，本发明实施例可以应用在STT-MRAM或双极性阻变存储器中。

下面详细介绍本发明实施例。

本发明实施例中提供的存储器包括控制器10、存储阵列20和写电路30，存储阵列可以是由多个按行和列的形式排列的存储单元组成，例如STT-MRAM存储单元。

本发明实施例中存储器的一个实施例如图3所示，包括控制器10、存储阵列20和写电路30，其中写电路30包括控制电路301，写电流产生模块302，列选通电路303和电压检测模块304；

所述控制电路301与存储器的控制器10和所述写电流产生模块302连接；所述写电流产生模块302与所述电压检测模块304、所述列选通电路303和存储阵列20分别连接；所述电压检测模块304还与所述列选通电路303和所述存储阵列20分别连接；所述列选通电路303还与所述存储阵列20和所述控制电路301连接；

其中，所述控制电路301用于接收所述控制器10输入的数据信息和写使能信号，产生待写入数据信息及写电流激活信号，并将所述待写入数据信息及写电流激活信号输出至所述写电流产生模块302；所述写电流产生模块302用于在接收到所述待写入的数据信息及所述写电流激活信号后，产生一个方向由所述待写入数据信息决定的写电流；所述控制电路301还用于控制所述列选通电路303在所述存储阵列20中选通用于存储所述待写入数据信息的存储单元；所述电压检测模块304用于检测所述待写入数据信息写操作是否完成，并在所述待写入数据信息写操作完成时，将写操作完成信号反馈给所述写电流产生模块302；所述写电流产生模块302还用于在接收到所述电压检测模块304返回的所述写操作完成信号时，关闭写电流，并将所述写操作完成信号反馈给所述控制电路301；所述控制电路301还用于将所述写操作完成信号反馈给所述控制器10。

本发明实施例中写电路电压检测模块304可检测写操作是否完成，写电流产生模块302在写操作完成后立即关闭写电流，从而提高存储器写可靠性，避免写功耗的浪费，当当前写操作完成后，写电流产生模块302通过将写电流操作完成信号反馈给控制电路301，控制电路301再将写电流操作完成信号反馈给外部控制器10，告之当前写操作已完成，可以进行下比特数据信息的写入操作，从而提高存储器写速度。

可选的，所述写电流激活信号为短电压脉冲，即保证写电流激活信号脉冲持续时间远小于写操作完成时间，优选的，所述写电流激活信号为小于2ns(纳秒)正电压脉冲，由于写电流激活信号WA为一个短电压脉冲，因此其可降低写电路功耗。

本发明实施例中存储器的另一个实施例如图4所示，可选的，所述写电流产生模块302可以包括反馈电路3021、写电流产生电路3022；所述反馈电路3021分别与所述控制电路301和所述写电流产生电路3022连接；所述写电流产生电路3022还与所述控制电路301连接；

其中，所述写电流产生电路3022用于接收所述控制电路301输出的待写入的数据信息，并接收所述控制电路301输出的写电流激活信号，产生一个方向由所述待写入数据信息决定的写电流；所述写电流产生电路3022还用于接收所述电压检测模块304返回的写操作完成信号，在接收到所述写操作完成信号时，关闭写电流，并将所述写操作完成信号通过所述反馈电路3021反馈给所述控制电路301。

可选的，所述控制电路301包括写电流激活信号输出端口、待写入数据信息输出端口和反馈信号输入端口，所述写电流激活信号输出端口和待写入数据信息输出端口与所述写电流产生电路3022连接，所述反馈信号输入端口与所述反馈电路3021连接。

可选的，本发明实施例中存储器的另一个实施例如图5所示，所述写电流产生电路3022可以包括第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第一反相器Inv.1、第二反相器Inv.2；

其中，所述第二NMOS管N2的漏极与所述第一NMOS管N1的源极连接，所述第二NMOS管N2的源极接地，所述第二NMOS管N2的栅极与所述第一反相器Inv.1的输入端连接，所述第一反相器Inv.1的输入端连接所述第一NMOS管N1的栅极和所述第五NMOS管N5的漏极；所述第一NMOS管N1的漏极与所述电源连接，所述第五NMOS管N5的源极与所述电压检测电路304连接；

所述写电流激活信号输出端口与所述第五NMOS管N5的栅极连接，所述待写入数据信息输出端口分别与所述第一反相器Inv.1的输入端口和所述第二NMOS管N2的栅极连接；所述反馈信号输入端口与所述反馈电路3021的第一端口连接；

所述反馈电路3021的第二端口与所述第四NMOS管N4的栅极和所述第二反相器Inv.2的输入端口连接，所述第四NMOS管N4的源极接地，所述第四NMOS管N4的漏极与所述第三NMOS管N3的源极和所述电压检测电路304连接，所述第三NMOS管N3的栅极分别与所述电压检测电路304和所述第二反相器Inv.2的输入端口，所述第三NMOS管N3的漏极连接所述电源Vdd。

可选的，本发明实施例中存储器的另一个实施例如图5所示，所述反馈电路3021为包括一个输入端口和一个输出端口的异或逻辑电路XOR，所述异或逻辑电路的输入端口为所述反馈电路3021的第二端口，所述异或逻辑电路的输出端口为所述反馈电路3021的第一端口。

可选的，列选通电路可以是现有的列选通电路，存储单元可以是STT-MRAM存储单元，此时，列选通电路连接控制电路和存储阵列中存储单元的位线BL。

可选的，本发明实施例中存储器的另一个实施例如图6所示，所述电压检测模块304包括第一电压检测电路3041、第二电压检测电路3042和电压上拉电路3043；

所述第一电压检测电路3041与所述写电流产生模块302、所述列选通电路303、所述电压上拉电路3043分别连接；所述第二电压检测电路3042与所述写电流产生模块302，所述电压上拉电路3043分别连接；

所述第一电压检测电路3041用于实时检测所述存储单元与所述写电流产生模块之间连接线上的第一节点电压，判断所述第一节点电压是否发生变化，并将检测结果输出至所述电压上拉电路3043，所述电压上拉电路3043用于在所述第一节点电压达到预设第一阈值时，拉高所述写电流产生模块302与所述电压上拉电路3043之间连接线上的第二节点电压；所述第二电压检测电路3042用于实时检测所述第二节点电压是否发生变化，并在所述第二节点电压达到预设第二阈值时，确定所述待写入数据信息写操作完成，反馈写操作完成信号给所述写电流产生模块302。

可选的，本发明实施例中存储器的另一个实施例如图7所示，所述第一电压检测电路3041包括第三反相器Inv.3和第四反相器Inv.4；所述第三反相器Inv.3的输入端分别连接所述存储单元与所述写电流产生模块302，所述第三反相器Inv.3的输出端连接所述第四反相器Inv.4的输入端，所述第四反相器Inv.4的输出端连接所述电压上拉电路3043。

可选的，如图7所示，所述电压上拉电路3043包括第六NMOS管N6；

所述第六NMOS管N6的栅极连接所述第四反相器Inv.4的输出端，所述第六NMOS管N6的源极连接所述第二电压检测电路3042，所述第六NMOS管N6的漏极连接所述电源Vdd。

可选的，如图7所示，所述第二电压检测电路3042包括第五反相器Inv.5和第六反相器Inv.6，所述第五反相器Inv.5的输入端连接所述电压上拉电路和所述写电流产生模块302，所述第五反相器Inv.5的输出端连接所述第六反相器Inv.6的输入端，所述第六反相器Inv.6的输出端连接所述写电流产生模块302。

作为优选，本发明实施例中存储器的另一个实施例如图8所示，在所述写电流产生电路3022可以包括第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第一反相器Inv.1、第二反相器Inv.2，所述反馈电路为包括一个输入端口和一个输出端口的异或逻辑电路，所述第一电压检测电路3041包括第三反相器Inv.3和第四反相器Inv.4，所述电压上拉电路3043包括第六NMOS管N6的情况下；

所述第三反相器Inv.3的输入端分别连接所述存储单元、所述第一NMOS管N1和第二NMOS管N2；所述第四反相器Inv.4的输出端连接所述第六NMOS管N6的栅极；所述第六NMOS管N6的源极连接所述第五反相器Inv.5的输入端、所述第三NMOS管N3的源极和所述第四MOS管N4的漏极；所述第六反相器Inv.6的输出端连接所述第三NMOS管N3的栅极和所述第二反相器Inv.2的输入端。

如图8所示，存储器包括控制器、反馈电路、写电流产生电路、列选通电路，存储阵列，电压检测电路1(第一电压检测电路)、电压检测电路2(第二电压检测电路)、电压上拉电路；其中写电流产生电路由5个NMOS管(N1，N2，N3，N4，N5)及2个反相器(Inv.1，Inv.2)构成；存储阵列由多个按行和列的形式排列的STT-MRAM存储单元组成，其中，图中仅示意性地给出了其中一个存储单元的结构，不因以此为限；电压检测电路1由两个反相器(Inv.3，Inv.4)级联构成；电压检测电路2是由两个反相器(Inv.5，Inv.6)级联构成；电压上拉电路由1个NMOS管,N6构成；反馈电路为一个异或逻辑(XOR)电路。

控制器的功能是根据控制电路得到的反馈信号FB产生新的数据信息Data及写使能信号WEN；控制电路的功能是根据反馈电路产生的反馈信号FB和控制器产生的数据信息Data及写使能信号WEN产生待写入的数据信息及写电流激活信号；写电流产生电路的功能是在写电流激活信号的刺激下确保写电流产生电路产生一个方向由待写入数据信息决定的写电流；电压检测电路1的功能是实时检测T211端口电压的变化；电压上拉电路的功能是根据电压检测电路1的检测结果决定是否拉高T212端口电压；电压检测电路2的功能是实时检测T212端口电压的变化，并将检测结果反馈给写电流产生电路，从而实现当写操作完成后立即关闭写电流；反馈电路的功能是当写操作完成后通过FB反馈给控制电路，然后其再反馈给外部控制器，告之可以进行下比特数据信息的写入操作。

下面结合图8，以STT-MRAM存储器为例进行介绍，此时存储阵列为STT-MRAM存储阵列，控制电路为STT-MRAM控制电路；

当STT-MRAM进行数据信息的写入操作时，数据信息Data可以为0，也可以为1。SRR-MRAM控制电路根据反馈电路的反馈信号FB及控制器产生的数据信息Data和写使能信号WEN产生待写入数据信息Data_In和写电路激活信号WA，若反馈信号FB有效，即表示当前没有数据信息的写入操作或者上比特数据信息已完成写操作，在写电路激活信号WA的刺激下，写电流产生电路将产生一个方向由待写入数据信息Data_In决定的写电流，否则STT-MRAM控制电路不会产生新的待写入数据信息Data_In和写电路激活信号WA，本实施例中，写电路激活信号WA为一短脉冲，其作用是在每次写操作开始时激活写电流产生电路根据待写入的数据信息Data_In产生需要的写电流，但在之后的数据信息写入过程中不再需要。

本发明实施例中预先定义：MTJ处于低电阻状态(P State)表示其存储的数据信息为1；反之表示其存储的数据信息为0。Data_In为高电平(1)表示待写入数据信息为1，反之表示待写入数据信息为0。

当待写入的数据信息Data_In与所选中的MTJ中存储的数据信息不相同时：

当待写入数据信息Data_In变为0时，在写电路激活信号WA的刺激下，写电流产生电路中的NMOS管N1、N4导通，其余的NMOS关闭，其将产生一个可以使所选中的MTJ从低电阻状态(P State)翻转到高电阻状态(AP State)的方向的写电流；一旦写操作完成，即MTJ从低电阻状态变为高电阻状态，T211端口电压变大，其可被电压检测电路1感知，并通过电压上拉电路拉高T212端口电压；而T212端口电压的变化能被电压检测电路2感知，进而导通N3、关闭N4，从而关闭写电流；并通过反馈电路将信号FB(该比特数据信息已完成写操作)反馈给STT-MRAM控制电路，其再将FB反馈给外部控制器，告之当前写操作已完成，可以进行下比特数据信息的写入操作；

当待写入的数据信息变为1时，在写电路激活信号WA的刺激下，写电流产生电路中的NMOS管N2、N3导通，其余的NMOS关闭，写电流产生电路将产生一个可以使所选中的MTJ从高电阻状态(AP State)翻转到低电阻状态(P State)的方向的写电流；一旦写操作完成，即MTJ从高电阻状态变为低电阻状态，T212端口电压变小，其可被电压检测电路2感知，进而导通N4、关闭N3，从而关闭写电流，并通过反馈电路将信号FB(该比特数据信息已完成写操作)反馈给STT-MRAM控制电路，其再将FB反馈给外部控制器，告之当前写操作已完成，可以进行下比特数据信息的写入操作。

与传统写电路相比，当待写入的数据信息Data_In与所选中的MTJ中存储的数据信息不相同时，本发明实施例可实时检测数据信息的写入操作是否完成，并在完成后立即关闭写电流，并通过FB反馈给STT-MRAM控制电路，其再将反馈信号FB反馈给外部控制器，告之当前写操作已完成，可以进行下比特数据信息的写入操作，从而提高写可靠性及写速度。

当待写入的数据信息Data_In与所选中的MTJ中存储的数据信息相同时：

当待写入的数据信息Data_In为0，而所选中的MTJ处于AP State，即所存储的数据信息为0时，在写电路激活信号WA的刺激下，写电流产生电路中的NMOS管N1、N4导通，其余的NMOS关闭，其产生的写电流不能使所选中的MTJ从高电阻状态(AP State)翻转到低电阻状态(P State)；一旦WA失效，T211端口电压会立即变大，其可被电压检测电路1感知，并通过电压上拉电路拉高T212端口电压；而T212端口电压的变化能被电压检测电路2感知，进而导通N3、关闭N4，从而关闭写电流；并通过反馈电路将信号FB(该比特数据信息已完成写操作)反馈给STT-MRAM控制电路，其再将FB反馈给外部控制器，告之当前写操作已完成，可以进行下比特数据信息的写入操作；

当待写入的数据信息Data_In为1，而所选中的MTJ处于P State，即所存储的数据信息为1时，在写电路激活信号WA的刺激下，写电流产生电路中的NMOS管N2、N3导通，其余的NMOS关闭，其产生的写电流，其不能使所选中的MTJ从低电阻状态(P State)翻转到高电阻状态(AP State)；一旦WA失效，T212端口电压立即变小，其可被电压检测电路2感知，进而导通N4、关闭N3，从而关闭写电流，并通过反馈电路将信号FB(该比特数据信息已完成写操作)反馈给STT-MRAM控制电路，其再将FB反馈给外部控制器，告之当前写操作已完成，可以进行下比特数据信息的写入操作。

与传统写电路相比，当待写入的数据信息Data_In与所选中的MTJ中存储的数据信息相同时，本发明实施例中写电路可检测出所选中的MTJ存储的数据信息，从而不进行数据信息的写入操作，减小磨损，提高写速度。

本发明实施例中，在图8所示实施例的基础上可以有一些变形，例如如图9所示，写电流产生电路中，P1、P3为PMOS管，N2、N4、N5为NMOS管，此时，写电流产生电路包括两个PMOS管(P1、P3)、三个NMOS管(N2、N4、N5)，第二电压检测电路(电压检测电路2)包括三个反相器(inv.2，inv.5，inv.6)，电压上拉电路、第一电压检测电路(电压检测电路1)与图8中实施例中相同，此处不再赘述。

其中，N5的栅极还是连接所述控制电路的写电流激活信号输出端口(输出WA信号的端口)，N5的源极分别连接inv.6的输出端和inv.2的输入端，控制电路的待写入数据信息输出端口分别连接P1的栅极和N2的栅极，以及N5的漏极，P1的漏极连接电源Vdd，P1的源极连接N2的漏极，N2的源极接地，N4的源极接地，N4的漏极连接P3的源极和栅极，以及XOR逻辑电路(反馈电路)和inv.2的输出端，P3的栅极还连接XOR逻辑电路和inv.2的输出端，P3的漏极连接电源Vdd。

下面介绍图9所示写电路工作原理：

当待写入的数据信息Data_In与所选中的MTJ中存储的数据信息不相同时：

当待写入数据信息Data_In变为0时，在写电路激活信号WA的刺激下，写电流产生电路中的PMOS管P1和NMOS管N4导通，其余的NMOS管和PMOS管关闭，其将产生一个可以使所选中的MTJ从低电阻状态(P State)翻转到高电阻状态(AP State)的方向的写电流；一旦写操作完成，即MTJ从低电阻状态变为高电阻状态，T211端口电压变大，其可被电压检测电路1感知，并通过电压上拉电路拉高T212端口电压；而T212端口电压的变化能被电压检测电路2感知，进而导通P3、关闭N4，从而关闭写电流；并通过反馈电路将信号FB(该比特数据信息已完成写操作)反馈给STT-MRAM控制电路，其再将FB反馈给外部控制器，告之当前写操作已完成，可以进行下比特数据信息的写入操作；

当待写入的数据信息变为1时，在写电路激活信号WA的刺激下，写电流产生电路中的NMOS管N2和PMOS管P3导通，其余的NMOS管和PMOS管关闭，写电流产生电路将产生一个可以使所选中的MTJ从高电阻状态(AP State)翻转到低电阻状态(P State)的方向的写电流；一旦写操作完成，即MTJ从高电阻状态变为低电阻状态，T212端口电压变小，其可被电压检测电路2感知，进而导通N4、关闭P3，从而关闭写电流，并通过反馈电路将信号FB(该比特数据信息已完成写操作)反馈给STT-MRAM控制电路，其再将FB反馈给外部控制器，告之当前写操作已完成，可以进行下比特数据信息的写入操作。

与传统写电路相比，当待写入的数据信息Data_In与所选中的MTJ中存储的数据信息不相同时，本发明实施例可实时检测数据信息的写入操作是否完成，并在完成后立即关闭写电流，并通过FB反馈给STT-MRAM控制电路，其再将反馈信号FB反馈给外部控制器，告之当前写操作已完成，可以进行下比特数据信息的写入操作，从而提高写可靠性及写速度。

当待写入的数据信息Data_In与所选中的MTJ中存储的数据信息相同时：

当待写入的数据信息Data_In为0，而所选中的MTJ处于AP State，即所存储的数据信息为0时，在写电路激活信号WA的刺激下，写电流产生电路中的PMOS管P1和NMOS管N4导通，其余的NMOS管和PMOS管关闭，其产生的写电流不能使所选中的MTJ从高电阻状态(APState)翻转到低电阻状态(P State)；一旦WA失效，T211端口电压会立即变大，其可被电压检测电路1感知，并通过电压上拉电路拉高T212端口电压；而T212端口电压的变化能被电压检测电路2感知，进而导通P3、关闭N4，从而关闭写电流；并通过反馈电路将信号FB(该比特数据信息已完成写操作)反馈给STT-MRAM控制电路，其再将FB反馈给外部控制器，告之当前写操作已完成，可以进行下比特数据信息的写入操作；

当待写入的数据信息Data_In为1，而所选中的MTJ处于P State，即所存储的数据信息为1时，在写电路激活信号WA的刺激下，写电流产生电路中的NMOS管N2和PMOS管P3导通，其余的NMOS管和PMOS管关闭，其产生的写电流，其不能使所选中的MTJ从低电阻状态(PState)翻转到高电阻状态(AP State)；一旦WA失效，T212端口电压立即变小，其可被电压检测电路2感知，进而导通N4、关闭P3，从而关闭写电流，并通过反馈电路将信号FB(该比特数据信息已完成写操作)反馈给STT-MRAM控制电路，其再将FB反馈给外部控制器，告之当前写操作已完成，可以进行下比特数据信息的写入操作。

与传统写电路相比，当待写入的数据信息Data_In与所选中的MTJ中存储的数据信息相同时，本发明实施例中写电路可检测出所选中的MTJ存储的数据信息，从而不进行数据信息的写入操作，减小磨损，提高写速度。

本发明实施例中，还同时提供一种写电路，所述写电路为如上所述存储器实施例中任一所述的写电路30，此处不再赘述。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

本发明实施例还提供一种计算机存储介质，其中，该计算机存储介质可存储有程序，该程序执行时包括上述方法实施例中记载的至少XXX方法的部分或全部步骤。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-OnlyMemory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (12)

1.一种写电路，应用于存储器，其特征在于，包括控制电路，写电流产生模块，列选通电路和电压检测模块；

所述控制电路与存储器的控制器和所述写电流产生模块连接；所述写电流产生模块与所述电压检测模块、所述列选通电路和存储阵列分别连接；所述电压检测模块还与所述列选通电路和所述存储阵列分别连接；所述列选通电路还与所述存储阵列和所述控制电路连接；

其中，所述控制电路用于接收所述控制器输入的数据信息和写使能信号，产生待写入数据信息及写电流激活信号，并将所述待写入数据信息及所述写电流激活信号输出至所述写电流产生模块；所述写电流产生模块用于在接收到所述待写入数据信息及所述写电流激活信号后，产生一个方向由所述待写入数据信息决定的写电流；所述控制电路还用于控制所述列选通电路在所述存储阵列中选通用于存储所述待写入数据信息的存储单元；所述电压检测模块用于检测所述待写入数据信息写操作是否完成，并在所述待写入数据信息写操作完成时，将写操作完成信号反馈给所述写电流产生模块；所述写电流产生模块还用于在接收到所述电压检测模块反馈的所述写操作完成信号时，关闭写电流，并将所述写操作完成信号反馈给所述控制电路；所述控制电路还用于将所述写操作完成信号反馈给所述控制器。

2.根据权利要求1所述的电路，其特征在于，

所述写电流激活信号为小于2ns正电压脉冲。

3.根据权利要求1或2所述的电路，其特征在于，

所述写电流产生模块包括反馈电路、写电流产生电路；

所述反馈电路分别与所述控制电路和所述写电流产生电路连接；所述写电流产生电路还与所述控制电路连接；

其中，所述写电流产生电路用于接收所述控制电路输出的待写入的数据信息，并接收所述控制电路输出的写电流激活信号，产生一个方向由所述待写入数据信息决定的写电流；所述写电流产生电路还用于接收所述电压检测模块返回的写操作完成信号，在接收到所述写操作完成信号时，关闭写电流，并将所述写操作完成信号通过所述反馈电路反馈给所述控制电路。

4.根据权利要求3所述的电路，其特征在于，

所述控制电路包括写电流激活信号输出端口、待写入数据信息输出端口和反馈信号输入端口，所述写电流激活信号输出端口和待写入数据信息输出端口与所述写电流产生电路连接，所述反馈信号输入端口与所述反馈电路连接。

5.根据权利要求4所述的电路，其特征在于，

所述写电流产生电路包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一反相器、第二反相器；

其中，所述第二NMOS管的漏极与所述第一NMOS管的源极连接，所述第二NMOS管的源极接地，所述第二NMOS管的栅极与所述第一反相器的输入端连接，所述第一反相器的输入端连接所述第一NMOS管的栅极和所述第五NMOS管的漏极；所述第一NMOS管的漏极与电源连接，所述第五NMOS管的源极与所述电压检测电路连接；

所述写电流激活信号输出端口与所述第五NMOS管的栅极连接，所述待写入数据信息输出端口分别与所述第一反相器的输入端口和所述第二NMOS管的栅极连接；所述反馈信号输入端口与所述反馈电路的第一端口连接；

所述反馈电路的第二端口与所述第四NMOS管的栅极和所述第二反相器的输入端口连接，所述第四NMOS管的源极接地，所述第四NMOS管的漏极与所述第三NMOS管的源极和所述电压检测电路连接，所述第三NMOS管的栅极分别与所述电压检测电路和所述第二反相器的输入端口，所述第三NMOS管的漏极连接所述电源。

6.根据权利要求4所述的电路，其特征在于，

所述反馈电路为包括一个输入端口和一个输出端口的异或逻辑电路，所述异或逻辑电路的输入端口为所述反馈电路的第二端口，所述异或逻辑电路的输出端口为所述反馈电路的第一端口。

7.根据权利要求1或2所述的电路，其特征在于，

所述电压检测模块包括第一电压检测电路、第二电压检测电路和电压上拉电路；

所述第一电压检测电路与所述写电流产生模块、所述列选通电路、所述电压上拉电路分别连接；所述第二电压检测电路与所述写电流产生模块，所述电压上拉电路分别连接；

所述第一电压检测电路用于实时检测所述存储单元与所述写电流产生模块之间连接线上的第一节点电压，判断所述第一节点电压是否发生变化，并将检测结果输出至所述电压上拉电路，所述电压上拉电路用于在所述第一节点电压达到预设第一阈值时，拉高所述写电流产生模块与所述电压上拉电路之间连接线上的第二节点电压；所述第二电压检测电路用于实时检测所述第二节点电压是否发生变化，并在所述第二节点电压达到预设第二阈值时，确定所述待写入数据信息写操作完成，反馈写操作完成信号给所述写电流产生模块。

8.根据权利要求7所述的电路，其特征在于，

所述第一电压检测电路包括第三反相器和第四反相器；

所述第三反相器的输入端分别连接所述存储单元与所述写电流产生模块，所述第三反相器的输出端连接所述第四反相器的输入端，所述第四反相器的输出端连接所述电压上拉电路。

9.根据权利要求8所述的电路，其特征在于，

所述电压上拉电路包括第六NMOS管；

所述第六NMOS管的栅极连接所述第四反相器的输出端，所述第六NMOS管的源极连接所述第二电压检测电路，所述第六NMOS管的漏极连接电源。

10.根据权利要求7所述的电路，其特征在于，

所述第二电压检测电路包括第五反相器和第六反相器，所述第五反相器的输入端连接所述电压上拉电路和所述写电流产生模块，所述第五反相器的输出端连接所述第六反相器的输入端，所述第六反相器的输出端连接所述写电流产生模块。

11.根据权利要求10所述的电路，其特征在于，

在所述写电流产生电路包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一反相器、第二反相器，所述反馈电路为包括一个输入端口和一个输出端口的异或逻辑电路，所述第一电压检测电路包括第三反相器和第四反相器，所述电压上拉电路包括第六NMOS管的情况下；

所述第三反相器的输入端分别连接所述存储单元、所述第一NMOS管和第二NMOS管；所述第四反相器的输出端连接所述第六NMOS管的栅极；所述第六NMOS管的源极连接所述第五反相器的输入端、所述第三NMOS管的源极和所述第四NMOS管的漏极；所述第六反相器的输出端连接所述第三NMOS管的栅极和所述第二反相器的输入端。

12.一种存储器，其特征在于，包括控制器，至少一个写电路和存储阵列；

所述控制器与所述写电路连接，所述写电路连接所述存储阵列；

所述写电路如权利要求1至10中任一所述的写电路；

所述控制器包括数据信息输出端口和写使能信号输出端口，反馈信号输入端口；所述数据信息输出端口、所述写使能信号输出端口，所述反馈信号输入端口与所述写电路中的控制电路连接。