CN107644664A - 三维垂直型存储器电路及位线与字线电压配置方法 - Google Patents

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CN107644664A CN201710889441.5A CN201710889441A CN107644664A CN 107644664 A CN107644664 A CN 107644664A CN 201710889441 A CN201710889441 A CN 201710889441A CN 107644664 A CN107644664 A CN 107644664A
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李喜
王倩
李晓云
苗杰
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Abstract

本发明提供一种三维垂直型存储器电路及位线与字线电压配置方法，实现在对三维垂直型存储器进行读/写操作时，将所述三维垂直型存储器中的所有位线置为读不选择位线电压或写不选择位线电压，将其所有字线置为读不选择字线电压或写不选择字线电压，将其所有源线置为0V；待读/写脉冲信号到来时，将待操作存储单元的源线置为电源电压，同时对待操作存储单元所在的位线和字线进行电压配置，以使所述待操作存储单元两端的电压之差等于读操作电压或写操作电压，半选通存储单元两端的电压之差等于所述读操作电压的一半或所述写操作电压的一半。通过本发明所述电路及方法，实现所述存储器读出速度快，功耗低、工程实现性高、漏电少、读出正确率高。

Description

三维垂直型存储器电路及位线与字线电压配置方法
技术领域
本发明涉及集成电路技术领域，特别是涉及一种三维垂直型存储器电路及位线与字线电压配置方法。
背景技术
三维集成电路(3D-IC)是集成电路产业发展的方向之一。三维集成电路可分为晶圆——晶圆堆叠，裸片——晶圆堆叠和单片三维集成电路。其中，属于单片三维集成电路的三维存储器发展最快。
集成电路存储器被广泛应用于工业类和消费类电子产品。根据存储器能否掉电存储，又可被划分为易失存储器和非易失存储器。非易失存储器，包括闪存(flash memory)、磁存储器(magnetoresistive random-access memory，MRAM)、阻变存储器(resistancerandom-access memory，RRAM)、相变存储器(phase change memory，PCM)等。阻变存储器、相变存储器、磁存储器利用存储材料或存储器件在低阻态(low resistance state，LRS)与高阻态(high resistance state，HRS)时不同的电阻状态来实现数据的存储。通过特定的电脉冲将存储材料或存储器件实现从低阻态到高阻态的转变，称为RESET操作；实现从高阻态到低阻态的转变，称为SET操作。RESET操作和SET操作统称为写操作。
一种垂直型的三维存储结构被认为在密度和制造成本上具有优势。图1为三维垂直型存储器结构示意图。该结构中，在垂直方向形成多个圆柱形电极，作为本地位线(LBL)1312；在圆柱形电极的外围边墙填充存储材料；在平面方向形成多个平面电极，作为字线(WL)11；在圆柱形电极和平面电极的相交处形成存储单元1313；位线(BL)12位于圆柱形电极的底部，用于操作x方向的圆柱形电极；源线(SL)132通过垂直晶体管(VT)1311选择y方向的圆柱形电极；其中，共用一条源线的存储单元所在的区域被称为“页(page)”。与传统的二维存储器和三维交叉堆叠型存储器不同，单独的选通器件在三维垂直型存储器中不被允许。因此，三维垂直型存储器采用一种自选通单元(SSC)，该单元可以同时实现存储和选通的功能；当自选通单元两端电压小于其阈值电压且大于零时，自选通单元关闭，被认为处在半选通态。
如图2所示，传统的三维垂直型存储器位线与字线电压配置方法为：在对传统三维垂直型存储器进行读操作或写操作时，将其所有位线、字线及源线均置为0V；当读/写脉冲信号到来时，将选中存储单元所在的源线置为电源电压VDD，将所述选中存储单元所在的字线置为读/写操作电压VR/VW。此种三维垂直型存储器位线与字线电压配置方法有以下缺点：首先，子阵列中的大量存储单元会被同时读取，若BL的个数为1024，则一次会同时读取1024bit，数目过多，并不符合工程设计的要求；其次，字线上所有的存储单元都会被充电至读电压，而三维垂直型存储器中同一根字线上的存储单元是很多的，这会拉大瞬态读电流并减慢读取速度；最后，选中字线经存储单元至未选中位线，再经存储单元至未选中字线，存在多条漏电路径，易造成误读取。
因此，如何改善三维垂直型存储器位线与字线电压配置方法，实已成为本领域技术人员亟待解决的技术课题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维垂直型存储器电路及位线与字线电压配置方法，用于解决现有三维垂直型存储器位线与字线电压配置方法存在同时读取存储单元的数量过多，在对存储单元充电至读电压时，会拉大瞬态读电流并减慢读取速度及漏电路径较多，易造成误读取的问题。
为实现上述目的及其他相关目的，本发明提供一种三维垂直型存储器电路，所述三维垂直型存储器电路包括：
三维垂直型存储器，所述三维垂直型存储器包括在水平方向上与至少一条字线连接、在垂直方向上与至少一条位线连接的至少一个三维垂直型存储器子阵列，所述三维垂直型存储器子阵列包括至少一个阵列页及与所述阵列页连接的源线，其中，所述阵列页包括水平方向上的所述字线，垂直方向上通过垂直晶体管与所述位线对应连接的至少一条本地位线，及位于所述字线与所述本地位线交叉点的存储单元；
与所述字线连接的字线配置模块，用于根据地址信号选中一字线，以控制选中字线上的待操作存储单元，实现对其进行读操作或写操作；
与所述位线连接的位线配置模块，用于根据所述地址信号选中一位线，以控制选中位线上的待操作存储单元，实现对其进行读操作或写操作；
同时，在所述待操作存储单元进行读操作或写操作时，所述字线配置模块对各所述字线进行电压配置，所述位线配置模块对各所述位线进行电压配置，以使所述待操作存储单元两端的电压之差等于读操作电压或写操作电压，半选通存储单元两端的电压之差等于所述读操作电压的一半或所述写操作电压的一半。
优选地，所述字线配置模块包括：
字线译码单元，用于接收所述地址信号，并对所述地址信号进行处理，以输出多路字线控制信号；
字线控制模块，与所述字线译码单元连接，用于根据所述字线译码单元输出的多路字线控制信号控制各所述字线被选中或未被选中，并在读操作时，使被选中字线接地，未被选中字线接读不选择字线电压；在RESET操作时，使被选中字线接写操作电压，未被选中字线接写不选择字线电压；在SET操作时，使被选中字线接地，未被选中字线接写不选择字线电压。
优选地，所述字线控制模块包括分别与所述字线译码单元的多路输出端及各所述字线一一对应连接的多个字线控制单元，其中，所述字线控制单元包括：
读/写不选择字线电压电路，连接于所述字线译码单元及字线之间，用于在读操作或写操作时，将所述未被选中字线置为读不选择字线电压或写不选择字线电压；
字线接地电路，连接于所述字线译码单元及所述字线之间，用于在读操作及SET操作时，将所述被选中字线接地；
字线写操作电压电路，连接于所述字线译码单元及所述字线之间，用于在RESET操作时，将所述被选中字线置为写操作电压。
优选地，所述读/写不选择字线电压电路包括第一PMOS管，所述第一PMOS管的栅极与所述字线译码单元的一路输出端连接，所述第一PMOS管的源极接读不选择字线电压或写不选择字线电压，所述第一PMOS管的漏极与对应字线连接。
优选地，所述字线接地电路包括第一与门、第一反相器及第一NMOS管，所述第一与门的第一输入端与所述字线译码单元的一路输出端连接，所述第一与门的第二输入端与所述第一反相器的输出端连接，所述第一反相器的输入端接RESET控制信号，所述第一与门的输出端与所述第一NMOS管的栅极连接，所述第一NMOS管的源极接地，所述第一NMOS管的漏极与对应字线连接。
优选地，多个所述字线接地电路共用所述第一反相器。
优选地，所述字线写操作电压电路包括第二与门及第一传输门，所述第二与门的第一输入端与所述字线译码单元的一路输出端连接，所述第二与门的第二输入端接RESET控制信号，所述第二与门的输出端与所述第一传输门的控制端连接，所述第一传输门的输入端接写操作电压，所述第一传输门的输出端与对应字线连接。
优选地，所述位线配置模块包括：
位线译码单元，用于接收所述地址信号，并对所述地址信号进行处理，以输出多路位线控制信号；
位线控制模块，与所述位线译码单元连接，用于根据所述位线译码单元输出的多路位线控制信号控制各所述位线被选中或未被选中，并在读操作时，使被选中位线接读操作电压，未被选中位线接读不选择位线电压；在RESET操作时，使被选中位线接地，未被选中位线接写不选择位线电压；在SET操作时，使被选中位线接写操作电压，未被选中位线接写不选择位线电压。
优选地，所述位线控制模块包括分别与所述位线译码单元的多路输出端及各所述位线一一对应连接的多个位线控制单元，其中，所述位线控制单元包括：
读/写不选择位线电压电路，连接于所述位线译码单元及位线之间，用于在读操作或写操作时，将所述未被选中位线置为读不选择位线电压或写不选择位线电压；
位线读操作电压电路，连接于所述位线译码单元及位线之间，用于在读操作时，将所述被选中位线置为读操作电压；
位线接地电路，连接于所述位线译码单元及位线之间，用于在RESET操作时，将所述被选中位线接地；
位线写操作电压电路，连接于所述位线译码单元及位线之间，用于在SET操作时，将所述被选中位线置为写操作电压。
优选地，所述读/写不选择位线电压电路包括第二反相器，及第二NMOS管，所述第二反相器的输入端与所述位线译码单元的一路输出端连接，所述第二反相器的输出端与第二NMOS管的栅极连接，所述第二NMOS管的源极接读不选择位线电压或写不选择位线电压，所述第二NMOS管的漏极与对应位线连接。
优选地，所述位线读操作电压电路包括第三与门及第二传输门，所述第三与门的第一输入端与所述位线译码单元的一路输出端连接，所述第三与门的第二输入端接读信号，所述第三与门的输出端与第二传输门的控制端连接，所述第二传输门的输入端接读操作电压，所述第二传输门的输出端与对应位线连接。
优选地，所述位线接地电路包括第四与门及第三NMOS管，所述第四与门的第一输入端与所述位线译码单元的一路输出端连接，所述第四与门的第二输入端接RESET控制信号，所述第四与门的输出端与所述第三NMOS管的栅极连接，所述第三NMOS管的源极接地，所述第三NMOS管的漏极与对应位线连接。
优选地，所述位线写操作电压电路包括第五与门及第三传输门，所述第五与门的第一输入端与所述位线译码单元的一路输出端连接，所述第五与门的第二输入端接SET控制信号连接，所述第五与门的输出端与第三传输门的控制端连接，所述第三传输门的输入端接写操作电压，所述第三传输门的输出端与对应位线连接。
本发明还提供一种三维垂直型存储器的位线与字线电压配置方法，所述方法包括：
在对三维垂直型存储器进行读操作或写操作时，将所述三维垂直型存储器中的所有位线置为读不选择位线电压或写不选择位线电压，将所述三维垂直型存储器中的所有字线置为读不选择字线电压或写不选择字线电压，将所述三维垂直型存储器中的所有源线置为0V；
待读脉冲信号或写脉冲信号到来时，将待操作存储单元的源线置为电源电压，同时对待操作存储单元所在的位线和字线进行电压配置，以使所述待操作存储单元两端的电压之差等于读操作电压或写操作电压，所述读不选择位线与所述读不选择字线电压相等，均等于所述读操作电压的一半，所述写不选择位线电压与所述写不选择字线电压相等，均等于所述写操作电压的一半。
优选地，所述位线和字线的电压配置方法具体包括：
待读脉冲信号到来时，将待操作存储单元所在的位线置为读操作电压，将待操作存储单元所在的字线置为0V；
待RESET脉冲信号到来时，将待操作存储单元所在的位线置为0V，将待操作存储单元所在的字线置为写操作电压；
待SET脉冲信号到来时，将待操作存储单元所在的位线置为写操作电压，将待操作存储单元所在的字线置为0V。
优选地，所述读操作电压高于所述三维垂直型存储器中各存储单元的阈值电压，且介于所述存储单元的低阻态阈值电压和高阻态阈值电压之间。
优选地，所述写操作电压高于所述三维垂直型存储器中各存储单元的阈值电压，且高于所述存储单元的高阻态阈值电压。
优选地，所述读不选择位线电压、所述读不选择字线电压、所述写不选择位线电压及所述写不选择字线电压均低于所述三维垂直型存储器中各存储单元的阈值电压。
如上所述，本发明的三维垂直型存储器电路及位线与字线电压配置方法，具有以下有益效果：
1、通过本发明所述三维垂直型存储器电路及位线与字线电压配置方法，实现所述三维垂直型存储器每次读操作只读取1bit，具有较高的工程可实现性。
2、通过本发明所述三维垂直型存储器电路及位线与字线电压配置方法，实现对所述待操作存储单元进行读操作时，将所述待操作存储单元所在位线置为读操作电压，将所述待操作存储单元所在字线置为0V，使读操作受字线上大量的寄生参数影响较小，同时大大降低功耗，提高读取速度。
3、通过本发明所述三维垂直型存储器电路及位线与字线电压配置方法，实现对所述待操作存储单元进行读写操作时，所述存储器子阵列中的漏电路径和漏电较少，可大大提高读出正确率。
附图说明
图1显示为三维垂直型存储器的结构示意图。
图2显示为现有位线与字线电压配置方法示意图。
图3显示为本发明三维垂直型存储器电路的电路结构示意图。
图4显示为本发明所述位线与字线电压配置方法的流程图。
图5显示为在进行读操作时本发明所述位线与字线的电压配置示意图。
图6显示为在进行RESET操作时本发明所述位线与字线的电压配置示意图。
图7显示为在进行SET操作时本发明所述位线与字线的电压配置示意图。
图8显示为本发明所述三维垂直型存储器电路应用于128Mbit阻变存储器芯片时，在读取低阻态单元和高阻态单元时的仿真结果示意图。
元件标号说明
1 三维垂直型存储器电路
10 三维垂直型存储器
11 字线
12 位线
13 三维垂直型存储器子阵列
131 阵列页
1311 垂直晶体管
1312 本地位线
1313 存储单元
20 字线配置模块
21 字线译码单元
22 字线控制模块
221 读/写不选择字线电压电路
222 字线接地电路
2221 第一与门
2222 第一反相器
223 字线写操作电压电路
2231 第二与门
2232 第一传输门
30 位线配置模块
31 位线译码单元
32 位线控制模块
321 读/写不选择位线电压电路
3211 第二反相器
322 位线读操作电压电路
3221 第三与门
3222 第二传输门
323 位线接地电路
3231 第四与门
324 位线写操作电压电路
3241 第五与门
3242 第三传输门
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3至图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
如图3所示，本实施例提供一种三维垂直型存储器电路，所述三维垂直型存储器电路1包括：
三维垂直型存储器10，所述三维垂直型存储器10包括在水平方向上与至少一条字线11连接、在垂直方向上与至少一条位线12连接的至少一个三维垂直型存储器子阵列13，所述三维垂直型存储器子阵列13包括至少一个阵列页131及与所述阵列页131连接的源线132，其中，所述阵列页131包括水平方向上的所述字线11，垂直方向上通过垂直晶体管1311与所述位线12对应连接的至少一条本地位线1312，及位于所述字线11与所述本地位线1312交叉点的存储单元1313；
与所述字线11连接的字线配置模块20，用于根据地址信号选中一字线，以控制选中字线上的待操作存储单元，实现对其进行读操作或写操作；
与所述位线12连接的位线配置模块30，用于根据所述地址信号选中一位线，以控制选中位线上的待操作存储单元，实现对其进行读操作或写操作；
同时，在所述待操作存储单元进行读操作或写操作时，所述字线配置模块20对各所述字线11进行电压配置，所述位线配置模块30对各所述位线12进行电压配置，以使所述待操作存储单元两端的电压之差等于读操作电压或写操作电压，半选通存储单元两端的电压之差等于所述读操作电压的一半或所述写操作电压的一半。
作为示例，如图3所示，所述字线配置模块20包括：
字线译码单元21，用于接收所述地址信号，并对所述地址信号进行处理，以输出多路字线控制信号；
字线控制模块22，与所述字线译码单元21连接，用于根据所述字线译码单元输出的多路字线控制信号控制各所述字线被选中或未被选中，并在读操作时，使被选中字线接地，未被选中字线接读不选择字线电压；在RESET操作时，使被选中字线接写操作电压，未被选中字线接写不选择字线电压；在SET操作时，使被选中字线接地，未被选中字线接写不选择字线电压。
作为示例，如图3所示，所述字线控制模块22包括分别与所述字线译码单元21的多路输出端及各所述字线一一对应连接的多个字线控制单元，其中，所述字线控制单元包括：
读/写不选择字线电压电路221，连接于所述字线译码单元21及字线11之间，用于在读操作或写操作时，将所述未被选中字线置为读不选择字线电压或写不选择字线电压；
字线接地电路222，连接于所述字线译码单元21及所述字线11之间，用于在读操作及SET操作时，将所述被选中字线接地；
字线写操作电压电路223，连接于所述字线译码单元21及所述字线11之间，用于在RESET操作时，将所述被选中字线置为写操作电压。
作为示例，如图3所示，所述读/写不选择字线电压电路221包括第一PMOS管PM1，所述第一PMOS管PM1的栅极与所述字线译码单元21的一路输出端连接，所述第一PMOS管PM1的源极接读不选择字线电压或写不选择字线电压DESWL，所述第一PMOS管PM1的漏极与对应字线11连接。当所述第一PMOS管PM1连接的对应字线未被选中时，所述第一PMOS管PM1导通，此时所述对应字线接读不选择字线电压或写不选择字线电压DESWL。
作为示例，如图3所示，所述字线接地电路222包括第一与门2221、第一反相器2222及第一NMOS管NM1，所述第一与门2221的第一输入端与所述字线译码单元21的一路输出端连接，所述第一与门2221的第二输入端与所述第一反相器2222的输出端连接，所述第一反相器2222的输入端接RESET控制信号，所述第一与门2221的输出端与所述第一NMOS管NM1的栅极连接，所述第一NMOS管NM1的源极接地，所述第一NMOS管NM1的漏极与对应字线连接。当所述对应字线被选中，且所述RESET控制信号为低电平时，所述第一与门的输出端输出一高电平，所述第一NMOS管NM1导通，此时，所述对应字线接地。
优选地，多个所述字线接地电路222共用所述第一反相器。
作为示例，如图3所示，所述字线写操作电压电路223包括第二与门2231及第一传输门2232，所述第二与门2231的第一输入端与所述字线译码单元21的一路输出端连接，所述第二与门2231的第二输入端接RESET控制信号，所述第二与门2231的输出端与所述第一传输门2232的控制端连接，所述第一传输门的输入端接写操作电压VW，所述第一传输门2232的输出端与对应字线连接。当所述对应字线被选中，且所述RESET控制信号为高电平时，所述第二与门的输出端输出一高电平，所述第一传输门导通，此时，所述对应字线接所述写操作电压VW。
作为示例，如图3所示，所述位线配置模块30包括：
位线译码单元31，用于接收所述地址信号，并对所述地址信号进行处理，以输出多路位线控制信号；
位线控制模块32，与所述位线译码单元31连接，用于根据所述位线译码单元输出的多路位线控制信号控制各所述位线被选中或未被选中，并在读操作时，使被选中位线接读操作电压，未被选中位线接读不选择位线电压；在RESET操作时，使被选中位线接地，未被选中位线接写不选择位线电压；在SET操作时，使被选中位线接写操作电压，未被选中位线接写不选择位线电压。
作为示例，如图3所示，所述位线控制模块32包括分别与所述位线译码单元31的多路输出端及各所述位线12一一对应连接的多个位线控制单元，其中，所述位线控制单元包括：
读/写不选择位线电压电路321，连接于所述位线译码单元31及位线12之间，用于在读操作或写操作时，将所述未被选中位线置为读不选择位线电压或写不选择位线电压；
位线读操作电压电路322，连接于所述位线译码单元31及位线12之间，用于在读操作时，将所述被选中位线置为读操作电压；
位线接地电路323，连接于所述位线译码单元31及位线12之间，用于在RESET操作时，将所述被选中位线接地；
位线写操作电压电路324，连接于所述位线译码单元31及位线12之间，用于在SET操作时，将所述被选中位线置为写操作电压。
作为示例，如图3所示，所述读/写不选择位线电压电路321包括第二反相器3211，及第二NMOS管NM2，所述第二反相器3211的输入端与所述位线译码单元31的一路输出端连接，所述第二反相器3211的输出端与第二NMOS管NM2的栅极连接，所述第二NMOS管NM2的源极接读不选择位线电压或写不选择位线电压DESBL，所述第二NMOS管NM2的漏极与对应位线连接。当所述对应位线未被选中时，所述第二NMOS管NM2导通，此时，所述对应位线接读不选择位线电压或写不选择位线电压。
作为示例，如图3所示，所述位线读操作电压电路322包括第三与门3221及第二传输门3222，所述第三与门3221的第一输入端与所述位线译码单元31的一路输出端连接，所述第三与门3221的第二输入端接读信号REN，所述第三与门3221的输出端与第二传输门3222的控制端连接，所述第二传输门3222的输入端接读操作电压VR，所述第二传输门3222的输出端与对应位线连接。当所述对应位线被选中，且所述读信号REN为高电平时，所述第三与门的输出端输出一高电平，所述第二传输门导通，此时，所述对应位线接读操作电压VR。
作为示例，如图3所示，所述位线接地电路323包括第四与门3231及第三NMOS管NM3，所述第四与门3231的第一输入端与所述位线译码单元31的一路输出端连接，所述第四与门3231的第二输入端接RESET控制信号，所述第四与门3231的输出端与所述第三NMOS管NM3的栅极连接，所述第三NMOS管NM3的源极接地，所述第三NMOS管NM3的漏极与对应位线连接。当所述对应位线被选中，且所述RESET控制信号为高电平时，所述第四与门的输出端输出一高电平，所述第三NMOS管NM3导通，此时，所述对应位线接地。
作为示例，如图3所示，所述位线写操作电压电路324包括第五与门3241及第三传输门3242，所述第五与门3241的第一输入端与所述位线译码单元31的一路输出端连接，所述第五与门3241的第二输入端接SET控制信号连接，所述第五与门3241的输出端与第三传输门3242的控制端连接，所述第三传输门3242的输入端接写操作电压VW，所述第三传输门3242的输出端与对应位线连接。当所述对应位线被选中，且所述SET控制信号为高电平，所述第五与门的输出端输出一高电平，所述第三传输门导通，此时，所述对应位线接写操作电压。
实施例二
如图4所示，本实施例提供一种三维垂直型存储器的位线与字线电压配置方法，所述方法包括：
在对三维垂直型存储器进行读操作或写操作时，将所述三维垂直型存储器中的所有位线置为读不选择位线电压或写不选择位线电压，将所述三维垂直型存储器中的所有字线置为读不选择字线电压或写不选择字线电压，将所述三维垂直型存储器中的所有源线置为0V；
待读脉冲信号或写脉冲信号到来时，将待操作存储单元的源线置为电源电压，同时对待操作存储单元所在的位线和字线进行电压配置，以使所述待操作存储单元两端的电压之差等于读操作电压或写操作电压，所述读不选择位线与所述读不选择字线电压相等，均等于所述读操作电压的一半，所述写不选择位线电压与所述写不选择字线电压相等，均等于所述写操作电压的一半。
作为示例，所述位线和字线的电压配置方法具体包括：
待读脉冲信号到来时，将待操作存储单元所在的位线置为读操作电压，将待操作存储单元所在的字线置为0V，如图5所示；
待RESET脉冲信号到来时，将待操作存储单元所在的位线置为0V，将待操作存储单元所在的字线置为写操作电压，如图6所示；
待SET脉冲信号到来时，将待操作存储单元所在的位线置为写操作电压，将待操作存储单元所在的字线置为0V，如图7所示。
作为示例，所述读操作电压VR高于所述三维垂直型存储器中各存储单元的阈值电压，且介于所述存储单元的低阻态阈值电压和高阻态阈值电压之间。
作为示例，所述写操作电压VW高于所述三维垂直型存储器中各存储单元的阈值电压，且高于所述存储单元的高阻态阈值电压。
作为示例，所述读不选择位线电压、所述读不选择字线电压、所述写不选择位线电压及所述写不选择字线电压均低于所述三维垂直型存储器中各存储单元的阈值电压。
图8为将本发明所述三维垂直型存储器电路及位线与字线电压配置方法应用于阻变存储器时的仿真结果，该芯片采用40nm工艺，容量为128Mbit，采用三维垂直型存储结构，有32层字线。如图8所示，EN为使能信号，DO为读出信号，随着EN使能信号电压的升高，灵敏放大器开始读取。在读取低阻态单元时，读取时间为8.54ns；在读取高阻态单元时，读取时间小于0.5ns；故本发明所述三维垂直型存储器电路的随机读取时间为8.54ns。由此可见，本发明所述三维垂直型存储器电路及位线与字线电压配置方法能够大大提高读取速度。
综上所述，本发明的三维垂直型存储器电路及位线与字线电压配置方法，具有以下有益效果：
1、通过本发明所述三维垂直型存储器电路及位线与字线电压配置方法，实现所述三维垂直型存储器每次读操作只读取1bit，具有较高的工程可实现性。
2、通过本发明所述三维垂直型存储器电路及位线与字线电压配置方法，实现对所述待操作存储单元进行读操作时，将所述待操作存储单元所在位线置为读操作电压，将所述待操作存储单元所在字线置为0V，使读操作受字线上大量的寄生参数影响较小，同时大大降低功耗，提高读取速度。
3、通过本发明所述三维垂直型存储器电路及位线与字线电压配置方法，实现对所述待操作存储单元进行读写操作时，所述存储器子阵列中的漏电路径和漏电较少，可大大提高读出正确率。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (18)

1.一种三维垂直型存储器电路，其特征在于，所述三维垂直型存储器电路包括：
三维垂直型存储器，所述三维垂直型存储器包括在水平方向上与至少一条字线连接、在垂直方向上与至少一条位线连接的至少一个三维垂直型存储器子阵列，所述三维垂直型存储器子阵列包括至少一个阵列页及与所述阵列页连接的源线，其中，所述阵列页包括水平方向上的所述字线，垂直方向上通过垂直晶体管与所述位线对应连接的至少一条本地位线，及位于所述字线与所述本地位线交叉点的存储单元；
与所述字线连接的字线配置模块，用于根据地址信号选中一字线，以控制选中字线上的待操作存储单元，实现对其进行读操作或写操作；
与所述位线连接的位线配置模块，用于根据所述地址信号选中一位线，以控制选中位线上的待操作存储单元，实现对其进行读操作或写操作；
同时，在所述待操作存储单元进行读操作或写操作时，所述字线配置模块对各所述字线进行电压配置，所述位线配置模块对各所述位线进行电压配置，以使所述待操作存储单元两端的电压之差等于读操作电压或写操作电压，半选通存储单元两端的电压之差等于所述读操作电压的一半或所述写操作电压的一半。
2.根据权利要求1所述的三维垂直型存储器电路，其特征在于，所述字线配置模块包括：
字线译码单元，用于接收所述地址信号，并对所述地址信号进行处理，以输出多路字线控制信号；
字线控制模块，与所述字线译码单元连接，用于根据所述字线译码单元输出的多路字线控制信号控制各所述字线被选中或未被选中，并在读操作时，使被选中字线接地，未被选中字线接读不选择字线电压；在RESET操作时，使被选中字线接写操作电压，未被选中字线接写不选择字线电压；在SET操作时，使被选中字线接地，未被选中字线接写不选择字线电压。
3.根据权利要求2所述的三维垂直型存储器电路，其特征在于，所述字线控制模块包括分别与所述字线译码单元的多路输出端及各所述字线一一对应连接的多个字线控制单元，其中，所述字线控制单元包括：
读/写不选择字线电压电路，连接于所述字线译码单元及字线之间，用于在读操作或写操作时，将所述未被选中字线置为读不选择字线电压或写不选择字线电压；
字线接地电路，连接于所述字线译码单元及所述字线之间，用于在读操作及SET操作时，将所述被选中字线接地；
字线写操作电压电路，连接于所述字线译码单元及所述字线之间，用于在RESET操作时，将所述被选中字线置为写操作电压。
4.根据权利要求3所述的三维垂直型存储器电路，其特征在于，所述读/写不选择字线电压电路包括第一PMOS管，所述第一PMOS管的栅极与所述字线译码单元的一路输出端连接，所述第一PMOS管的源极接读不选择字线电压或写不选择字线电压，所述第一PMOS管的漏极与对应字线连接。
5.根据权利要求3所述的三维垂直型存储器电路，其特征在于，所述字线接地电路包括第一与门、第一反相器及第一NMOS管，所述第一与门的第一输入端与所述字线译码单元的一路输出端连接，所述第一与门的第二输入端与所述第一反相器的输出端连接，所述第一反相器的输入端接RESET控制信号，所述第一与门的输出端与所述第一NMOS管的栅极连接，所述第一NMOS管的源极接地，所述第一NMOS管的漏极与对应字线连接。
6.根据权利要求5所述的三维垂直型存储器电路，其特征在于，多个所述字线接地电路共用所述第一反相器。
7.根据权利要求3所述的三维垂直型存储器电路，其特征在于，所述字线写操作电压电路包括第二与门及第一传输门，所述第二与门的第一输入端与所述字线译码单元的一路输出端连接，所述第二与门的第二输入端接RESET控制信号，所述第二与门的输出端与所述第一传输门的控制端连接，所述第一传输门的输入端接写操作电压，所述第一传输门的输出端与对应字线连接。
8.根据权利要求1所述的三维垂直型存储器电路，其特征在于，所述位线配置模块包括：
位线译码单元，用于接收所述地址信号，并对所述地址信号进行处理，以输出多路位线控制信号；
位线控制模块，与所述位线译码单元连接，用于根据所述位线译码单元输出的多路位线控制信号控制各所述位线被选中或未被选中，并在读操作时，使被选中位线接读操作电压，未被选中位线接读不选择位线电压；在RESET操作时，使被选中位线接地，未被选中位线接写不选择位线电压；在SET操作时，使被选中位线接写操作电压，未被选中位线接写不选择位线电压。
9.根据权利要求8所述的三维垂直型存储器电路，其特征在于，所述位线控制模块包括分别与所述位线译码单元的多路输出端及各所述位线一一对应连接的多个位线控制单元，其中，所述位线控制单元包括：
读/写不选择位线电压电路，连接于所述位线译码单元及位线之间，用于在读操作或写操作时，将所述未被选中位线置为读不选择位线电压或写不选择位线电压；
位线读操作电压电路，连接于所述位线译码单元及位线之间，用于在读操作时，将所述被选中位线置为读操作电压；
位线接地电路，连接于所述位线译码单元及位线之间，用于在RESET操作时，将所述被选中位线接地；
位线写操作电压电路，连接于所述位线译码单元及位线之间，用于在SET操作时，将所述被选中位线置为写操作电压。
10.根据权利要求9所述的三维垂直型存储器电路，其特征在于，所述读/写不选择位线电压电路包括第二反相器，及第二NMOS管，所述第二反相器的输入端与所述位线译码单元的一路输出端连接，所述第二反相器的输出端与第二NMOS管的栅极连接，所述第二NMOS管的源极接读不选择位线电压或写不选择位线电压，所述第二NMOS管的漏极与对应位线连接。
11.根据权利要求9所述的三维垂直型存储器电路，其特征在于，所述位线读操作电压电路包括第三与门及第二传输门，所述第三与门的第一输入端与所述位线译码单元的一路输出端连接，所述第三与门的第二输入端接读信号，所述第三与门的输出端与第二传输门的控制端连接，所述第二传输门的输入端接读操作电压，所述第二传输门的输出端与对应位线连接。
12.根据权利要求9所述的三维垂直型存储器电路，其特征在于，所述位线接地电路包括第四与门及第三NMOS管，所述第四与门的第一输入端与所述位线译码单元的一路输出端连接，所述第四与门的第二输入端接RESET控制信号，所述第四与门的输出端与所述第三NMOS管的栅极连接，所述第三NMOS管的源极接地，所述第三NMOS管的漏极与对应位线连接。
13.根据权利要求9所述的三维垂直型存储器电路，其特征在于，所述位线写操作电压电路包括第五与门及第三传输门，所述第五与门的第一输入端与所述位线译码单元的一路输出端连接，所述第五与门的第二输入端接SET控制信号连接，所述第五与门的输出端与第三传输门的控制端连接，所述第三传输门的输入端接写操作电压，所述第三传输门的输出端与对应位线连接。
14.一种三维垂直型存储器的位线与字线电压配置方法，其特征在于，所述方法包括：
在对三维垂直型存储器进行读操作或写操作时，将所述三维垂直型存储器中的所有位线置为读不选择位线电压或写不选择位线电压，将所述三维垂直型存储器中的所有字线置为读不选择字线电压或写不选择字线电压，将所述三维垂直型存储器中的所有源线置为0V；
待读脉冲信号或写脉冲信号到来时，将待操作存储单元的源线置为电源电压，同时对待操作存储单元所在的位线和字线进行电压配置，以使所述待操作存储单元两端的电压之差等于读操作电压或写操作电压，所述读不选择位线与所述读不选择字线电压相等，均等于所述读操作电压的一半，所述写不选择位线电压与所述写不选择字线电压相等，均等于所述写操作电压的一半。
15.根据权利要求14所述的三维垂直型存储器的位线与字线电压配置方法，其特征在于，
所述位线和字线的电压配置方法具体包括：
待读脉冲信号到来时，将待操作存储单元所在的位线置为读操作电压，将待操作存储单元所在的字线置为0V；
待RESET脉冲信号到来时，将待操作存储单元所在的位线置为0V，将待操作存储单元所在的字线置为写操作电压；
待SET脉冲信号到来时，将待操作存储单元所在的位线置为写操作电压，将待操作存储单元所在的字线置为0V。
16.根据权利要求14或15所述的三维垂直型存储器的位线与字线电压配置方法，其特征在于，所述读操作电压高于所述三维垂直型存储器中各存储单元的阈值电压，且介于所述存储单元的低阻态阈值电压和高阻态阈值电压之间。
17.根据权利要求14或15所述的三维垂直型存储器的位线与字线电压配置方法，其特征在于，所述写操作电压高于所述三维垂直型存储器中各存储单元的阈值电压，且高于所述存储单元的高阻态阈值电压。
18.根据权利要求14所述的三维垂直型存储器的位线与字线电压配置方法，其特征在于，所述读不选择位线电压、所述读不选择字线电压、所述写不选择位线电压及所述写不选择字线电压均低于所述三维垂直型存储器中各存储单元的阈值电压。
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