CN105556608B - 半导体存储装置 - Google Patents

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Abstract

一种半导体存储装置包括：基元阵列(11)，其包括在以第一角度与第一方向相交的方向上延伸的多个第一工作区(11中的AA)；以及位线控制器(17B1)，其包括在以第二角度与第一方向相交的方向上延伸的多个第二工作区(17B1中的AA)。

Description

半导体存储装置
相关申请交叉引用
本申请主张于2013年9月11日提交的序列号为61/876,491的美国临时申请的权益以及于2014年3月7日提交的序列号为14/201,642的美国申请的权益，其全部内容通过引用纳入本文中。
技术领域
本文中描述的实施例一般地涉及半导体存储装置。
背景技术
已知作为电阻变化型存储器中的一种的磁随机存取存储器(MRAM)。MRAM的写入方法包括磁场写入方法和自旋转移写入方法。在这些方法当中，自旋转移方法的优点在于增加集成密度、降低功耗和增强性能，因为此方法具有磁化反转所需的自旋转移电流随磁体尺寸变小而减小的特性。
自旋转移写入方法的MTJ(磁隧道结)元件具有多层结构，该多层结构由两个铁磁层以及插在其间的非磁势垒层(绝缘薄膜)构成，并且数字数据通过由自旋极化隧道效应导致的磁阻变化来存储。MTJ元件可通过两个铁磁层的磁取向而呈现低电阻状态和高电阻状态。当两个铁磁层的磁取向(自旋方向)处于平行状态(P(平行)状态)时，MTJ元件处于低电阻状态。当两个铁磁层的磁取向处于反平行状态(AP(反平行)状态)时，MTJ元件处于高电阻状态。
发明内容
另外，在可实现如“背景技术”中描述的精细基元的电阻变化型存储器中，由于微加工的布线层的电阻增加，无法通过仅扩大存储器基元阵列区域来得到足够的基元容量。因此，需要分割基元阵列，从而减小布线电阻增加的影响。分割基元阵列意味着增加基元阵列周围的核心电路的数量，从而仅导致芯片尺寸增加。在本申请中，通过使用针对存储器基元阵列周围的核心电路的存储器基元的微型化技术来缩小核心电路的区域，从而实现具有提升的容量和裕量(margin)的电阻变化型存储装置，同时抑制芯片尺寸增加。
一般而言，根据一个实施例，一种半导体存储装置包括基元阵列，所述基元阵列包括：多个电阻变化元件，其形成在半导体衬底上方；多个第一基元晶体管，其形成在所述半导体衬底上并且被设置为与所述电阻变化元件关联；多个第一栅电极，其被包括在所述第一基元晶体管中并且在第一方向上延伸；第一位线，其被电连接到所述电阻变化元件并且在垂直于所述第一方向的第二方向上延伸；第二位线，其被电连接到所述第一基元晶体管的电流路径的一端并且在所述第二方向上延伸；以及多个第一工作区，所述第一基元晶体管形成在所述第一工作区中，并且所述第一工作区在以第一角度与所述第一方向相交的方向上延伸。所述半导体存储装置还包括位线控制器，所述位线控制器包括：多个第二基元晶体管，所述第二基元晶体管形成在所述半导体衬底上，并且每个所述第二基元晶体管具有一端被电连接到所述第一位线或所述第二位线的电流路径；多个第二栅电极，其被包括在所述第二基元晶体管中并且在所述第一方向上延伸；以及多个第二工作区，所述第二基元晶体管形成在所述第二工作区中，并且所述第二工作区在以第二角度与所述第一方向相交的方向上延伸。
附图说明
图1是示例出根据第一实施例的半导体存储装置的结构的框图。
图2是示例出根据第一实施例的存储器基元(memory cell)的写入操作的图。
图3示例出根据第一实施例的基元阵列及其外围电路的布局的实例。
图4是示例出根据第一实施例的基元阵列与位线和源线(source line)控制器之间的关系的框图。
图5是示例出根据第一实施例的基元阵列与位线和源线控制器之间的关系的电路图。
图6是示例出根据第一实施例的基元阵列与位线控制器之间的关系的电路图。
图7是示例出根据第一实施例的基元阵列与源线控制器之间的关系的电路图。
图8是示例出根据第一实施例的基元阵列与位线控制器之间的关系的布局。
图9是沿着图8中的线A-A截取的截面图。
图10是沿着图8中的线B-B截取的截面图。
图11是示例出根据第一实施例的基元阵列与源线控制器之间的关系的布局。
图12是示意性地示例出根据第一实施例的半导体存储装置的基本制造方法的流程图。
图13是示意性地示例出子孔(subhole)的结构的框图；
图14A是示例出列选择电路驱动器的逆变器的电路图。
图14B是示例出列选择电路驱动器的SWD驱动器的电路图。
图14C是SWD驱动器的电路图。
图14D是BL/SL重置(reset)驱动器的电路图。
具体实施方式
下文中，将参考附图描述已经构造的实施例。在下面的描述中，使用相似的参考标号表示具有基本相同的功能和结构的结构元件，仅在需要时给出重复的描述。使用构成参考标号的数字后面的“字母”或“连字符和数字”，以及构成参考标号的符号后面的“数字”或“连字符和数字”以区分由包括相同数字的参考标号表示且具有相同结构的元件。当不需要区分由包括相同数字的参考标号表示的元件时，这些元件由仅包括数字或符号的参考标号表示。例如，当不需要区分具有参考标号1a和1b的元件时，这些元件统一由参考标号1表示。此外，例如，当不需要区分具有参考标号WL1和WL2的元件时，这些元件统一由参考标号WL表示。
应注意，附图是示意图，并且厚度与平面尺寸之间的关系、各层间的厚度比率等等不同于实际情况。因而，具体厚度和尺寸应该在考虑以下描述的情况下判定。不用说，附图包括具有相互不同的尺寸关系或比率的部分。另外，下面描述的实施例通过实例示例出用于体现实施例的技术概念的装置或方法，并且实施例的技术概念不将结构组件的材料、形状、结构、排列等具体地限制为下面描述的那些。在权利要求的范围内，可以在实施例的技术概念上做出各种改变。
(第一实施例)
<根据第一实施例的半导体存储装置的结构>
首先，参考图1，示意性描述根据第一实施例的半导体存储装置的基本结构。图1是示例出根据第一实施例的半导体存储装置的结构的框图。
第一实施例的半导体存储装置1包括存储器基元阵列(也简称为“基元阵列”)11、控制器12、DQ电路13、地址指令电路14、行解码器15、子孔16、位线和源线控制器17、读出放大器/写入驱动器18、字线驱动器20、以及内部电压发生器21。子孔16与每个存储器基元阵列11关联地产生字线驱动器20的控制信号以及位线和源线控制器14的控制信号。
基元阵列11是MRAM，在MRAM中，多个存储器基元MC以矩阵的形式二维排列。每个存储器基元MC包括MTJ元件22(未示出)和基元晶体管23(未示出)。MTJ元件22是磁隧道结元件，该元件通过电阻状态的变化而存储数据，并且可以通过电流重写数据。基元晶体管23被设置为与MTJ元件22关联，并且被配置为，当使电流在所关联的MTJ元件22中流动时，基元晶体管23变为导通的。
多个字线WL在行方向上排列，并且多个位线BL在列方向上排列，从而字线WL和位线BL相互交叉。两个相邻的位线BL构成一对，存储器基元MC被设置为与字线WL和位线对(在该实施例中，为方便起见，称为位线BL和源线SL)之间的交叉点关联。每个存储器基元MC的MTJ元件22和基元晶体管23串联地连接在位线对之间(例如，在BL与SL之间)。此外，基元晶体管23的栅极被连接到字线WL。
各种外部控制信号，例如，芯片选择信号CS、时钟信号CK和时钟使能信号CKE)被输入到控制器12。控制器12控制地址指令电路14，并且辨别地址和指令。
指令地址信号CAi被输入到地址指令电路14。地址指令电路14将指令地址信号CAi传输到行解码器15和子孔16。
行解码器15被设置在存储器基元阵列11的字线方向上的两侧，并且对已经从地址指令电路14提供的指令地址信号CAi的地址进行解码。
子孔16基于外部控制信号，通过指令地址信号CAi识别指令或地址，并且控制字线驱动器20以及位线和源线控制器17。
位线和源线控制器17被设置在存储器基元阵列11的位线方向上的两侧，并且基于来自子孔16的控制信号来控制位线BL和源线SL。
读出放大器/写入驱动器18被设置在存储器基元阵列11的位线方向上。读出放大器被连接到位线BL，并且通过感测在与所选择的字线WL相连的存储器基元MC中流动的电流而读出存储在存储器基元中的数据。写入驱动器被连接到位线BL，并且通过使电流在与所选择的字线WL相连的存储器基元MC中流动而写入数据。
读出放大器/写入驱动器18与外部输入/输出端子DQ之间的数据的发送/接收经由数据总线19和DQ电路13执行。
字线驱动器20被设置在存储器基元阵列11的字线方向上的两侧，被连接到字线，并且被配置为在数据读取或数据写入时将电压施加到所选择的字线WL。更具体地说，字线驱动器20被配置为根据由行解码器15解码的行地址将电压施加到所选择的字线WL。
设置内部电压发生器21，以产生半导体存储装置1中的操作所需的内部电压(例如，由电源电压升高的电压)。该内部电压发生器21也由控制器12控制，并且执行升压操作且产生需要的电压。
<存储器基元MC的写入操作>
接下来，参考图2，示意性地描述根据第一实施例的存储器基元MC的写入操作。图2是示例出根据第一实施例的存储器基元MC的写入操作的图。
如图2所示，根据第一实施例的存储器基元MC的MTJ元件22的一端被连接到位线BL，MTJ元件22的另一端被连接到基元晶体管23的电流路径的一端。基元晶体管23的电流路径的另一端被连接到源线SL。利用TMR(隧穿磁阻)效应的MTJ元件22具有多层结构，该多层结构由两个铁磁层F和P以及插在其间的非磁性物(隧道绝缘膜)B构成，并且通过自旋极化隧道效应导致的磁阻变化来存储数字数据。MTJ元件22可通过两个铁磁层F、P的磁取向而呈现低电阻状态和高电阻状态。例如，如果低电阻状态被定义为数据“0”，高电阻状态被定义为数据“1”，则可以将1位数据存储在MTJ元件22中。不用说，低电阻状态可被定义为数据“1”，高电阻状态可被定义为数据“0”。
例如，MTJ元件22被配置为使得固定层(钉扎(pin)层)P、隧道势垒层B和记录层(自由层)F连续地层叠。钉扎层P和自由层F由铁磁材料形成，隧道势垒层B由绝缘膜(例如，AL2O3、MgO)形成。钉扎层P是具有磁取向的固定方向的层。自由层F是具有磁取向的可变方向的层，并且根据磁化方向存储数据。
如果在写入时使电流在箭头A1的方向上流动，则自由层F的磁化方向被设定为处于相对于钉扎层P的磁化方向的反平行状态(AP状态)，并且高电阻状态(数据“1”)被设定。如果在写入时使电流在箭头A2的方向上流动，则钉扎层P和自由层F的磁化方向被设定为处于平行状态(P状态)，并且低电阻状态(数据“1”)被设定。以该方式，在MTJ元件中，可以根据电流的流动方向写入不同的数据。
<根据第一实施例的基元阵列及其外围电路的结构>
接下来，参考图3到图11，示意性地描述根据第一实施例的基元阵列及其外围电路的布局。图3示例出根据第一实施例的基元阵列及其外围电路的布局的实例。图4是示例出根据第一实施例的基元阵列与位线和源线控制器之间的关系的框图。图5是示例出根据第一实施例的基元阵列与位线和源线控制器之间的关系的电路图。图6是示例出根据第一实施例的基元阵列与位线控制器之间的关系的电路图。图7是示例出根据第一实施例的基元阵列与源线控制器之间的关系的电路图。图8是示例出根据第一实施例的基元阵列与位线控制器之间的关系的布局。图9是沿着图8中的线A-A截取的截面图。图10是沿着图8中的线B-B截取的截面图。图11是示例出根据第一实施例的基元阵列与源线控制器之间的关系的布局。
如图3所示，沿着每个基元阵列11的X方向沿两端设置位线和源线控制器17。使用与每个基元阵列11并置的两个位线和源线控制器17来控制基元阵列11。
此外，如图3所示，沿着每个基元阵列11的Y方向沿两端设置字线驱动器20。使用与每个基元阵列11并置的两个字线驱动器20来控制基元阵列11。
子孔16被设置在其中排列字线驱动器20的列与其中排列位线和源线控制器17的行之间的交叉点处。
如图4所示，位线和源线控制器17包括位线选择电路CG_BL和源线选择电路CG_SL。
位线选择电路CG_BL包括开关晶体管24-1到24-n(n是大于等于1的整数)，并且选择性地将读出放大器/写入驱动器18的全局位线GBL连接到n个局部位线LBL1到LBLn。
另外，源线选择电路CG_SL包括开关晶体管26-1到26-n，并且选择性地将读出放大器/写入驱动器18的全局源线GSL连接到n个局部源线LSL1到LSLn。
在基元阵列11中，激活与字线驱动器20的输出相连并且与所选择的基元对应的字线。
位线选择电路CG_BL接收来自子孔16的输出信号。在位线选择电路CG_BL中，基于该输出信号，使n个开关晶体管24-1到24-n当中的与所选择的局部位线BLi(i是大于等于1的整数)对应的开关晶体管24-i导通。然后，所选择的局部位线LBLi被连接到全局位线GBL，并且被连接到读出放大器/写入驱动器18。
类似地，源线选择电路CG_SL接收来自子孔16的输出信号。在源线选择电路CG_SL中，基于该输出信号，使n个开关晶体管26-1到26-n当中的与所选择的局部源线LSLi对应的开关晶体管26-i导通。然后，所选择的局部源线LSLi被连接到全局源线GSL，并且被连接到读出放大器/写入驱动器18。
如图5所示，位线选择电路CG_BL包括列选择电路17B1和位线放电电路17B2。
列选择电路17B1包括用作开关晶体管24-1到24-n的基元晶体管24-1到24-n。来自子孔16的输出信号被输入到基元晶体管24-1到24-n中的每一个的栅电极，全局位线GBL被连接到基元晶体管24-1到24-n中的每一个的电流路径的一端。此外，相应的基元晶体管24-1到24-n的电流路径被连接到所关联的局部位线LBL1到LBLn。
位线放电电路17B2包括位于基元晶体管24-1到24-n与局部位线LBL1到LBLn之间的重置晶体管25。基于来自子孔16的重置信号，位线放电电路17B2将局部位线连接到地电位。更具体地说，来自子孔16的输出信号被输入到重置晶体管25的栅极。此外，局部位线LBL1到LBLn中的任一个被连接到重置晶体管25的电流路径的一端，该电流路径的另一端被连接到地电位。
另外，如图5所示，源线选择电路CG_SL包括列选择电路17S1和源线放电电路17S2。
列选择电路17S1包括用作开关晶体管26-1到26-n的基元晶体管26-1到26-n。来自子孔16的输出信号被输入到基元晶体管26-1到26-n中的每一个的栅电极，全局源线GSL被连接到单元晶体26-1到26-n中的每一个的电流路径的一端。此外，相应的基元晶体管26-1到26-n的电流路径被连接到所关联的局部源线LSL1到LSLn。
源线放电电路17S2包括位于基元晶体管26-1到26-n与局部源线LSL1到LSLn之间的重置晶体管27。基于来自子孔16的重置信号，源线放电电路17S2将局部源线连接到地电位。更具体地说，来自子孔16的输出信号被输入到重置晶体管27的栅极。此外，局部源线LSL1-LSLn中的任一个被连接到重置晶体管27的电流路径的一端，该电流路径的另一端被连接到地电位。
接下来，参考图6，更详细地描述列选择电路17B1的电路结构。在图6中，为了简化描述，仅示出四条局部位线LBL和四条局部源线LSL，并且仅示出基元阵列11中的八个存储器基元MC。
如图6所示，存储器基元MC1包括：MTJ元件22-1，该元件的一端被连接到局部位线LBL1；以及晶体管23-1，该晶体管具有一端被连接到局部源线LSL1且另一端被连接到MTJ元件22-1的另一端的电流路径，并且具有从字线WL1接收输入的栅电极。此外，存储器基元MC2包括：MTJ元件22-2，该元件的一端被连接到局部位线LBL1；以及晶体管23-2，该晶体管具有一端被连接到局部源线LSL1且另一端被连接到MTJ元件22-2的另一端的电流路径，并且具有从字线WL2接收输入的栅电极。存储器基元MC3包括：MTJ元件22-3，该元件的一端被连接到局部位线LBL2；以及晶体管23-3，该晶体管具有一端被连接到局部源线LSL2且另一端被连接到MTJ元件22-3的另一端的电流路径，并且具有从字线WL1接收输入的栅电极。存储器基元MC4包括：MTJ元件22-4，该元件的一端被连接到局部位线LBL2；以及晶体管23-4，该晶体管具有一端被连接到局部源线LSL2且另一端被连接到MTJ元件22-4的另一端的电流路径，并且具有从字线WL2接收输入的栅电极。类似地，存储器基元MC5和MC6被连接到局部位线LBL3和局部源线LSL3，并且存储器基元MC7和MC8被连接到局部位线LBL4和局部源线LSL4。此外，存储器基元MC5和MC7被连接到字线WL1，并且存储器基元MC6和MC8被连接到字线WL2。局部位线LBL1到LBL4分别经由过孔接触(via-contact)V1而被连接到布线M1。附带地，如图6所示，局部源线LSL是布线M1。然而，通过稍后描述的被称为“M1cut”的制造步骤，局部源线LSL(参见图中的虚线所指示的椭圆部分)被物理切割开，以便不会因为局部位线LBL经由过孔接触V1被连接到M1而在局部位线LBL与局部源线LSL之间出现短路。
此外，如图6所示，位线放电电路17B2包括例如重置晶体管25-1到25-4。重置晶体管25-1具有一端被连接到M1a且另一端被连接到地电位的电流路径，并且重置信号RESET1b被输入到重置晶体管25-1的栅电极。重置晶体管25-2具有一端被连接到M1b且另一端被连接到地电位的电流路径，并且重置信号RESET2b被输入到重置晶体管25-2的栅电极。重置晶体管25-3具有一端被连接到M1c且另一端被连接到地电位的电流路径，并且重置信号RESET1b被输入到重置晶体管25-3的栅电极。重置晶体管25-4具有一端被连接到M1d且另一端被连接到地电位的电流路径，并且重置信号RESET2b被输入到重置晶体管25-4的栅电极。
另外，如图6所示，列选择电路17B1包括开关晶体管24-1到24-4。开关晶体管24-1包括开关晶体管24-1a、24-1b、24-1c和24-1d，其中的每一个具有一端经由布线LI-1被连接到布线M1a且另一端经由布线LI-2被连接到全局位线GBL1(M1)的电流路径，并且具有控制信号CGE1b被输入到的栅电极。
此外，开关晶体管24-2包括开关晶体管24-2a、24-2b、24-2c和24-2d，其中的每一个具有一端经由布线LI-3被连接到布线M1b且另一端经由布线LI-4被连接到全局位线GBL1(M1)的电流路径，并且具有控制信号CGE2b被输入到的栅电极。
开关晶体管24-3包括开关晶体管24-3a、24-3b、24-3c和24-3d，其中的每一个具有一端经由布线LI-5被连接到布线M1c且另一端经由布线LI-6被连接到全局位线GBL1(M1)的电流路径，并且具有控制信号CGE3b被输入到的栅电极。
开关晶体管24-4包括开关晶体管24-4a、24-4b、24-4c和24-4d，其中的每一个具有一端经由布线LI-7被连接到布线M1d且另一端经由布线LI-8被连接到全局位线GBL1(M1)的电流路径，并且具有控制信号CGE4b被输入到的栅电极。
同时，布线M1a和全局位线GBL1(M1)通过上述M1cut步骤被物理切割开。类似地，布线M1b、M1c和M1d以及全局位线GBL1(M1)通过上述M1cut步骤被物理切割开。
此外，全局位线GBL1(M1)经由过孔接触V1被连接到全局位线GBL1(M2)。
在图6中，在开关晶体管24-1到24-4的每一个中，四个晶体管作为一个晶体管工作。或者，在开关晶体管24-1到24-4的每一个中，多于四个的晶体管(例如，八个晶体管或十六个晶体管)可作为一个晶体管工作。
“M1”所指示的布线通过相同的制造步骤形成，“M2”所指示的布线通过相同的制造步骤形成，并且“L1”所指示的布线通过相同的制造步骤形成。此外，“V1”所指示的插塞(plug)通过相同的制造步骤形成。另外，基元阵列11的晶体管23、晶体管25、以及开关晶体管24-1a、24-1b、24-1c、24-1d、24-2a、24-2b、24-2c、24-2d、24-3a、24-3b、24-3c、24-3d、24-4a、24-4b、24-4c和24-4d是具有相同尺寸的基元晶体管。
接下来，参考图7，更详细地描述列选择电路17S1的电路结构。与图6一样，在图7中，为了简化描述，仅示出四条局部位线LBL和四条局部源线LSL，并且仅示出基元阵列11中的八个存储器基元MC。由于基元阵列11的结构与参考图6描述的结构相同，因此此处省略对其的描述。
如图7所示，源线放电电路17S2包括例如重置晶体管27-1到27-4。重置晶体管27-1具有一端被连接到M1a且另一端被连接到地电位的电流路径，并且具有重置信号RESET1s被输入到的栅电极。重置晶体管27-2具有一端被连接到M1b且另一端被连接到地电位的电流路径，并且具有重置信号RESET2s被输入到的栅电极。重置晶体管27-3具有一端被连接到M1c且另一端被连接到地电位的电流路径，并且具有重置信号RESET1s被输入到的栅电极。重置晶体管27-4具有一端被连接到M1d且另一端被连接到地电位的电流路径，并且具有重置信号RESET2s被输入到的栅电极。
另外，如图7所示，列选择电路17S1包括开关晶体管26-1到26-4。开关晶体管26-1包括开关晶体管(基元晶体管)26-1a、26-1b、26-1c和26-1d，其中的每一个具有一端经由布线LI-9被连接到布线M1a且另一端经由布线LI-10被连接到全局源线GSL1(M1)的电流路径，并且具有控制信号CGE1s被输入到的栅电极。
此外，开关晶体管26-2包括开关晶体管(基元晶体管)26-2a、26-2b、26-2c和26-2d，其中的每一个具有一端经由布线LI-11被连接到布线M1b且另一端经由布线LI-12被连接到全局源线GSL1(M1)的电流路径，并且具有控制信号CGE2s被输入到的栅电极。
开关晶体管26-3包括开关晶体管(基元晶体管)26-3a、26-3b、26-3c和26-3d，其中的每一个具有一端经由布线LI-13被连接到布线M1c且另一端经由布线LI-14被连接到全局源线GSL1(M1)的电流路径，并且具有控制信号CGE3s被输入到的栅电极。
开关晶体管26-4包括开关晶体管(基元晶体管)26-4a、26-4b、26-4c和26-4d，其中的每一个具有一端经由布线LI-15被连接到布线M1d且另一端经由布线LI-16被连接到全局源线GSL1(M1)的电流路径，并且具有控制信号CGE4s被输入到的栅电极。
同时，布线M1a和全局源线GSL1(M1)通过上述M1cut步骤被物理切割开。类似地，布线M1b、M1c和M1d以及全局源线GSL1(M1)通过上述M1cut步骤被物理切割开。
此外，全局源线GSL1(M1)经由过孔接触V1被连接到全局源线GSL1(M2)。
在图7中，在开关晶体管26-1到26-4的每一个中，四个晶体管作为一个晶体管工作。或者，在开关晶体管24-1到24-4的每一个中，多于四个的晶体管(例如，八个晶体管或十六个晶体管)可作为一个晶体管工作。
“M1”所指示的布线通过相同的制造步骤形成，“M2”所指示的布线通过相同的制造步骤形成，并且“L1”所指示的布线通过相同的制造步骤形成。此外，“V1”所指示的插塞通过相同的制造步骤形成。另外，基元阵列11的晶体管23、重置晶体管(基元晶体管)27，以及开关晶体管(基元晶体管)26-1a、26-1b、26-1c、26-1d、26-2a、26-2b、26-2c、26-2d、26-3a、26-3b、26-3c、26-3d、26-4a、26-4b、26-4c和26-4d是具有相同尺寸的基元晶体管。
接下来，参考图8到图10，描述列选择电路17B1的布局。在图8中，为了简化描述，仅示出八条局部位线LBL和八条局部源线LSL，并且仅示出基元阵列11中的八条字线WL。此外，在图8到图10中，字线WL(栅电极GC)的延伸方向被设定为行方向(第一方向)，基本垂直于行方向的方向被设定为列方向(第二方向)。位线BL和源线SL在列方向上延伸。
如图8到图10所示，在基元阵列11中，列选择电路17B1和位线放电电路17B2、基元晶体管23、24、25被设置在栅电极GC与工作区AA之间的交叉点处。两个基元晶体管23、24、25被设置为与一个工作区AA关联。
如图8所示，第一实施例中的基元阵列11的工作区AA、位线放电电路17B2和列选择电路17B1在以预定角度与栅电极GC相交的方向上延伸。具体地说，工作区AA以预定角度向行方向倾斜。例如，第一实施例中的工作区AA在以(90-atan(1/3))的角度与栅电极GC相交的方向上延伸。具体而言，工作区以大约71.565°的角度向行方向倾斜。
存储器基元阵列11的配置在2012年3月14日提交的名称为“SEMICONDUCTORSTORAGE DEVICE”、序列号为13/420,106的美国专利申请中公开。这些专利申请的全部描述通过引用纳入本文中。
此外，在第一实施例中，栅电极GC(字线WL)在列方向上的宽度或者相邻栅电极GC(字线WL)之间的距离是工作区AA在行方向上的宽度或者相邻工作区AA之间的距离的3/2倍或2/3倍。
例如，栅电极GC在列方向上的宽度或者相邻栅电极GC之间的距离为约34.8nm。工作区AA的宽度或者相邻工作区AA之间的距离为约21.923nm。工作区AA以atan(1/3)度(大约18.435°)的角度向列方向倾斜。因此，工作区AA在行方向上的宽度或者相邻工作区AA之间的距离为约23.2nm。因此，在这种情况下，栅电极GC在列方向上的宽度或者相邻栅电极GC之间的距离是工作区AA在行方向上的宽度或者相邻工作区AA之间的距离的3/2倍。
由于位线BL和源线SL的间距是按照工作区AA的间距的1.5倍，因此，位线BL和源线SL(列)的间距与字线WL(行)的间距之间的比为1:1。另一方面，工作区AA的线与间隔(line&space)与栅电极GC(字线WL)的线与间隔之间的比为2:3。
以此方式，通过例如将工作区AA从行方向倾斜(90-atan(1/3))度角，以及通过将工作区AA与栅电极GC(字线WL)之间的间距的比设定为2:3，可以在列方向和行方向上以相等的间隔(相等的间距)排列MTJ元件22。在上述具体实例中，在列方向和行方向上相邻的MTJ元件22之间的间隔为约69.6nm。
如图8和图9所示，在基元阵列11中，MTJ元件22被设置在过孔接触V0上，其设置位置位于上电极UE与过孔接触V0之间。两个MTJ元件22在工作区AA的两端处形成，并且经由所关联的基元晶体管23被连接到公共源区100a(S)。一个MTJ元件22和一个基元晶体管23构成存储器基元MC。具体而言，工作区AA在其延伸方向上以两个晶体管23(存储器基元MC)为单位被隔离，并且在每个工作区AA中设置两个存储器基元MC。
如图8和图9所示，在基元阵列11中，工作区AA和器件隔离区(浅沟槽隔离；STI)104交替地形成在半导体衬底100上。基元晶体管23形成在工作区AA中。基元晶体管23包括被掩埋在半导体衬底100中的栅电极102(字线WL)，并且包括位于栅电极102两侧的N+型源区100a(S)和漏区100b(D)。同时，栅电极102通过绝缘层101与半导体衬底100绝缘地隔离。此外，栅电极102通过绝缘层103与布线M1、M2绝缘地隔离。
在同一工作区AA中形成两个基元晶体管23，这两个基元晶体管23共享源区100a(S)或漏区100b(D)。假设两个基元晶体管23共享源区100a(S)。
基元晶体管23的公共源区100a(S)经由接触插塞106(CB)被电连接到由第一金属布线层形成的第一布线M1。第一布线M1用作局部源线LSL。
基元晶体管23的漏区100b(D)经由过孔接触V0被电连接到MTJ元件22的下端(例如，钉扎层)。
MTJ元件22的上端(例如，自由层)被连接到上电极UE。在行方向上，两个互邻的MTJ元件22的上端被连接到公共上电极UE，该上电极UE被连接到由第二金属布线层形成的第二布线M2。第二布线M2用作局部位线LBL。设置层间绝缘膜(层间电介质)ILD以在布线之间绝缘。
在数据写入或数据读取操作中，为了选择特定的存储器基元MC，驱动与该存储器基元MC对应的栅电极GC(字线WL)。因此，被连接到字线WL并且在行方向上排列的多个基元晶体管变为导通的。然后，通过在特定列的位线BL1与源线SL1之间施加电压，与在所选择的字线WL与所选择的位线BL1和源线SL1之间的交叉点相对应的存储器基元MC被选择，并且可以使电流经由基元晶体管流到所选择的存储器基元MC的MTJ元件。
如图8和图10所示，在列选择电路17B1中，工作区AA和器件隔离区(浅沟槽隔离；STI)104交替地形成在半导体衬底100上。在工作区AA中形成基元晶体管24。基元晶体管24包括被掩埋在半导体衬底100中的栅电极102(字线WL)，并且包括位于栅电极102两侧的N+型的源区100a(S)和漏区100b(D)。同时，栅电极102通过绝缘层101而与半导体衬底100绝缘地隔离。此外，栅电极102通过绝缘层103而与布线M1、M2绝缘地隔离。
在同一工作区AA中形成两个基元晶体管24，这两个基元晶体管24共享源区100a(S)或漏区100b(D)。假设两个基元晶体管24共享源区100a(S)。
基元晶体管24的公共源区100a(S)经由过孔接触VL1被电连接到L1。此外，布线LI经由在布线LI上设置的过孔接触VL2被电连接到由第一金属布线层形成并且用作全局位线GBL的第一布线M1。
包括栅电极CGE2的基元晶体管24的漏区100b(D)经由过孔接触VL1被电连接到布线LI。此外，布线LI经由在布线LI上设置的过孔接触VL2被电连接到由第一金属布线层形成的第一布线M1。该布线M1经由设置在基元阵列11与位线放电电路17B2之间的过孔接触V1被电连接到局部位线LBL2。
包括栅电极CGE3的基元晶体管24的漏区100b(D)经由过孔接触VL1被电连接到布线LI。此外，布线LI经由在布线LI上设置的过孔接触VL2(未示出)被电连接到由第一金属布线层形成的第一布线M1(未示出)。该布线M1经由设置在基元阵列11与位线放电电路17B2之间的过孔接触V1被电连接到局部位线LBL3。设置层间绝缘膜(层间电介质)ILD以在布线之间绝缘。进一步地，布线M2经由ILD被设置在布线M1的上方。该布线M2用作全局位线GBL，并且经由过孔接触V1被电连接到布线M1(GBL)。
在位线放电电路17B2中，基元晶体管25具有与基元晶体管23、24相同的结构。如上所述，基元晶体管23、24和25具有相同的结构和尺寸。
接下来，参考图11，示意性地描述列选择电路17S1和源线放电电路17S2的布局。在图11中，为了简化描述，仅示出八条局部位线LBL和八条局部源线LSL，并且仅示出基元阵列11中的八条字线WL。
如图11所示，列选择电路17S1和源线放电电路17S2的结构与参考图8描述的列选择电路17B1和位线放电电路17B2的结构相同。因此，基元阵列11的基元晶体管23、列选择电路17B1的晶体管26以及位线放电电路17B2的晶体管27具有相同的结构和尺寸。
如上所述，在第一实施例中的列选择电路17B1、17S1、位线放电电路17B2和源线放电电路17S2中，晶体管24到27可被设置为具有基元阵列11中的字线WL的间距。然而，在列方向上相邻的晶体管之间需要有器件隔离，并且一个栅电极需要相对于三个栅电极被设定在地电位(GND)上。在图6和图7中，为了简化描述，未示出该栅电极(GND)。
<根据第一实施例的半导体存储装置的制造方法>
接下来，参考图12，示意性地描述根据第一实施例的半导体存储装置的基本制造方法。图12是示意性地示例出根据第一实施例的半导体存储装置的基本制造方法的流程图。
图12同时示例出基元阵列11的制造过程以及列选择电路17B1、17S1、位线放电电路17B2和源线放电电路17S2的制造过程。为了简化描述，列选择电路17B1、17S1被简称为“列选择电路”，位线放电电路17B2和源线放电电路17S2被简称为“放电电路”。
[步骤S1001](目标区域：基元阵列、列选择电路和放电电路)
在半导体衬底100上形成硬掩膜(未示出)。在硬掩膜上形成具有带状的线与间隔(L/S)图案的抗蚀剂(未示出)。然后，使用抗蚀剂作为掩膜，对硬掩膜进行处理，使用经过处理的硬掩膜将L/S图案转移到半导体衬底100的表面上。随后，处理膜(未示出)或抗蚀剂(未示出)被涂覆在半导体衬底100上。
[步骤S1002](目标区域：基元阵列、列选择电路和放电电路)
在抗蚀剂上形成交错的图案，以便以预定间隔切割开已经被转移到半导体衬底100上的L/S图案。通过使用抗蚀剂和处理膜，以预定间隔切割(AAcut)已经被转移到半导体衬底100上的L/S图案。然后，将绝缘膜掩埋在半导体衬底100中的凹部中。从而，被切割的区域变为浅沟槽隔离STI。在下面的描述中，为了简化描述，在半导体衬底100上形成的突出部被称为工作区AA。
[步骤S1003](目标区域：基元阵列、列选择电路和放电电路)
在半导体衬底100上形成硬掩膜(未示出)。在硬掩膜上形成具有带状的L/S图案的抗蚀剂(未示出)。该L/S图案在以预定角度与工作区AA相交的方向上延伸。然后，使用抗蚀剂作为掩膜，对硬掩膜进行处理，使用经过处理的硬掩膜将L/S图案转移到半导体衬底100的表面上。随后，在L/S图案中形成绝缘膜101、103、104和栅电极102。
[步骤S1004](目标区域：列选择电路和放电电路)
接下来，在列选择电路和放电电路中，在工作区AA的源区和漏区上形成过孔接触VL1。
[步骤S1005](目标区域：列选择电路和放电电路)
接下来，在列选择电路和放电电路中，在过孔接触VL1上形成布线LI。通过布线LI，多个单体晶体管被并行地电连接。
[步骤S1006](目标区域：列选择电路和放电电路)
然后，在列选择电路和放电电路中，在布线LI上形成过孔接触VL2。
[步骤S1007](目标区域：基元阵列)
接下来，在基元阵列11中，在半导体衬底100的源区100a(S)上形成接触插塞CB。
[步骤S1008](目标区域：基元阵列、列选择电路和放电电路)
然后，在过孔接触VL2和接触插塞CB上形成布线M1。
[步骤S1009](目标区域：列选择电路和放电电路)
接下来，切割(M1cut)列选择电路和放电电路中需要被物理切割开的布线M1的那些部分。
[步骤S1010](目标区域：基元阵列)
然后，在基元阵列中，在半导体衬底100的漏区100b(D)上形成过孔接触V0。
[步骤S1011](目标区域：基元阵列)
接下来，在基元阵列中，在过孔接触V0上形成MTJ元件22。
[步骤S1012](目标区域：基元阵列)
然后，在基元阵列中，形成连接两个MTJ元件22的上电极UE。
[步骤S1013](目标区域：列选择电路和放电电路)
接下来，在列选择电路和放电电路中，在布线M1上形成过孔接触V1。
[步骤S1014](目标区域：基元阵列、列选择电路和放电电路)
接下来，在过孔接触V1上形成布线M2。
如上所述，在步骤S1001、S1002、S1003、S1008和S1014中同时进行基元阵列、列选择电路和放电电路的制造过程。
<根据第一实施例的半导体存储装置的有利效果>
根据上述第一实施例，基元阵列11中的工作区AA、列选择电路17B1、17S1、位线放电电路17B2以及源线放电电路17S2以预定角度与栅电极GC相交。此外，基元阵列11中的基元晶体管、列选择电路17B1、17S1、位线放电电路17B2以及源线放电电路17S2具有基本相同的结构和尺寸。
以该方式，可通过使用基元阵列11的基元规则进行布置来缩减列选择电路17B1、17S1、位线放电电路17B2和源线放电电路17S2。
此外，当使用其中工作区AA和栅电极GC以特定角度相交的处理时，可以抑制存储器基元间的变化，并且可以提高制造产率。
另外，由于相同处理可被用于基元阵列11、列选择电路17B1、17S1、位线放电电路17B2和源线放电电路17S2，因此，没有向制造过程增加负担。
(第二实施例)
接下来，描述根据第二实施例的半导体存储装置。在第二实施例中，对子孔的结构做出额外的描述。在第二实施例中，使用相似的参考标号表示具有与上述第一实施例基本相同的功能和结构的结构元件，并且仅在必要时给出重复的描述。
<根据第二实施例的半导体存储装置的结构>
参考图13和图14A、图14B、图14C和图14D，描述根据第二实施例的半导体存储装置。图13是示意性地示例出子孔的结构的框图，图14A是示例出列选择电路驱动器的逆变器的电路图，图14B是示例出列选择电路驱动器的SWD驱动器的电路图，图14C是SWD驱动器的电路图，图14D是BL/SL重置驱动器的电路图。
如图13所示，子孔16包括SWD驱动器16a、BL/SL重置驱动器16b和列选择电路驱动器16c。此外，字线驱动器20包括SWD(子字线解码器)驱动器20a和20b。
另外，如图13、图14A和图14B所示，列选择电路驱动器16c包括逆变器30和SWD驱动器31。逆变器30包括：PMOSFET 30a，其具有一端被提供VPP且另一端被连接到节点N1的电流路径，并且具有驱动信号FYB被输入到的栅极；以及NMOSFET 30b，其具有一端被连接到节点N1且另一端被连接到地电位的电流路径，并且具有驱动信号FYB被输入到的栅极。信号FY从节点N1输出。列选择电路驱动器16c包括例如两个这种逆变器30。
SWD驱动器31包括：PMOSFET 31a，其具有一端被输入FY且另一端被连接到节点N2的电流路径，并且具有选择信号MLYB被输入到的栅极；NMOSFET 31b，其具有一端被连接到节点N2且另一端被连接到地电位的电流路径，并且具有选择信号MLYB被输入到的栅极；以及NMOSFET 31c，其具有一端被连接到节点N2且另一端被连接到地电位的电流路径，并且具有驱动信号FYB被输入到的栅极。信号SLY从节点N2输出。列选择电路驱动器16c包括例如八个这种SWD驱动器31。
此外，如图13和图14C所示，SWD驱动器16a包括：PMOSFET 32a，其具有一端被提供VPP且另一端被连接到节点N3的电流路径，并且具有驱动信号FXB被输入到的栅极；以及NMOSFET 32b，其具有一端被连接到节点N3且另一端被连接到地电位的电流路径，并且具有驱动信号FXB被输入到的栅极。信号FX从节点N3输出。
另外，如图13和图14D所示，BL/SL重置驱动器16b包括：PMOSFET33a，其具有一端被提供VPP且另一端被连接到节点N4的电流路径，并且具有驱动信号DIS被输入到的栅极；以及NMOSFET 33b，其具有一端被连接到节点N4且另一端被连接到地电位的电流路径，并且具有驱动信号DIS被输入到的栅极。信号DISB从节点N4输出。
另外，如图13所示，逆变器32被设置在与子孔16邻近的区域中。逆变器32将信号FY(四个信号)提供给邻近的子孔16的SWD驱动器31。
<根据第二实施例的半导体存储装置的有利效果>
如上述图13所示，SWD驱动器20a和20b以及SWD驱动器31的结构相同。
此外，被输入到子孔16中的各个电路的信号经由在布线M2上方形成的布线M3输入。
通过使用具有上述结构的子孔16，如图13所示，可以使位线和源线控制器17的长度与子孔16的长度在位线BL和源线SL的方向上基本相等。
具体而言，通过根据SWD驱动器20a和20b布置子孔16的SWD驱动器31，可以在SWD驱动器20a和20b与位线和源线控制器17之间的交叉部处没有无用间隔地布置子孔16。
同时，在上述第一实施例中，以预定间隔切割工作区AA。然而，可以不切割工作区AA。
此外，在上述第一实施例中，工作区AA以大约71.565°的角度向行方向倾斜，但是实施例不限于该实例。例如，工作区AA可被配置为在以(90-atan(1/2))的角度与栅电极GC相交的方向上延伸。或者，工作区AA可被配置为在以45°与栅电极GC相交的方向上延伸。
在上述每个实施例中，已经将MRAM例举为存储装置。然而，实施例也可被实现为包括与第一和第二实施例所示例的元件相同的元件的其它电阻变化型存储器，例如，被实现为在PRAM或PCRAM(相变随机存取存储器)或ReRAM(电阻式随机存取存储器)中使用的元件。
另外，在上述每个实施例中，为方便起见，位线对已经被称为位线BL和源线SL。然而，实施例不限于该实例，位线对例如也可被称为第一位线和第二位线。
尽管已经描述了特定实施例，但是这些实施例仅通过实例给出，并非旨在限制本发明的范围。实际上，本文中描述的新颖方法和系统可以通过多种其它形式体现；另外，在不偏离本发明精神的情况下，可以对本文中描述的方法和系统做出多种形式上的省略、替换和改变。所附权利要求及其等同物旨在涵盖落在本发明的范围和精神内的这些形式或修改。

Claims (19)

1.一种半导体存储装置，包括：
基元阵列，其包括：
多个电阻变化元件，其形成在半导体衬底上方；
多个第一基元晶体管，其形成在所述半导体衬底上并且被设置为与所述电阻变化元件关联；
多个第一栅电极，其被包括在所述第一基元晶体管中并且在第一方向上延伸；
第一位线，其分别被电连接到所述电阻变化元件并且在垂直于所述第一方向的第二方向上延伸；
第二位线，其分别被电连接到所述第一基元晶体管的电流路径的一端并且在所述第二方向上延伸；以及
多个第一工作区，所述第一基元晶体管形成在所述第一工作区中，并且所述第一工作区在以第一角度与所述第一方向相交的方向上延伸；以及
位线控制器，其包括：
多个第二基元晶体管，其形成在所述半导体衬底上，并且每个所述第二基元晶体管具有一端被电连接到所述第一位线或所述第二位线的电流路径；
多个第二栅电极，其被包括在所述第二基元晶体管中并且在所述第一方向上延伸；以及
多个第二工作区，所述第二基元晶体管形成在所述第二工作区中，并且所述第二工作区在以第二角度与所述第一方向相交的方向上延伸。
2.根据权利要求1所述的半导体存储装置，进一步包括放电电路，所述放电电路包括：
多个第三基元晶体管，其形成在所述半导体衬底上，并且每个所述第三基元晶体管具有一端被电连接到所述第一位线或所述第二位线且另一端被电连接到地电位的电流路径；
多个第三栅电极，其被包括在所述第三基元晶体管中并且在所述第一方向上延伸；以及
多个第三工作区，所述第三基元晶体管形成在所述第三工作区中，并且所述第三工作区在以第三角度与所述第一方向相交的方向上延伸。
3.根据权利要求2所述的半导体存储装置，其中，所述第一基元晶体管、所述第二基元晶体管和所述第三基元晶体管具有基本相同的尺寸。
4.根据权利要求2所述的半导体存储装置，其中，所述第一角度、所述第二角度和所述第三角度相等。
5.根据权利要求1所述的半导体存储装置，进一步包括第一驱动器，所述第一驱动器被配置为控制被设置于所述基元阵列的在所述第一方向上的端部附近的所述第一栅电极。
6.根据权利要求5所述的半导体存储装置，进一步包括第二驱动器，所述第二驱动器被配置为控制被设置于所述位线控制器的在所述第一方向上的端部附近的所述第二栅电极。
7.根据权利要求6所述的半导体存储装置，其中，所述第二驱动器包括与所述第一驱动器相同的电路。
8.根据权利要求6所述的半导体存储装置，其中，所述位线控制器的在所述第二方向上的长度基本等于所述第二驱动器的在所述第二方向上的长度。
9.根据权利要求1所述的半导体存储装置，其中，预定数量的所述第二基元晶体管具有并联地电连接的电流路径，并且具有相同信号被输入到的栅电极。
10.根据权利要求1所述的半导体存储装置，其中，所述位线控制器包括：第一位线控制器，其被配置为控制多个所述第一位线；以及第二位线控制器，其被配置为控制多个所述第二位线。
11.一种半导体存储装置，包括基元阵列，所述基元阵列包括：
多个电阻变化元件，其形成在半导体衬底上方；
多个第一基元晶体管，其形成在所述半导体衬底上，并且被设置为与所述电阻变化元件关联；
多个第一栅电极，其被包括在所述第一基元晶体管中并且在第一方向上延伸；
第一位线，其分别被电连接到所述电阻变化元件并且在垂直于所述第一方向的第二方向上延伸；
第二位线，其分别被电连接到所述第一基元晶体管的电流路径的一端并且在所述第二方向上延伸；以及
多个第一工作区，所述第一基元晶体管形成在所述第一工作区中，并且所述第一工作区被设置在两个电阻变化元件下方，所述两个电阻变化元件夹着在所述第一方向上彼此相邻的两个所述第一栅电极；以及
位线控制器，所述位线控制器包括：
多个第二基元晶体管，其形成在所述半导体衬底上，并且每个所述第二基元晶体管具有一端被电连接到所述第一位线或所述第二位线的电流路径；
多个第二栅电极，其被包括在所述第二基元晶体管中并且在所述第一方向上延伸；以及
多个第二工作区，所述第二基元晶体管形成在所述第二工作区中，并且所述第二工作区具有与所述第一工作区相同的形状。
12.根据权利要求11所述的半导体存储装置，进一步包括放电电路，所述放电电路包括：
多个第三基元晶体管，其形成在所述半导体衬底上，并且每个所述第三基元晶体管具有一端被电连接到所述第一位线或所述第二位线且另一端被电连接到地电位的电流路径；
多个第三栅电极，其被包括在所述第三基元晶体管中并且在所述第一方向上延伸；以及
多个第三工作区，所述第三基元晶体管形成在所述第三工作区中，并且所述第三工作区具有与所述第一工作区相同的形状。
13.根据权利要求12所述的半导体存储装置，其中，所述第一基元晶体管、所述第二基元晶体管和所述第三基元晶体管具有基本相同的尺寸。
14.根据权利要求12所述的半导体存储装置，进一步包括第一驱动器，所述第一驱动器被配置为控制被设置于所述基元阵列的在所述第一方向上的端部附近的所述第一栅电极。
15.根据权利要求14所述的半导体存储装置，进一步包括第二驱动器，所述第二驱动器被配置为控制被设置于所述位线控制器的在所述第一方向上的端部附近的所述第二栅电极。
16.根据权利要求15所述的半导体存储装置，其中，所述第二驱动器包括与所述第一驱动器相同的电路。
17.根据权利要求15所述的半导体存储装置，其中，所述位线控制器的在所述第二方向上的长度基本等于所述第二驱动器的在所述第二方向上的长度。
18.根据权利要求11所述的半导体存储装置，其中，预定数量的所述第二基元晶体管具有并联地电连接的电流路径，并且具有相同信号被输入到的栅电极。
19.根据权利要求11所述的半导体存储装置，其中，所述位线控制器包括：第一位线控制器，其被配置为控制多个所述第一位线；以及第二位线控制器，其被配置为控制多个所述第二位线。
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