RU2016106676A - Полупроводниковое запоминающее устройство - Google Patents

Полупроводниковое запоминающее устройство Download PDF

Info

Publication number
RU2016106676A
RU2016106676A RU2016106676A RU2016106676A RU2016106676A RU 2016106676 A RU2016106676 A RU 2016106676A RU 2016106676 A RU2016106676 A RU 2016106676A RU 2016106676 A RU2016106676 A RU 2016106676A RU 2016106676 A RU2016106676 A RU 2016106676A
Authority
RU
Russia
Prior art keywords
cell transistors
memory device
discharge
semiconductor memory
electrically connected
Prior art date
Application number
RU2016106676A
Other languages
English (en)
Other versions
RU2642960C2 (ru
Inventor
Тадаси МИЯКАВА
Кацухико ХОЯ
Марико ИИЗУКА
Такаси НАКАЗАВА
Хироюки ТАКЕНАКА
Original Assignee
Кабусики Кайся Тосиба
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Кабусики Кайся Тосиба filed Critical Кабусики Кайся Тосиба
Publication of RU2016106676A publication Critical patent/RU2016106676A/ru
Application granted granted Critical
Publication of RU2642960C2 publication Critical patent/RU2642960C2/ru

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Static Random-Access Memory (AREA)

Claims (46)

1. Полупроводниковое запоминающее устройство, содержащее
массив ячеек, включающий в себя
множество элементов изменения сопротивления, сформированных над полупроводниковой подложкой,
множество первых транзисторов ячеек, сформированных на полупроводниковой подложке и обеспеченных в ассоциации с элементами изменения сопротивления,
множество первых затворных электродов, включенных в первые транзисторы ячеек и простирающихся в первом направлении,
первые разрядные шины, электрически соединенные с элементами изменения сопротивления соответственно и простирающиеся во втором направлении, перпендикулярном к первому направлению,
вторые разрядные шины, электрически соединенные с одним концом пути тока первых транзисторов ячеек соответственно и простирающиеся во втором направлении, и
множество первых активных областей, в которых сформированы первые транзисторы ячеек и которые простираются в направлении, пересекающем первое направление под первым углом; и
контроллер разрядных шин, включающий в себя
множество вторых транзисторов ячеек, сформированных на полупроводниковой подложке, и каждый имеет путь тока с одним концом, электрически соединенным с первыми разрядными шинами или вторыми разрядными шинами,
множество вторых затворных электродов, включенных во вторые транзисторы ячеек и простирающихся в первом направлении, и
множество вторых активных областей, в которых сформированы вторые транзисторы ячеек, и которые простираются в направлении, пересекающем первое направление под вторым углом.
2. Полупроводниковое запоминающее устройство по п. 1, дополнительно содержащее схему разрядки, включающую в себя
множество третьих транзисторов ячеек, сформированных на полупроводниковой подложке, и каждый имеет путь тока с одним концом, электрически соединенным с первыми разрядными шинами или вторыми разрядными шинами, и с другим концом, электрически соединенным с потенциалом земли;
множество третьих затворных электродов, включенных в третьи транзисторы ячеек и простирающихся в первом направлении; и
множество третьих активных областей, в которых сформированы третьи транзисторы ячеек, и которые простираются в направлении, пересекающем первое направление под третьим углом.
3. Полупроводниковое запоминающее устройство по п. 2, в котором первые транзисторы ячеек, вторые транзисторы ячеек и третьи транзисторы ячеек имеют, по существу, одинаковый размер.
4. Полупроводниковое запоминающее устройство по п. 2, в котором первый угол, второй угол и третий угол являются равными.
5. Полупроводниковое запоминающее устройство по п. 1, дополнительно содержащее первую схему возбуждения, сконфигурированную с возможностью управлять первыми электродами затвора, обеспеченными рядом с концевой частью массива ячеек в первом направлении.
6. Полупроводниковое запоминающее устройство по п. 5, дополнительно содержащее вторую схему возбуждения, сконфигурированную с возможностью управлять вторыми электродами затвора, обеспеченными рядом с концевой частью контроллера разрядных шин в первом направлении.
7. Полупроводниковое запоминающее устройство по п. 6, в котором вторая схему возбуждения содержит такую же схему, что и первая схема возбуждения.
8. Полупроводниковое запоминающее устройство по п. 6, в котором длина контроллера разрядных шин во втором направлении является, по существу, равной длине второй схемы возбуждения во втором направлении.
9. Полупроводниковое запоминающее устройство по п. 1, в котором предварительно определенное количество упомянутых вторых транзисторов ячеек имеют пути тока, которые электрически соединены параллельно, и имеют затворные электроды, в которые вводится такой же сигнал.
10. Полупроводниковое запоминающее устройство по п. 1, в котором контроллер разрядных шин содержит первый контроллер разрядных шин, сконфигурированный с возможностью управлять множеством упомянутых первых разрядных шин, и второй контроллер разрядных шин, сконфигурированный с возможностью управлять множеством упомянутых вторых разрядных шин.
11. Полупроводниковое запоминающее устройство, содержащее массив ячеек, включающий в себя
множество элементов изменения сопротивления, сформированных над полупроводниковой подложкой;
множество первых транзисторов ячеек, сформированных на полупроводниковой подложке и обеспеченных в ассоциации с элементами изменения сопротивления;
множество первых затворных электродов, включенных в первый транзистор ячейки и простирающихся в первом направлении;
первые разрядные шины, электрически соединенные с элементами изменения сопротивления соответственно и простирающиеся во втором направлении, перпендикулярном к первому направлению;
вторые разрядные шины, электрически соединенные с одним концом пути тока первых транзисторов ячеек соответственно и простирающиеся во втором направлении; и
множество первых активных областей, в которых сформированы первые транзисторы ячеек, и которые обеспечены под двумя элементами изменения сопротивления, вмещающими посередине два упомянутых первых затвора, которые являются соседними друг с другом в первом направлении.
12. Полупроводниковое запоминающее устройство по п. 11, дополнительно содержащее контроллер разрядных шин, включающий в себя
множество вторых транзисторов ячеек, сформированных на полупроводниковой подложке, и при этом каждый имеет путь тока с одним концом, электрически соединенным с первыми разрядными шинами или вторыми разрядными шинами;
множество вторых затворных электродов, включенных во вторые транзисторы ячеек и простирающихся в первом направлении; и
множество вторых активных областей, в которых сформированы вторые транзисторы ячеек, и которые имеют такую же форму, что и первые активные области.
13. Полупроводниковое запоминающее устройство по п. 12, дополнительно содержащее схему разрядки, включающую в себя
множество третьих транзисторов ячеек, сформированных на полупроводниковой подложке, и при этом каждый имеет путь тока с одним концом, электрически соединенным с первыми разрядными шинами или вторыми разрядными шинами, и с другим концом, электрически соединенным с потенциалом земли;
множество третьих затворных электродов, включенных в третьи транзисторы ячеек и простирающихся в первом направлении; и
множество третьих активных областей, в которых сформированы третьи транзисторы ячеек, и которые имеют такую же форму, что и первые активные области.
14. Полупроводниковое запоминающее устройство по п. 13, в котором первые транзисторы ячеек, вторые транзисторы ячеек и третьи транзисторы ячеек имеют, по существу, одинаковый размер.
15. Полупроводниковое запоминающее устройство по п. 13, дополнительно содержащее первую схему возбуждения, сконфигурированную с возможностью управлять первыми электродами затвора, обеспеченными рядом с концевой частью массива ячеек в первом направлении.
16. Полупроводниковое запоминающее устройство по п. 15, дополнительно содержащее вторую схему возбуждения, сконфигурированную с возможностью управлять вторыми электродами затвора, обеспеченными рядом с концевой частью контроллера разрядных шин в первом направлении.
17. Полупроводниковое запоминающее устройство по п. 16, в котором вторая схему возбуждения содержит такую же схему, что и первая схема возбуждения.
18. Полупроводниковое запоминающее устройство по п. 16, в котором длина контроллера разрядных шин во втором направлении является, по существу, равной длине второй схемы возбуждения во втором направлении.
19. Полупроводниковое запоминающее устройство по п. 12, в котором предварительно определенное количество упомянутых вторых транзисторов ячеек имеют пути тока, которые электрически соединены параллельно, и имеют электроды затвора, в которые вводится такой же сигнал.
20. Полупроводниковое запоминающее устройство по п. 11, в котором контроллер разрядных шин содержит первый контроллер разрядных шин, сконфигурированный с возможностью управлять множеством упомянутых первых разрядных шин, и второй контроллер разрядных шин, сконфигурированный с возможностью управлять множеством упомянутых вторых разрядных шин.
RU2016106676A 2013-09-11 2014-08-26 Полупроводниковое запоминающее устройство RU2642960C2 (ru)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201361876491P 2013-09-11 2013-09-11
US61/876,491 2013-09-11
US14/201,642 2014-03-07
US14/201,642 US9299409B2 (en) 2013-09-11 2014-03-07 Semiconductor storage device
PCT/JP2014/072860 WO2015037461A1 (en) 2013-09-11 2014-08-26 Semiconductor storage device

Publications (2)

Publication Number Publication Date
RU2016106676A true RU2016106676A (ru) 2017-10-17
RU2642960C2 RU2642960C2 (ru) 2018-01-29

Family

ID=52625450

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2016106676A RU2642960C2 (ru) 2013-09-11 2014-08-26 Полупроводниковое запоминающее устройство

Country Status (5)

Country Link
US (2) US9299409B2 (ru)
CN (1) CN105556608B (ru)
RU (1) RU2642960C2 (ru)
TW (1) TWI549126B (ru)
WO (1) WO2015037461A1 (ru)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105493189B (zh) 2013-09-27 2018-12-11 英特尔公司 用于优化stt-mram尺寸和写入误差率的装置和方法
US9478273B2 (en) * 2013-10-31 2016-10-25 Intel Corporation Low resistance bitline and sourceline apparatus for improving read and write operations of a nonvolatile memory
US9967038B2 (en) * 2014-05-16 2018-05-08 Regents Of The University Of Minnesota Optical interconnect in spin-based computation and communication systems
KR20170034961A (ko) 2015-09-21 2017-03-30 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102401581B1 (ko) * 2015-10-26 2022-05-24 삼성전자주식회사 저항식 메모리 소자
KR102590306B1 (ko) * 2016-09-06 2023-10-19 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
JP2018147546A (ja) * 2017-03-09 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 制御回路、半導体記憶装置、情報処理装置及び制御方法
KR102379706B1 (ko) 2017-10-25 2022-03-28 삼성전자주식회사 가변 저항 메모리 소자
US10366954B1 (en) 2018-04-25 2019-07-30 Globalfoundries Inc. Structure and method for flexible power staple insertion
CN111179991B (zh) * 2019-12-31 2022-06-03 清华大学 阻变存储阵列及其操作方法、阻变存储器电路
CN113823656A (zh) * 2020-06-19 2021-12-21 长鑫存储技术有限公司 存储器及其形成方法、控制方法
KR20220049866A (ko) * 2020-10-15 2022-04-22 에스케이하이닉스 주식회사 메모리셀 및 그를 구비한 반도체 장치
CN114639772A (zh) 2020-12-15 2022-06-17 长鑫存储技术有限公司 一种半导体结构和存储电路
JP2022136786A (ja) 2021-03-08 2022-09-21 キオクシア株式会社 不揮発性記憶装置

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU752476A1 (ru) * 1978-07-24 1980-07-30 Предприятие П/Я А-1889 Ячейка пам ти
JP2792211B2 (ja) * 1990-07-06 1998-09-03 日本電気株式会社 半導体記憶装置
JP3386547B2 (ja) 1994-01-26 2003-03-17 株式会社東芝 リダンダンシ回路装置
US5794666A (en) * 1995-10-02 1998-08-18 Mitsubishi Jidosha Kogyo Kabushiki Kaisha Gaseous fuel filling structure and filling method using the same
JPH09231789A (ja) 1996-02-21 1997-09-05 Sony Corp 半導体記憶装置
JP2836570B2 (ja) * 1996-03-28 1998-12-14 日本電気株式会社 半導体記憶装置
JP4255144B2 (ja) 1998-05-28 2009-04-15 株式会社ルネサステクノロジ 半導体記憶装置
JP3544929B2 (ja) 2000-09-27 2004-07-21 Ｎｅｃマイクロシステム株式会社 半導体記憶装置およびそのリダンダンシ回路置換方法
CN100483743C (zh) * 2001-11-21 2009-04-29 夏普株式会社 半导体存储器件及其制造和操作方法及便携式电子装置
US7116593B2 (en) 2002-02-01 2006-10-03 Hitachi, Ltd. Storage device
JP2004023062A (ja) 2002-06-20 2004-01-22 Nec Electronics Corp 半導体装置とその製造方法
JP2010093277A (ja) 2002-06-25 2010-04-22 Renesas Technology Corp 半導体集積回路装置
JP4976134B2 (ja) * 2003-10-01 2012-07-18 アドラー コーポレーション スピロ環複素環誘導体及びそれらを使用する方法
KR20080022135A (ko) * 2005-05-30 2008-03-10 세이코 엡슨 가부시키가이샤 반도체 기억 장치
JP4309877B2 (ja) * 2005-08-17 2009-08-05 シャープ株式会社 半導体記憶装置
KR100695164B1 (ko) * 2005-11-09 2007-03-14 삼성전자주식회사 스위칭 소자로서 트랜지스터 및 다이오드를 포함하는하이브리드 타입의 비휘발성 메모리 소자
JP4129274B2 (ja) * 2006-05-18 2008-08-06 シャープ株式会社 半導体記憶装置
JP4251576B2 (ja) * 2006-07-28 2009-04-08 シャープ株式会社 不揮発性半導体記憶装置
US7778063B2 (en) * 2006-11-08 2010-08-17 Symetrix Corporation Non-volatile resistance switching memories and methods of making same
JP2008130995A (ja) 2006-11-24 2008-06-05 Toshiba Corp 半導体記憶装置
US7750421B2 (en) * 2007-07-23 2010-07-06 Magic Technologies, Inc. High performance MTJ element for STT-RAM and method for making the same
WO2009022373A1 (ja) * 2007-08-10 2009-02-19 Renesas Technology Corp. 半導体装置及びその製造方法
WO2009034687A1 (ja) * 2007-09-10 2009-03-19 Panasonic Corporation 不揮発性記憶装置および不揮発性記憶装置へのデータ書込方法
KR101264518B1 (ko) * 2008-10-06 2013-05-14 가부시키가이샤 히타치세이사쿠쇼 반도체 장치
JP2012043977A (ja) 2010-08-19 2012-03-01 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
CN102376737B (zh) * 2010-08-24 2014-03-19 中芯国际集成电路制造(北京)有限公司 嵌入mram的集成电路及该集成电路的制备方法
JP2012133836A (ja) 2010-12-20 2012-07-12 Toshiba Corp 抵抗変化型メモリ
JP5703041B2 (ja) 2011-01-27 2015-04-15 ルネサスエレクトロニクス株式会社 半導体装置
JP2012204399A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 抵抗変化メモリ
JP5677187B2 (ja) 2011-05-09 2015-02-25 株式会社東芝 半導体記憶装置
JP5878925B2 (ja) * 2011-07-06 2016-03-08 パナソニック株式会社 半導体記憶装置
KR101889317B1 (ko) * 2011-10-28 2018-08-17 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
KR20140108800A (ko) * 2013-02-28 2014-09-15 에스케이하이닉스 주식회사 기준 컬럼, 반도체 장치 및 프로세서와 시스템

Also Published As

Publication number Publication date
CN105556608B (zh) 2017-10-24
US9704918B2 (en) 2017-07-11
RU2642960C2 (ru) 2018-01-29
TW201523603A (zh) 2015-06-16
US20160197120A1 (en) 2016-07-07
CN105556608A (zh) 2016-05-04
TWI549126B (zh) 2016-09-11
US9299409B2 (en) 2016-03-29
WO2015037461A1 (en) 2015-03-19
US20150070982A1 (en) 2015-03-12

Similar Documents

Publication Publication Date Title
RU2016106676A (ru) Полупроводниковое запоминающее устройство
JP2011129893A5 (ru)
JP2011166128A5 (ru)
US9257165B2 (en) Assisted local source line
JP2013145875A5 (ru)
JP2013168631A5 (ru)
JP2012231455A5 (ru)
JP2012256808A5 (ru)
JP2011170951A5 (ru)
JP2011181908A5 (ru)
JP2013239713A5 (ru)
JP2015228492A5 (ja) 記憶装置
JP2012114422A5 (ja) 半導体装置
WO2013173140A3 (en) Three dimensional non-volatile storage with interleaved vertical select devices above and below vertical bit lines
JP2012221522A5 (ru)
JP2006059481A5 (ru)
WO2011100138A3 (en) Cross-point memory cells, non-volatile memory arrays, methods of reading a memory cell, methods of programming a memory cell, methods of writing to and reading from a memory cell, and computer systems
JP2016139450A5 (ja) 半導体装置及び電子機器
JP2009033177A5 (ru)
JP2012252765A5 (ja) 半導体装置
JP2011199274A5 (ru)
JP2016076285A5 (ja) 半導体装置
US10424575B2 (en) Semiconductor device
JP2011192379A5 (ja) 半導体装置
RU2016134736A (ru) Магниторезистивное запоминающее устройство

Legal Events

Date Code Title Description
PC43 Official registration of the transfer of the exclusive right without contract for inventions

Effective date: 20220420