JP2015228492A5 - 記憶装置 - Google Patents

Claims (8)

1. センスアンプと、第１乃至第４のビット線と、メモリセルと、第１乃至第４のトランジスタと、を有し、
   前記第１乃至前記第４のビット線の各々は、前記センスアンプが設けられた層上に設けられ、
   前記メモリセルは、前記第１乃至前記第４のビット線が設けられた層上に設けられ、
   前記センスアンプは、少なくとも２層の導電体を有し、
   前記メモリセルは、第５のトランジスタと、容量素子と、を有し、
   前記第１乃至前記第４のビット線は、第１方向に隣り合う２列と第２方向に隣り合う２行とからなる２行２列に配置され、
   前記第２方向は、前記第１方向に垂直な方向であり、
   前記第１乃至前記第４のビット線の各々は、前記第２方向に延在する領域を有し、
   前記第１乃至前記第４のビット線の各々は、前記第１乃至前記第４のトランジスタのうちの１つを介して、前記センスアンプと電気的に接続されることを特徴とする記憶装置。
2. 請求項１において、
   第１及び第２のデータ線と、第６及び第７のトランジスタと、を有し、
   前記第１及び前記第２のデータ線の各々は、前記メモリセルが設けられた層上に設けられ、
   前記第１及び前記第２のデータ線の各々は、前記第６及び前記第７のトランジスタのうちの１つを介して前記センスアンプと電気的に接続されることを特徴とする記憶装置。
3. 請求項１又は請求項２において、
   前記第５のトランジスタは、チャネル形成領域に酸化物半導体を含むことを特徴とする記憶装置。
4. 複数のセンスアンプと、複数のビット線と、複数のメモリセルと、複数の第１のトランジスタと、を有し、
   前記複数のビット線の各々は、前記複数のセンスアンプが設けられた層上に設けられ、
   前記複数のメモリセルの各々は、前記複数のビット線が設けられた層上に設けられ、
   前記複数のセンスアンプの各々は、少なくとも２層の導電体を有し、
   前記複数のメモリセルの各々は、第２のトランジスタと、容量素子と、を有し、
   前記複数のビット線の各々は、第２の方向に延在する領域を有し、
   前記第２の方向に垂直な方向を第１の方向とし、
   前記複数のビット線の各々は、前記第１方向に第１の距離のピッチ、前記第２方向に第２の距離のピッチで、２次元的に配置され、
   前記複数のセンスアンプの各々は、前記複数の第１トランジスタのうちの４つを介して、前記複数のビット線のうちの４本のビット線に接続され、
   前記複数のセンスアンプは、前記第１の方向に前記第１の距離の２倍のピッチで、かつ、前記第２の方向に前記第２の距離の２倍のピッチで、２次元的に配置されていることを特徴とする記憶装置。
5. 請求項４において、
   複数のデータ線と、複数の第３のトランジスタと、を有し、
   前記複数のデータ線の各々は、前記メモリセルが設けられた層上に設けられ、
   前記複数のセンスアンプの各々は、前記複数の第３トランジスタのうちの２つを介して、前記複数のデータ線のうちの２本のデータ線と電気的に接続され、
   前記複数のデータ線の各々は、前記複数の第３トランジスタのうちの２つを介して、前記複数のセンスアンプのうち前記第１方向に隣り合うセンスアンプと電気的に接続されることを特徴とする記憶装置。
6. 請求項４又は請求項５において、
   前記第２のトランジスタは、チャネル形成領域に酸化物半導体を含むことを特徴とする記憶装置。
7. 請求項４乃至請求項６において、
   前記ビット線に接続されるメモリセルの数は、３乃至３２であることを特徴とする記憶装置。
8. 請求項１乃至請求項７において、
   前記容量素子の容量値は０．１ｆＦ乃至１０ｆＦであることを特徴とする記憶装置。