JP2012238372A5 - - Google Patents

Claims (4)

1. ｍ行ｎ列に並んだ複数のメモリセルを有し、
   前記メモリセルは、第１のトランジスタと、第２のトランジスタと、容量素子とを有し、
   前記第１のトランジスタのゲートは、ワード線に電気的に接続され、
   前記第１のトランジスタの第１端子は、ビット線に電気的に接続され、
   前記第１のトランジスタの第２端子は、前記容量素子の第１電極に電気的に接続され、
   前記第１のトランジスタの第２端子は、前記第２のトランジスタのゲートに電気的に接続され、
   前記容量素子の第２電極は、データ線に電気的に接続され、
   各行の前記第２のトランジスタ同士は、直列に接続され、
   各行の１列目の前記第２のトランジスタの第１端子は、電源線に電気的に接続され、
   各行のｎ列目の前記第２のトランジスタの第２端子は、出力信号線に電気的に接続される半導体記憶装置。
2. 請求項１において、
   前記電源線と前記出力信号線との導通状態を検出することで、検索したいデータのアドレスを特定する半導体記憶装置。
3. 請求項１又は請求項２において、
   前記第１のトランジスタは、酸化物半導体をチャネルとして有する半導体記憶装置。
4. 請求項１乃至請求項３のいずれか一において、
   前記第２のトランジスタの上に前記第１のトランジスタが位置する半導体記憶装置。