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  1. ワード線と、容量線と、第１のビット線と、第２のビット線と、第１のトランジスタと、第２のトランジスタと、第１のキャパシタと、第２のキャパシタと、を有し、
    前記第１のトランジスタと前記第２のトランジスタとは少なくとも一部が重畳し、
    前記第１のトランジスタのゲートおよび前記第２のトランジスタのゲートは、前記ワード線と電気的に接続され、
    前記第１のトランジスタのドレインは、前記第１のキャパシタの一方の電極と電気的に接続され、
    前記第２のトランジスタのドレインは、前記第２のキャパシタの一方の電極と電気的に接続され、
    前記容量線は、前記第１のキャパシタの他方の電極及び前記第２のキャパシタの他方の電極と電気的に接続され、
    前記第１のビット線は、前記第１のトランジスタのソースと電気的に接続され、
    前記第２のビット線は、前記第２のトランジスタのソースと電気的に接続されことを特徴とする半導体装置。
  2. 請求項１において、
    前記第１及び前記第２のトランジスタは、酸化物半導体膜を有することを特徴とする半導体装置。
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