TWI595669B - 半導體結構、顯示面板及其控制方法 - Google Patents

半導體結構、顯示面板及其控制方法 Download PDF

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蔡嘉豪
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Description

半導體結構、顯示面板及其控制方法
本發明係有關於一種半導體結構，特別是有關於一種具有雙閘極的半導體結構。
電晶體是一種具有三個端點的電子元件，分為雙載子接面電晶體(Bipolar Junction Transistor；BJT)和場效電晶體(Field-Effect Transistor；FET)兩類。場效電晶體具有三個端點，分別是閘極、源極和汲極。當場效電晶體的閘極與源極之間的跨壓大於一臨界電壓(threshold voltage)時，便可在電晶體的源極與汲極之間形成一通道。然而，若長時間施加電壓至閘極時，很容易造成臨界電壓發生漂移(shift)。
本發明提供一種半導體結構，包括一基底層、一第一導電層、一第一絕緣層、一半導體層、一第二導電層、一第二絕緣層以及一第三導電層。第一導電層形成在基底層之上。第一絕緣層形成在第一導電層之上。半導體層形成在第一絕緣層之上。第二導電層形成在半導體層之上，並具有一第一部分以及一第二部分。第一部分及第二部分彼此獨立。第二絕緣層形成在第二導電層之上。第三導電層形成在第二絕緣層之上。第一導電層、半 導體層、第一部分及第二部分構成一第一電晶體。第三導電層、半導體層、第一部分及第二部分構成一第二電晶體。在一第一期間，第一導電層具有一第一電壓位準，第三導電層具有一第二電壓位準。在一第二期間，第一導電層具有一第三電壓位準，第三導電層具有一第四電壓位準。
本發明另提供一種控制方法，用以控制一第一電晶 體及一第二電晶體，其中第一電晶體及第二電晶體共用一源極以及一汲極。本發明之控制方法包括：在一第一期間，提供一第一電壓位準予該第一電晶體的閘極以及提供一第二電壓位準予該第二電晶體的閘極；在一第二期間，改變該第一及第二電晶體的閘極的電壓位準。
本發明更提供一種顯示面板，包括一元件基板、一 對向基板以及一顯示介質。元件基板具有上述之半導體結構。對向基板相對元件基板設置。顯示介質位於元件基板與對向基板之間。
為讓本發明之特徵和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
10‧‧‧顯示面板
11‧‧‧對向基板
12‧‧‧顯示介質
13‧‧‧元件基板
14‧‧‧閘極驅動電路
15‧‧‧顯示區域
100‧‧‧控制電路
110、120‧‧‧控制單元
130‧‧‧下拉單元
140‧‧‧上拉單元
300、400‧‧‧半導體結構
310、410‧‧‧基底層
320、420‧‧‧第一導電層
330、430‧‧‧第一絕緣層
340、440‧‧‧半導體層
350、450‧‧‧第二導電層
360、460‧‧‧第二絕緣層
370、470‧‧‧第三導電層
351、352、451~453‧‧‧部分
S510、S520‧‧‧步驟
341、441‧‧‧下表面
342、442‧‧‧上表面
OUT‧‧‧輸出節點
D、D1、D2‧‧‧汲極
AL‧‧‧主動層
E1‧‧‧第一側
E2‧‧‧第二側
SR‧‧‧移位暫存器
S‧‧‧源極
GE1、GE2‧‧‧閘極
Z、Za、CK1、CK7、Rst、Out+2、Out-2‧‧‧信號
T7、T7a、T12、T12a、T10、T10a、T9、T6a、T5、T5a、T4、T4a‧‧‧電晶體
VSSG、VSSA、VDD1、VDD2‧‧‧位準
第1圖為一顯示面板示意圖。
第2圖為一元件基板示意圖。
第3圖為一控制電路示意圖。
第4A圖至第4D圖為本發明之半導體結構之俯視圖。
第5A圖至第5D圖為本發明之半導體結構之剖面示意圖。
第6圖為本發明之控制方法之一可能流程圖。
第1圖為本發明之顯示面板之示意圖。如圖所示，顯示面板10包括一對向基板11、一顯示介質12以及一元件基板13。對向基板11相對元件基板13而設置。顯示介質12位於元件基板13與對向基板11之間。
第2圖為本發明之元件基板之一可能實施例。如圖所示，元件基板13包括一閘極驅動電路14以及一顯示區域15。本發明並不限定閘極驅動電路14的實施方式。在一可能實施例中，閘極驅動電路14具有複數移位暫存器SR。移位暫存器SR係以串列方式連接。
第3圖為一控制電路之示意圖。如圖所示，控制電路100包括第一控制單元110、第二控制單元120、下拉單元130以及上拉單元140。第一控制單元110用以控制下拉單元130。第二控制單元120用以控制上拉單元140。下拉單元130用以將輸出節點OUT的位準下拉至位準VSSA。下拉單元130用以令輸出節點OUT的位準等於信號CK1。在本實施例中，控制電路100係為第2圖之移位暫存器SR之一者。
如圖所示，下拉單元130的電晶體T10及T10a的汲極均耦接節點P，其源極均接收位準VSSG，其閘極分別接收信號Z及Za，其中信號Z及Za為反相信號。換句話說，當電晶體T10及T10a之一者導通時，電晶體T10及T10a之另一者不導通。
第4A~4D圖為本發明之半導體結構之可能俯視圖。在一可能實施例中，第4A~4D圖所示的半導體結構係設置在第2圖的 移位暫存器SR之一者中。請參考第4A，汲極D與源極S設置在閘極GE1與GE2之間，主動層AL與汲極D與源極S接觸。本發明並不限定主動層AL與汲極D與源極S之間的關係。在本實施例中，汲極D重疊主動層AL的第一側E1的末端，而源極S重疊主動層AL的第二側E2的末端。在其它實施例中，請參考第4C圖，汲極D並未重疊主動層AL的第一側E1的末端，並且源極S亦重疊主動層AL的第二側E2的末端。換句話說，主動層AL的第一側E1往左延伸，並超過汲極D的左側邊緣，並且主動層AL的第二側E2往右延伸，並超過源極S的右側邊緣。
另外，在第4A及4C圖中，閘極GE1、主動層AL、汲 極D與源極S可構成一第一電晶體，而閘極GE2、主動層AL、汲極D與源極S可構成一第二電晶體。以第3圖的電晶體T10與T10a為例，當閘極GE1接收信號Z、汲極D耦接節點P以及源極S接收位準VSSG時，便可使第一電晶體作為電晶體T10。同樣地，提供信號Za予閘極GE2，便可令第二電晶體作為電晶體T10a。
在本實施例中，由於電晶體T10及T10a共用源極S與 汲極D，因此，第4A及4C圖的半導體結構可稱為2合1結構。藉由2合1結構實現兩電晶體，可大幅節省電路空間。因此，若將共用源極S與汲極D的技術應用在顯示器的驅動電路中，則可大幅減少顯示面板的邊緣(border)空間。
然而，本發明的2合1結構並非只能應用在顯示器中。 只要電晶體的汲極與源極分別耦接在一起的電路架構，均可使用本發明之半導體結構。因此，以第3圖為例，下拉單元130的電晶體T5及T5a或是電晶體T9與T6a亦可使用第4A或4C圖所顯示的共 用架構。舉例而言，當汲極D耦接輸出節點OUT，並且源極S接收位準VSSA時，便可實現電晶體T5及T5a。另外，若將汲極D耦接節點P，並且令源極S接收位準VSSG，則可實現電晶體T9與T6a。
請參考第4B及4D圖，在其它實施例中，源極S與汲極 D1及D2設置在閘極GE1與GE2之間，主動層AL與汲極D與源極S接觸。在第4B圖中，汲極D1重疊主動層AL的第一側E1的末端。 汲極D2重疊主動層AL的第二側E2的末端。在第4D圖中，汲極D1並未重疊主動層AL的第一側E1的末端。汲極D2亦未重疊主動層AL的第二側E2的末端。
在本實施例中，閘極GE1、主動層AL、源極S與汲極 D1構成第一電晶體；閘極GE2、主動層AL、源極S與汲極D1構成第二電晶體；閘極GE1、主動層AL、源極S與汲極D2構成第三電晶體；閘極GE2、主動層AL、源極S與汲極D2構成第四電晶體。
在一可能實施例中，藉由提供相對應的信號予閘極 GE1、GE2、源極S、汲極D1及D2，便可令第一至第四電晶體分別作為第3圖中的電晶體T10、T10a、T5及T5a。在本實施例中，四個電晶體共用同一源極，故第4B及4D圖的半導體結構也可稱為4合1結構。相較於2合1結構，4合1結構更可節省電路空間。以第3圖為例，在一可能實施例中，電晶體T10與T10a係為第一2合1結構；電晶體T9與T6a係為第二2合1結構；電晶體T5與T5a係為第三2合1結構。
在另一可能實施例中，電晶體T9與T6a係為2合1結構， 而電晶體T10、T10a、T5與T5a係為4合1結構。由於電晶體T9與T6a的閘極信號不同於電晶體T5與T5a的閘極信號，故電晶體T9與T6a 無法與電晶體T5與T5a構成一4合1結構。
第5A~5D圖分別為本發明之第4A~4D圖之A-A’、B-B’、 C-C’及D-D’剖面示意圖。如第5A圖所示，半導體結構300包括一基底層310、一第一導電層320、一第一絕緣層330、一半導體層340、一第二導電層350、一第二絕緣層360以及一第三導電層370。在本實施例中，半導體結構300係屬背通道蝕刻(back channel etched；BCE)結構，但並非用以限制本發明。在其它實施例中，可利用蝕刻阻擋層(etching stop layer)技術。
第一導電層320形成在基底層310上。第一絕緣層330 形成在第一導電層320之上。半導體層340形成在第一絕緣層330之上。在本實施例中，半導體層340係作為一主動層(active layer)。 在一可能實施例中，半導體層340係為非晶矽(A-si)、低溫多晶矽(LTPS)、氧化銦鎵鋅(IGZO)所構成。當有信號產生時，半導體層340為導通狀態。當沒有信號產生時，半導體層340作為一絕緣層。
第二導電層350形成在半導體層340上，並具有第一部分351及第二部分352。第一部分351與第二部分352各自獨立。在本實施例中，第一部分351覆蓋半導體層340的第一側E1，並且第二部分352覆蓋半導體層340的第二側E2。第二絕緣層360形成在第二導電層350之上。第三導電層370形成在第二絕緣層360之上。
在本實施例中，第一導電層320、半導體層340、第一部分351及第二部分352構成一第一電晶體，其中第一導電層320作為第一電晶體的閘極、第一部分351作為第一電晶體的源極、第二部分352作為第一電晶體的汲極。另外，第三導電層370、半導 體層340、第一部分351及第二部分352構成一第二電晶體，其中第三導電層370作為第二電晶體的閘極、第一部分351作為第二電晶體的源極、第二部分352作為第二電晶體的汲極。
在本實施例中，在一第一期間，提供一第一電壓位 準予第一導電層320，並且提供一第二電壓位準予第三導電層370，用以導通第一電晶體，並且不導通第二電晶體。在一第二期間，改變第一導電層320及第三導電層370的電壓位準，用以導通第二電晶體，並且不導通第一電晶體。
在一可能實施例中，在第二期間，提供第三電壓位 準予第一導電層320，並且提供第四電壓位準予第三導電層370。 第三電壓位準可能等於或不等於第二電壓位準。第四電壓位準可能等於或不等於第一電壓位準。在其它實施例中，第一電壓位準係為一正位準，如+19V，第二電壓位準係為一負位準，如-5V。
由於第一及第二電晶體係交替導通，故可避免載子 長時間陷(trap)於相同的通道中。請參考第5A圖，當第一電晶體導通，並且第二電晶體不導通時，載子陷在半導體層340的下表面341。當載子數量足夠時，便可在下表面341形成一第一通道(channel)。當第一電晶體不導通，並且第二電晶體導通時，載子移動至半導體層340的上表面342。當載子數量足夠時，便可在上表面342形成一第二通道。因此，在第5A圖的半導體結構中，載子不會固定陷在相同的通道中。
然而，在習知的電晶體結構中，當長時間導通電晶 體時，載子將長時間陷於相同的通道中，因而造成電晶體的臨界電壓(threshold voltage)發生漂移。當環境溫度上升時，漂移的現 象更為嚴重。為了解決漂移現象，習知技術係增加電晶體的尺寸，但卻減少電路可使用空間。然而，藉由上述的2合1結構，交替導通兩電晶體，便可避免載子長時間陷於同一通道中，並克服臨界電壓漂移現象。
在另一可能實施例中，若將第4A圖的半導體結構應 用於顯示器中，則第一期間可能為第一框時間(frame time)，而第二期間係為第二框時間。換句話說，第一期間係指顯示器的奇數框時間，而第二期間係指顯示器的偶數框時間。另外，本發明並不限定第一部分351及第二部分352的電壓位準。在一可能實施例中，在第一期間，提供相對應的電壓位準予第一部分351及第二部分352，在第二期間，維持第一部分351及第二部分352的電壓位準。 在另一可能實施例中，在第二期間，改變第一部分351及第二部分352的電壓位準。
第5B圖為第4B圖的B-B’剖面示意圖。第5B圖相似第 5A圖，不同之處在於第5B圖的第二導電層450具有第一部分451、第二部分451及第三部分453。第一部分451、第二部分451及第三部分453各自獨立。在本實施例中，第一導電層410、半導體層440、第一部分451及第二部分452構成一第一電晶體，其中第一導電層410作為第一電晶體的閘極，第一部分451作為第一電晶體的汲極或源極，而第二部分452作為第一電晶體的源極或汲極。在一可能實施例中，第一電晶體可作為第1圖中的電晶體T10。
第三導電層470、半導體層440、第一部分451及第二 部分452構成一第二電晶體。第三導電層470作為第二電晶體的閘極，第一部分451作為第二電晶體的汲極或源極，並且第二部分452 作為第二電晶體的源極或汲極。在一可能實施例中，第二電晶體可作為第3圖中的電晶體T10a。
第一導電層410、半導體層440、第二部分452及第三 部分453構成一第三電晶體。第一導電層410作為第三電晶體的閘極，第二部分452作為第三電晶體的源極或汲極，第三部分453作為第三電晶體的汲極或源極。在一可能實施例中，第三電晶體可作為第3圖中的電晶體T5。
第三導電層470、半導體層440、第二部分452及第三 部分453構成一第四電晶體。第三導電層470作為第四電晶體的閘極，第二部分452作為第四電晶體的源極或汲極，第三部分453作為第四電晶體的汲極或源極。在一可能實施例中，第四電晶體可作為第3圖中的電晶體T5a。
在其它實施例中，藉由控制半導體層440上的汲極與 源極的數量，就可令不同數量的電晶體整合在相同的半導體結構中。舉例而言，若半導體層440上的第二導電層450具有四部分，則可形成6合1結構，也就是六個電晶體整合在同一半導體結構中。
第5C圖相似第5A圖，不同之處在於第5C圖的第一部 分351並未覆蓋半導體層340的第一側E1，並且第二部分352亦未覆蓋半導體層340的第二側E2。由於第5C圖的其它結構與第5A圖相同，故不再贅述。
另外，第5D圖相似第5B圖，不同之處在於第5D圖的 第一部分451並未覆蓋半導體層440的第一側E1，並且第三部分453亦未覆蓋半導體層440的第二側E2。由於第5D圖的其它結構與 第5B圖相同，故不再贅述。
第6圖為本發明之控制方法之一可能流程圖。本發明 之控制方法係用以控制一第一電晶體及一第二電晶體，其中第一及第二電晶體共用一源極以及一汲極。在其它實施例中，本發明的控制方法可控制四電晶體，其中四電晶體共用同一源極或汲極，以及共用兩汲極或兩源極。
首先，在一第一期間，提供一第一電壓位準予第一 電晶體的閘極以及提供一第二電壓位準予第二電晶體的閘極(步驟S510)。在一可能實施例中，當第一電晶體的閘極接收到第一電壓位準時，第一電晶體進入一導通狀態；當第二電晶體的閘極接收到第二電壓位準時，第二電晶體進入一不導通狀態。
本發明並不限定第一及第二電壓位準的極性。在一可能實施例中，第一及第二電壓位準均為正位準或均為負位準。在本實施例中，第一電壓位準為正位準，而第二電壓位準為負位準。
在一第二期間，改變第一及第二電晶體的閘極的位準(步驟S520)。在一可能實施例中，提供一第三電壓位準予第一電晶體的閘極以及提供一第四電壓位準予第二電晶體的閘極。第三電壓位準可能等於或不等於第二電壓位準，第四電壓位準等於或不等於第一電壓位準。在一可能實施例中，第一電壓位準為+19V，第二電壓位準為-5V。
在其它實施例中，在第一期間，更提供一第五電壓位準予第一及第二電晶體的汲極，以及提供一第六電壓位準予第一及第二電晶體的源極。在第二期間，維持或改變第一及第二電 晶體的汲極與源極之至少一者的電壓位準。
由於共用結構的電晶體係交替導通，故可避免載子長時間陷於相同的通道中，因而減少電晶體臨界電壓漂移現象。再者，藉由共用結構，可大幅增加電路可使用空間。
除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
300‧‧‧半導體結構
310‧‧‧基底層
320‧‧‧第一導電層
330‧‧‧第一絕緣層
340‧‧‧半導體層
341‧‧‧下表面
342‧‧‧上表面
350‧‧‧第二導電層
351、352‧‧‧部分
360‧‧‧第二絕緣層
370‧‧‧第三導電層
E1‧‧‧第一側
E2‧‧‧第二側

Claims (14)

  1. 一種半導體結構，包括：一基底層；一第一導電層，形成在該基底層之上；一第一絕緣層，形成在該第一導電層之上；一半導體層，形成在該第一絕緣層之上；一第二導電層，形成在該半導體層之上，並具有一第一部分以及一第二部分，該第一部分及第二部分彼此獨立；一第二絕緣層，形成在該第二導電層之上；以及一第三導電層，形成在該第二絕緣層之上，其中，該第一導電層、該半導體層、該第一部分及該第二部分構成一第一電晶體，該第三導電層、該半導體層、該第一部分及該第二部分構成一第二電晶體；其中，在一第一期間，該第一導電層具有一第一電壓位準，該第三導電層具有一第二電壓位準，在一第二期間，該第一導電層具有一第三電壓位準，該第三導電層具有一第四電壓位準，其中該第二導電層更包括一第三部分，該第一部分、第二部分及該第三部分各自獨立，該第一導電層、該半導體層、該第二部分及該第三部分構成一第三電晶體，該第三導電層、該半導體層、該第二部分及該第三部分構成一第四電晶體， 其中該第一部分及該第三部份之間的該半導體層是連續的。
  2. 如申請專利範圍第1項所述之半導體結構，其中該第三電壓位準等於該第二電壓位準，該第四電壓位準等於該第一電壓位準。
  3. 如申請專利範圍第1項所述之半導體結構，其中該第三電壓位準不等於該第二電壓位準，該第四電壓位準不等於該第一電壓位準。
  4. 如申請專利範圍第1項所述之半導體結構，其中該第一電壓位準為一正位準，該第二電壓位準為一負位準。
  5. 如申請專利範圍第1項所述之半導體結構，其中在該第一期間，該第一電晶體導通，該第二電晶體不導通；在該第二期間，該第二電晶體導通，該第一電晶體不導通。
  6. 如申請專利範圍第1項所述之半導體結構，其中該第一部分及該第二部分的電壓位準保持不變。
  7. 一種控制方法，用以控制一第一電晶體、一第二電晶體、一第三電晶體及一第四電晶體，其中該第一電晶體及第二電晶體共用一源極以及一第一汲極，該第三電晶體及第四電晶體共用該源極以及一第二汲極，該控制方法包括：在一第一期間，提供一第一電壓位準予該第一電晶體的閘極以及提供一第二電壓位準予該第二電晶體的閘極；以及 在一第二期間，改變該第一電晶體及第二電晶體的閘極的電壓位準，其中該源極、該第一汲極及該第二汲極係設置在同一半導體層上，該第一電晶體及該第三電晶體的閘極設置在該半導體層上，該第二電晶體及該第四電晶體的閘極設置在該半導體層下，其中該第一汲極及該第二極汲之間的該半導體層是連續的。
  8. 如申請專利範圍第7項所述之控制方法，其中在該第二期間，提供一第三電壓位準予該第一電晶體的閘極以及提供一第四電壓位準予該第二電晶體的閘極。
  9. 如申請專利範圍第8項所述之控制方法，其中該第三電壓位準等於該第二電壓位準，該第四電壓位準等於該第一電壓位準。
  10. 如申請專利範圍第8項所述之控制方法，其中該第三電壓位準不等於該第二電壓位準，該第四電壓位準不等於該第一電壓位準。
  11. 如申請專利範圍第7項所述之控制方法，其中該第一電壓位準為一正位準，該第二電壓位準為一負位準。
  12. 如申請專利範圍第7項所述之控制方法，其中在該第一及第二期間，維持該源極與該汲極的電壓位準。
  13. 一種顯示面板，包括：一元件基板，包括如申請專利範圍第1項所述之該半導體 結構；一對向基板，相對該元件基板設置；以及一顯示介質，位於該元件基板與該對向基板之間。
  14. 如申請專利範圍第13項所述之顯示面板，其中該元件基板包括一移位暫存器，該移位暫存器包括該半導體結構。
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