KR20140144566A - 디스플레이 장치의 화소 소자로 사용되는 산화물 반도체 트랜지스터 및 이의 제조 방법 - Google Patents

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Abstract

디스플레이 장치의 화소 소자로 사용되는 산화물 반도체 트랜지스터 및 이의 제조 방법이 개시된다. 개시된 산화물 반도체 트랜지스터는 디스플레이 장치의 화소 소자로 사용되는 산화물 반도체 트랜지스터에 있어서, 기판; 상기 기판 위에 위치하는 제1 게이트 전극; 상기 제1 게이트 전극 위에 위치하는 소스 전극/드레인 전극; 및 상기 소스 전극/드레인 전극 위에 위치하는 제2 게이트 전극;을 포함하되, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 전기적으로 연결되어 동일한 전압을 인가받고, 상기 제2 게이트 전극의 폭은 상기 소스 전극과 상기 드레인 전극 사이의 폭 보다 짧은 것을 특징으로 한다.

Description

디스플레이 장치의 화소 소자로 사용되는 산화물 반도체 트랜지스터 및 이의 제조 방법{OXIDE SEMICONDUCTOR TRANSISTOR USED FOR　PIXEL ELEMENT OF DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명의 실시예들은 고성능의 전기적 특성을 가지는 디스플레이 장치의 화소 소자로 사용되는 산화물 반도체 트랜지스터 및 이의 제조 방법에 관한 것이다.
최근 산화물 반도체인 a-IGZO(Indium Gallium Zinc Oxide)를 이용한 구동소자로 구동되는 디스플레이 장치의 개발이 빠르게 진행되고 있다. 이와 더불어, 디스플레이 소자의 구동에 기본적으로 필요한 인버터뿐만 아니라 이를 이용한 구동회로에 대해서도 상당 부분 연구가 진행되고 있다.
이와 관련하여, 한국특허출원 제10-2012-0087910호에서는 E/S(Etch/Stopper) 타입의 듀얼 게이트 구조의 산화물 반도체 박막 트랜지스터를 개시하고 있다.
그러나, 상기한 종래의 산화물 반도체 박막 트랜지스터는 하부 게이트 전극과 상부 게이트 전극이 전기적으로 분리되어 있고, 상부 게이트 전극으로는 전압이 인가되지 않는 특성을 가진다.
한편, 상기한 산화물 반도체 박막 트랜지스터에 있어, 상부 게이트 전극에 특정 전압을 인가하는 경우, 해당 트랜지스터를 디플레이션 모드(Depletion Mode)로 사용할 수 있지만, 상부 게이트 전극에 인가되는 전압과 하부 게이트 전극에 인가되는 전압의 차이가 발생하는 경우, 전기적 특성이 열화되는 단점이 있었다.
그리고, 상부 게이트 전극과 소스 전극/드레인 전극 사이에는 기생 전압이 발생하게 되는데, 이는 고성능의 전기적 특성을 가지는 산화물 반도체 박막 트랜지스터의 특성이 열화되는 단점이 있었다.
상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 본 발명에서는 고성능의 전기적 특성을 가지는 디스플레이 장치의 화소 소자로 사용되는 산화물 반도체 트랜지스터 및 이의 제조 방법을 제안하고자 한다.
본 발명의 다른 목적들은 하기의 실시예를 통해 당업자에 의해 도출될 수 있을 것이다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 일 실시예에 따르면, 디스플레이 장치의 화소 소자로 사용되는 산화물 반도체 트랜지스터에 있어서, 기판; 상기 기판 위에 위치하는 제1 게이트 전극; 상기 제1 게이트 전극 위에 위치하는 소스 전극/드레인 전극; 및 상기 소스 전극/드레인 전극 위에 위치하는 제2 게이트 전극;을 포함하되, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 전기적으로 연결되어 동일한 전압을 인가받고, 상기 제2 게이트 전극의 폭은 상기 소스 전극과 상기 드레인 전극 사이의 폭 보다 짧은 것을 특징으로 하는 산화물 반도체 트랜지스터가 제공된다.
상기 제2 게이트 전극의 폭은 2μm 이상일 수 있다.
상기 산화물 반도체 트랜지스터는, 상기 제1 게이트 전극과 상기 제2 게이트 전극을 전기적으로 연결하는 연결전극;을 더 포함할 수 있다.
상기 산화물 반도체 트랜지스터는, 상기 제1 게이트 전극과 상기 소스 전극/드레인 전극 사이에 위치하는 게이트 절연막; 상기 게이트 절연막과 상기 소스 전극/드레인 전극 사이에 위치하는 산화물 반도체층; 및 상기 소스 전극/드레인 전극과 상기 제2 게이트 전극 사이에 위치하는 보호층;을 더 포함할 수 있다.
상기 소스 전극과 상기 드레인 전극은 수평 방향으로 위치하되, 상기 산화물 반도체 트랜지스터는 적어도 일부가 상기 소스 전극과 상기 드레인 전극 사이에 위치하는 에치 스토퍼;를 더 포함할 수 있다.
상기 게이트 절연막, 상기 에치 스토퍼, 상기 보호층 중 적어도 하나는 산화물 또는 금속 산화물일 수 있다.
상기 산화물 반도체층은 인듐 갈륨 징크 옥사이드(IGZO), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO), 징크 인듐 틴 옥사이드(ZITO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 어느 하나를 포함하여 형성된 비정질 혹은 다결정질로 구성될 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 디스플레이 장치의 화소 소자로 사용되는 산화물 반도체 트랜지스터에 있어서, 기판; 상기 기판 위에 위치하는 제1 게이트 전극; 상기 제1 게이트 전극 위에 위치하는 소스 전극/드레인 전극; 및 상기 소스 전극/드레인 전극 위에 위치하는 제2 게이트 전극;을 포함하되, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 동일 축 상에 위치하고, 상기 제2 게이트 전극의 폭은 상기 제1 게이트 전극의 폭 보다 짧으며, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 전기적으로 연결되어 동일한 전압을 인가받는 것을 특징으로 하는 산화물 반도체 트랜지스터가 제공된다.
또한, 본 발명의 또 다른 실시예에 따르면, 디스플레이 장치의 화소 소자로 사용되는 산화물 반도체 트랜지스터의 제조 방법에 있어서, 상기 기판 위에 제1 게이트 전극을 형성하는 단계; 상기 제1 게이트 전극 위에 게이트 절연막, 산화물 반도체층 및 에치 스토퍼를 순차적으로 형성하는 단계; 상기 게이트 절연막, 상기 산화물 반도체층 및 상기 에치 스토퍼의 위에 소스 전극/드레인 전극을 형성하는 단계; 상기 소스 전극/드레인 전극 위에 보호층을 형성하는 단계; 및 상기 보호층의 위에 제2 게이트 전극 및 상기 제1 게이트 전극과 상기 제2 게이트 전극을 전기적으로 연결하는 연결 전극을 형성하는 단계;를 포함하되, 상기 제2 게이트 전극의 폭은 상기 소스 전극과 상기 드레인 전극 사이의 폭 보다 짧은 것을 특징으로 하는 산화물 반도체 트랜지스터의 제조 방법이 제공된다.
본 발명에 따른 디스플레이 장치의 화소 소자로 사용되는 산화물 반도체 트랜지스터는 향상된 고성능의 전기적 특성을 가지는 장점이 있다.
도 1은 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터의 사시도를 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터의 단면도 및 등가회로를 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터의 제조 방법의 전체적인 흐름을 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터에 있어서, 제2 게이트 전극의 폭이 제1 게이트 전극 및 소스 전극과 드레인 전극 사이의 폭 보다 긴 산화물 반도체 트랜지스터와, 제2 게이트 전극의 폭이 제1 게이트 전극 및 소스 전극과 드레인 전극 사이의 폭 보다 짧은 산화물 반도체 트랜지스터의 구조를 비교한 도면이다.
도 5는 본 발명의 일 실시예에 따라서, LCD 패널과 AMOLED 패널에 적용할 경우를 보여주는 모식도를 도시한 도면이다.
도 6은 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터의 전이 특성 곡선(Transfer Curve)의 그래프를 도시한 도면이다.
도 7은 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터(100)의 드레인 전류 및 문턱전압 값의 그래프를 도시한 도면이다.
도 8은 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터의 제2 게이트 전극의 길이가 26μm/14μm/12μm/6μm로 제1 게이트 전극 길이와 동일할 때의 전이 특성 곡선(transfer curve) 및 전류 곡선(output curve)의 그래프를 도시한 도면이다.
도 9은 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터의 증가되는 드레인 전류(Increase in)를 상부의 게이트의 사이즈(LTC)에 따라 %로 표현한 그래프를 도시한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
이하에서, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터의 사시도를 도시한 도면이고, 도 2는 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터의 단면도 및 등가회로를 도시한 도면이다. 또한, 도 3은 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터의 제조 방법의 전체적인 흐름을 도시한 도면이다.
본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터는 디스플레이 장치의 화소 소자로 사용되는, 즉 디스플레이 장치를 구성하는 발광 다이오드를 구동시키기 위해 사용되는 트랜지스터로서, 도 1 및 도 2를 참조하면 산화물 반도체 트랜지스터(100)(이하, "표시 소자용 산화물 반도체 트랜지스터"라고 함)는 기판(102), 제1 게이트 전극(104), 게이트 절연막(106), 산화물 반도체층(108), 에치 스토퍼(110), 소스 전극(112), 드레인 전극(114), 보호층(116), 픽셀 전극(118), 제2 게이트 전극(120) 및 연결 전극(122)을 포함한다.
한편, 표시 소자용 산화물 반도체 트랜지스터(100)는 산화물 반도체 박막 트랜지스터(TFT: Thin Film Transistor)일 수 있다.
이하, 도 1 내지 도 3을 참조하여 표시 소자용 산화물 반도체 트랜지스터(100)의 각 구성 요소 별 기능 및 이의 제조 방법에 대해 상세하게 설명한다.
먼저, 단계(S302)에서는 기판(102) 위에 제1 게이트 전극(104)을 형성한다.
기판(102)은 유리(glass), 플라스틱 또는 석영 재질일 수 있으며, 기판(102)의 위에는 하부 게이트 전극(Bottom Gate)인 제1 게이트 전극(104)이 형성된다.
그리고, 제1 게이트 전극(104)은 기판(102) 위에 게이트 도전막을 증착하고, 게이트 도전막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 하여 게이트 도전막을 선택적으로 식각, 즉, 패터닝함으로써 형성될 수 있다. 제1 게이트 전극(104)은 금속 재질일 수 있으며, 일례로 몰리브덴(Mo)이 사용될 수 있다.
다음으로, 단계(S304)에서는 제1 게이트 전극 위에 게이트 절연막(Gate Insulator)(106), 산화물 반도체층(108) 및 에치 스토퍼(Etch Stopper)(110)를 순차적으로 형성(증착 및 패터닝)한다.
세부적으로, 제1 게이트 전극(104)의 위에는 게이트 절연막(Gate Insulator)(106)과 산화물 반도체층(108)이 순차적으로 형성(증착 및 패터닝)된다.
본 발명의 일 실시예에 따르면, 게이트 절연막(106)은 산화물 또는 금속 산화물일 수 있다. 일례로, 게이트 절연막(106)은 실리콘 산화물(SiO2)일 수 있다.
그리고, 본 발명의 일 실시예에 따르면, 산화물 반도체층(108)을 구성하는 물질은 인듐(In)을 포함할 수 있다. 일례로서, 산화물 반도체층(108)을 구성하는 물질은 인듐 갈륨 징크 옥사이드(IGZO), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO), 징크 인듐 틴 옥사이드(ZITO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 어느 하나를 포함하여 형성된 비정질 혹은 다결정질로 구성될 수 있다. 이러한 산화물 반도체층(108)은 게이트 전극(104)의 상부 지점(일례로, 동일 축 상의 지점)에 형성될 수 있다.
또한, 산화물 반도체층(108)의 위에는 에치 스토퍼(110)가 형성된다. 이 때, 에치 스토퍼(110)를 구성하는 물질은 산화물 또는 금속 산화물(일례로, 실리콘 산화물(SiO2))일 수 있다. 이러한 에치 스토퍼(110)는 제1 게이트 전극(104)의 상부 지점(일례로, 동일 축 상의 지점)에 형성될 수 있다.
계속하여, 단계(S306)에서는 게이트 절연막(106), 산화물 반도체층(108) 및 에치 스토퍼(110)의 위에 소스 전극(112) 및 드레인 전극(114)을 형성한다.
여기서, 소스 전극(112) 및 드레인 전극(114)은 서로 수평한 방향으로 형성된다. 따라서, 도 1 및 도 2에 도시된 바와 같이 에치 스토퍼(110)의 일부는 소스 전극(112)과 드레인 전극(114)의 사이, 즉, 채널 부분에 위치하게 된다. 소스 전극(112) 및 드레인 전극(114)은 금속 재질일 수 있으며, 일례로 몰리브덴(Mo)이 사용될 수 있다.
이 후, 단계(S308)에서는 소스 전극(112) 및 드레인 전극(114)의 위에 보호층(Passivation Layer)(116)을 형성한다. 일례로, 보호층(116)을 구성하는 물질은 산화물 또는 금속 산화물(일례로, 실리콘 산화물(SiO2)) 일 수 있다.
다음으로, 단계(S310)에서는 보호층(116)의 위에 픽셀 전극(118)(도 1에서는 도시되지 않음)을 형성한다.
픽셀 전극(118)은 소스 전극(112) 및 드레인 전극(114)과 각각 전기적으로 연결되며, 소스 전극(112) 및 드레인 전극(114)을 표시 소자용 산화물 반도체 트랜지스터(100) 외부의 다른 구성 요소와 전기적으로 연결시키는 역할을 수행한다. 픽셀 전극(118) 역시 금속 재질, 일례로 몰리브덴(Mo)이 사용될 수 있다.
마지막으로, 단계(S312)에서는 보호층(116)의 위에 제2 게이트 전극(120) 및 연결 전극(122)을 형성한다.
상부 게이트 전극(Top Gate)인 제2 게이트 전극(120)은 빛을 차단할 수 있는 금속 재질 또는 빛을 투과할 수 있는 투명한 금속 재질의 전극으로서, 단면도 상에서, 제1 게이트 전극(104)의 상부 지점(일례로, 동일 축 상의 상부 지점)과 대응되는 보호층(116)의 위에 위치한다. 따라서, 제1 게이트 전극(104)의 상부 지점에는 에치 스토퍼(110) 및 제2 게이트 전극(120)이 순차적으로 위치할 수 있다.
또한, 연결 전극(122)은 제1 게이트 전극(104)와 제2 게이트 전극(120)을 전기적으로 연결하기 위한 전극이다. 따라서, 연결 전극(122)을 통해 제1 게이트 전극(104)과 제2 게이트 전극(120)에는 동일한 전압이 인가될 수 있다.
이와 같이 보호층(118)의 위에 제2 게이트 전극(120)을 위치시키고, 제1 게이트 전극(104) 제2 게이트 전극(120)에 동일한 전압을 인가하는 경우, 산화물 반도체층(108)에 형성되는 채널의 넓이를 증가시킬 수 있고, 이에 따라, 소스 전극(112)/드레인 전극(114)를 통과하는 전류의 양을 증가시킬 수 있게 된다. 이에 따라, 본 발명에 따른 표시 소자용 산화물 반도체 트랜지스터(100)의 전기적 특성이 향상된다.
또한, 제2 게이트 전극(120)과 연결 전극(122)을 동시에 형성함으로써, 제조 공정을 단순화할 수 있으며, 하나의 전극을 통해 2개의 게이트 전극(104, 120)에 동시에 전압을 인가할 수 있게 되어 표시 소자용 산화물 반도체 트랜지스터(100)의 구조를 단순화할 수 있게 된다.
한편, 본 발명의 일 실시예에 따르면, 제1 게이트 전극(104)과 제2 게이트 전극(120)은 동일 축 상에 위치하고, 단면도 상에서, 제2 게이트 전극(120)의 폭은 제1 게이트 전극(104)의 폭 보다 짧을 수 있다. 그리고, 제2 게이트 전극(120)의 폭은 소스 전극(112)과 드레인 전극(114) 사이의 폭(즉, 서로 수평한 방향으로 형성된, 소스 전극(112)의 일단과 드레인 전극(114)의 일단의 채널 부분의 폭) 보다 짧을 수 있다.
세부적으로, 도 4에서는 제2 게이트 전극(120)의 폭이 제1 게이트 전극(104) 및 소스 전극(112)과 드레인 전극(114) 사이의 폭 보다 "긴" 산화물 반도체 트랜지스터(100)(도 4의 (a) 참조)와, 제2 게이트 전극(120)의 폭이 제1 게이트 전극(104) 및 소스 전극(112)과 드레인 전극(114) 사이의 폭 보다 "짧은" 산화물 반도체 트랜지스터(100)(도 4의 (b) 참조)의 구조를 비교한 도면이다. 도 4에서, 소스 전극(112)과 드레인 전극(114) 사이의 폭은 15μm로 가정하였다.
도 4의 (a)를 참조하면, 제2 게이트 전극(120)의 폭이 제1 게이트 전극(104) 및 소스 전극(112)과 드레인 전극(114) 사이의 폭 보다 "긴" 산화물 반도체 트랜지스터(100)의 경우, 제2 게이트 전극(120)과 소스 전극(112)/드레인 전극(114) 사이에는 기생 전압이 발생하게 되며, 이는 고성능의 전기적 특성을 가지는 산화물 반도체 트랜지스터의 특성이 열화되는 단점을 발생시킨다.
그러나, 도 4의 (b)를 참조하면, 제2 게이트 전극(120)의 길이 조절을 통해 제1 게이트 전극(104) 및 소스 전극(112)과 드레인 전극(114) 사이의 폭 보다 짧은 산화물 반도체 트랜지스터(100)를 제공함으로써, 제2 게이트 전극(120)과 소스 전극(112)/드레인 전극(114) 사이에 기생 전압이 발생하는 것을 최소화할 수 있게 되며, 고성능의 전기적 특성을 얻을 수 있다. 일례로서, 제2 게이트 전극(120)의 폭은 2μm 이상인 것이 바람직하다.
도 5는 본 발명의 일 실시예에 따라서, LCD 패널(도 5의 (a))과 AMOLED 패널(도 5의 (b))에 적용할 경우를 보여주는 모식도를 도시한 도면이다.
도 5를 참조하면, LCD 패널(도 5의 (a))의 경우, 산화물 반도체 트랜지스터는 1개가 삽입되며, 상부 게이트 전극(제2 게이트 전극(120)) 및 하부 게이트 전극(제1 게이트 전극(104))에 게이트 구동부의 라인과 전기적 연결이 됨을 보여준다.
그리고, AMOLED의 경우(도 5의 (b)), 2개의 산화물 반도체 트랜지스터가 삽입된다. 그리고, 스위칭(Switching) 트랜지스터의 경우, 상부 게이트 전극 및 하부 게이트 전극(제2 게이트 전극(120) 및 제1 게이트 전극(104))은 게이트 구동부의 라인과 연결이 되며, 구동(Driving) 트랜지스터의 경우, 상부 게이트 전극 및 하부의 게이트 전극(제2 게이트 전극(120) 및 제1 게이트 전극(104))이 스위칭 트랜지스터의 나머지(상부 게이트 전극 및 하부게이트 전극이 연결된 게이트 구동부의 라인 및 데이터 구동부와 전기적 연결이 된 라인 외 한 부분) 라인 부분과 전기적 연결이 됨을 보여준다.
이하, 도 6 내지 도 9를 참조하여 본 발명의 일 실시예에 따른 표시 소자용 산화물 반도체 트랜지스터(100)의 전기적 특성을 보다 상세하게 설명한다.
도 6은 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터(100)의 전이 특성 곡선(Transfer Curve)의 그래프를 도시한 도면이다. 도 6을 참조하면, 산화물 반도체 트랜지스터(100)의 채널폭과 길이(W/L)가 20μm/11μm 및 50μm/11μm에 해당하는 경우, 싱글 게이트의 구조에 비해 전기적 특성이 월등히 향상되었음을 보인다,
도 7은 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터(100)의 드레인 전류(도 7의 (a)) 및 문턱전압 값(도 7의 (b))의 그래프를 도시한 도면이다. 도 7를 참조하면, 산화물 반도체 트랜지스터(100)의 채널폭과 길이(W/L)가 20μm/11μm에 해당하는 경우, 싱글 게이트의 구조에 비해 균일성이 높은 결과를 보임을 확인할 수 있다.
도 8은 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터(100)의 제2 게이트 전극(120)의 길이가 26μm/14μm/12μm/6μm로 제1 게이트 전극(104) 길이와 동일할 때의 전이 특성 곡선(transfer curve) 및 전류 곡선(output curve)의 그래프를 도시한 도면이다. 도 8을 참조하면, 각각 상부의 게이트(제2 게이트 전극(120))가 floating 상태, Ground (0V), 및 상부 및 하부의 게이트(제1 게이트 전극(104)를 전기적 연결을 하여 측정한 결과를 보여주고 있다.
도 9은 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터(100)의 게이트의 전압을 10V, 드레인의 전압이 10V로 인가하여 줄 때, 증가되는 드레인 전류(Increase in)를 상부의 게이트(제2 게이트 전극(120))의 사이즈(LTC)에 따라 %로 표현한 그래프를 도시한 도면이다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (10)

  1. 디스플레이 장치의 화소 소자로 사용되는 산화물 반도체 트랜지스터에 있어서,
    기판;
    상기 기판 위에 위치하는 제1 게이트 전극;
    상기 제1 게이트 전극 위에 위치하는 소스 전극/드레인 전극; 및
    상기 소스 전극/드레인 전극 위에 위치하는 제2 게이트 전극;을 포함하되,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 전기적으로 연결되어 동일한 전압을 인가받고, 상기 제2 게이트 전극의 폭은 상기 소스 전극과 상기 드레인 전극 사이의 폭 보다 짧은 것을 특징으로 하는 산화물 반도체 트랜지스터.
  2. 제1항에 있어서,
    상기 제2 게이트 전극의 폭은 2μm 이상인 것을 특징으로 하는 산화물 반도체 트랜지스터.
  3. 제1항에 있어서,
    상기 산화물 반도체 트랜지스터는, 상기 제1 게이트 전극과 상기 제2 게이트 전극을 전기적으로 연결하는 연결전극;을 더 포함하는 것을 특징으로 하는 산화물 반도체 트랜지스터.
  4. 제1항에 있어서,
    상기 산화물 반도체 트랜지스터는,
    상기 제1 게이트 전극과 상기 소스 전극/드레인 전극 사이에 위치하는 게이트 절연막;
    상기 게이트 절연막과 상기 소스 전극/드레인 전극 사이에 위치하는 산화물 반도체층; 및
    상기 소스 전극/드레인 전극과 상기 제2 게이트 전극 사이에 위치하는 보호층;을 더 포함하는 것을 특징으로 하는 산화물 반도체 트랜지스터.
  5. 제4항에 있어서,
    상기 소스 전극과 상기 드레인 전극은 수평 방향으로 위치하되,
    상기 산화물 반도체 트랜지스터는 적어도 일부가 상기 소스 전극과 상기 드레인 전극 사이에 위치하는 에치 스토퍼;를 더 포함하는 것을 특징으로 산화물 반도체 트랜지스터.
  6. 제5항에 있어서,
    상기 게이트 절연막, 상기 에치 스토퍼, 상기 보호층 중 적어도 하나는 산화물 또는 금속 산화물인 것을 특징으로 하는 산화물 반도체 트랜지스터.
  7. 제1항에 있어서,
    상기 산화물 반도체층은 인듐 갈륨 징크 옥사이드(IGZO), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO), 징크 인듐 틴 옥사이드(ZITO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 어느 하나를 포함하여 형성된 비정질 혹은 다결정질로 구성되는 것을 특징으로 하는 산화물 반도체 트랜지스터.
  8. 디스플레이 장치의 화소 소자로 사용되는 산화물 반도체 트랜지스터에 있어서,
    기판;
    상기 기판 위에 위치하는 제1 게이트 전극;
    상기 제1 게이트 전극 위에 위치하는 소스 전극/드레인 전극; 및
    상기 소스 전극/드레인 전극 위에 위치하는 제2 게이트 전극;을 포함하되,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 동일 축 상에 위치하고, 상기 제2 게이트 전극의 폭은 상기 제1 게이트 전극의 폭 보다 짧으며, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 전기적으로 연결되어 동일한 전압을 인가받는 것을 특징으로 하는 산화물 반도체 트랜지스터.
  9. 제8항에 있어서,
    상기 제2 게이트 전극의 폭은 상기 소스 전극과 상기 드레인 전극 사이의 폭 보다 짧은 것을 특징으로 하는 산화물 반도체 트랜지스터.
  10. 디스플레이 장치의 화소 소자로 사용되는 산화물 반도체 트랜지스터의 제조 방법에 있어서,
    상기 기판 위에 제1 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극 위에 게이트 절연막, 산화물 반도체층 및 에치 스토퍼를 순차적으로 형성하는 단계;
    상기 게이트 절연막, 상기 산화물 반도체층 및 상기 에치 스토퍼의 위에 소스 전극/드레인 전극을 형성하는 단계;
    상기 소스 전극/드레인 전극 위에 보호층을 형성하는 단계; 및
    상기 보호층의 위에 제2 게이트 전극 및 상기 제1 게이트 전극과 상기 제2 게이트 전극을 전기적으로 연결하는 연결 전극을 형성하는 단계;를 포함하되,
    상기 제2 게이트 전극의 폭은 상기 소스 전극과 상기 드레인 전극 사이의 폭 보다 짧은 것을 특징으로 하는 산화물 반도체 트랜지스터의 제조 방법.
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