KR101829805B1 - 산화물 반도체 트랜지스터 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 고 이동도 및 높은 전류에 (HCTS High Current Temperature Stress)에 대한 신뢰성을 향상시키며 고성능의 전기적 특성을 가지는 산화물 반도체 트랜지스터에 대한 발명으로, 기판; 상기 기판 상에 형성되는 제1 게이트 전극; 상기 기판 및 상기 제1 게이트 전극 상에 형성되는 제1 게이트 절연막; 상기 제1 게이트 절연막 상에 형성되는 산화물 반도체층; 상기 산화물 반도체층 상에 형성되는 에치 스토퍼층; 및 상기 산화물 반도체층의 상부 및 상기 에치 스토퍼층의 측부 및 상기 에치스토퍼 상에 서로 이격되어 형성되는 소스 전극 및 드레인 전극; 포함하고, 상기 산화물 반도체층 및 상기 에치 스토퍼층은 상기 제1 게이트 전극의 폭방향으로 복수의 아일랜드 패턴으로 형성되는 있는 것을 특징으로 한다.

Description

산화물 반도체 트랜지스터 및 이의 제조 방법{OXIDE SEMICONDUCTOR TRANSISTOR AND MANUFACTURING THE SAME}
본 발명은 디스플레이 장치의 화소 소자에 사용될 수 있는 산화물 반도체 트랜지스터에 대한 것이다.
최근 산화물 반도체인 a-IGZO(Indium Gallium Zinc Oxide)를 이용한 구동소자로 구동되는 디스플레이 장치의 개발이 빠르게 진행되고 있다. 이와 더불어, 디스플레이 소자의 구동에 기본적으로 필요하고 이동도 뿐만 아니라 전압 전류에 따른 안정성에 대해서도 상당 부분 연구가 진행되고 있다.
이와 관련하여, 기존 a-Si를 이용한 구동소자로 구동되는 디스플레이 장치를 기본으로 하였으나, 현재는 Poly-Si을 기반으로한 구동소자를 디스플레이 장치에 적용하고 있다. 이는 고 이동도 뿐만 아니라 전류 및 강한 전압에 따른 신뢰성이 높아 현재 많은 제품에 사용 중이다.
그러나, 상기 종래의 Poly-Si 기반의 반도체 박막 트랜지스터는 결정화를 위해 ELA 장비를 사용하여야 고 성능의 특성을 가지게 되는데, 이때 사용되는 ELA 장비는 높은 생산단가 및 유지 보수료를 요한다는 문제점이 있다.
이에 따라, 상기 반도체 박막 트랜지스터를 교체 할 수 있는 산화물 반도체에 대한 연구가 활발히 진행중에 있다. 이와 관련하여 최근 산화물 반도체인 a-IGZO를 적용한 디스플레이 장치를 개발 하고 있으나, 이동도가 10cm2/Vs 이하로 낮게 나타나고 있으며, 산화물 반도체 박막 트랜지스터의 신뢰성 테스트 중 하나인 PBTS(Positive Bias Temperature Stress), HCTS(High Current Temperature Stress)의 변동폭이 크다는 단점이 있다.
상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 본 발명에서는 고 이동도 및 고 전류에 따른 신뢰성을 향상시킬 수 있는 디스플레이 장치의 화소 소자로 사용될 수 있는 산화물 반도체 트랜지스터를 제공하는 것을 목적으로 한다.
또한, 낮은 단가 및 간단한 방법으로 상기 산화물 반도체 트랜지스터를 제조할 수 있는 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 산화물 반도체 트랜지스터는 기판; 상기 기판 상에 형성되는 제1 게이트 전극; 상기 기판 및 상기 제1 게이트 전극 상에 형성되는 제1 게이트 절연막; 상기 제1 게이트 절연막 상에 형성되는 산화물 반도체층; 상기 산화물 반도체층 상에 형성되는 에치 스토퍼층; 및 상기 산화물 반도체층의 상부 및 상기 에치 스토퍼층의 측부 및 상기 에치스토퍼 상에 서로 이격되어 형성되는 소스 전극 및 드레인 전극; 포함하고, 상기 산화물 반도체층 및 상기 에치 스토퍼층은 상기 제1 게이트 전극의 폭방향으로 복수의 아일랜드 패턴으로 형성된다.
일 실시예 따라, 상기 에치 스토퍼층의 아일랜드 패턴 폭은 상기 산화물 반도체층의 아일랜드 패턴 폭과 같거나 작은 것일 수 있다.
다른 일 실시예에 따라, 상기 아일랜드 패턴의 폭은 1 μm 내지 10 μm일 수 있다.
다른 일 실시예에 따라, 상기 아일랜드 패턴의 폭은 1 μm 내지 5 μm일 수 있다.
또 다른 일실시예에 따라, 상기 아일랜드 패턴간의 이격거리는 1 μm 내지 5 μm일 수 있다.
또 다른 일실시예에 따라, 상기 아일랜드 패턴은 2 내지 50개일 수 있다.
또 다른 일실시예에 따라, 상기 상기 산화물 반도체와 산화물 반도체 상부에 형성되는 소스 전극 및 드레인 전극은 전기적으로 접착되어 있을 수 있다.
또 다른 일실시예에 따라, 상기 복수의 아일랜드 패턴은 서로 평행하게 형성되어 있을 수 있다.
또 다른 일실시예에 따라, 상기 복수의 아일랜드 패턴은 상기 소스 전극 및 상기 드레인 전극의 폭방향에 평행한 방향으로 나열될 수 있다.
또 다른 일실시예에 따라, 상기 에치 스토퍼층은 SiO2, Al2O3 및 SiNx 중 어느 하나 이상일 수 있다.
또 다른 일실시예에 따라, 상기 산화물 반도체층은 인듐 갈륨 징크 옥사이드(IGZO), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO), 징크 인듐 틴 옥사이드(ZITO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 어느 하나 이상을 포함하여 형성된 비정질 혹은 다결정질로 구조일 수 있다.
본 발명의 다른 일 실시예에 따른 산화물 반도체 트랜지스터는 기판; 상기 기판 상에 형성되는 제1 게이트 전극; 상기 기판 및 상기 제1 게이트 상에 형성되는 게이트 절연막; 상기 제1 게이트 절연막 상에 형성되는 산화물 반도체층; 상기 산화물 반도체 상에 형성되는 에치 스토퍼층; 및 상기 산화물 반도체층의 상부 및 상기 에치 스토퍼층의 측부 및 상기 에치스토퍼 상에 서로 이격되어 형성되는 소스 전극 및 드레인 전극; 상기 소스 전극과 드레인 전극 및 상기 에치 스토퍼층 상에 형성되는 보호층; 상기 보호층 상에 형성되는 제2 게이트 전극을 포함한다.
또 다른 일실시예에 따라, 상기 제1 게이트 전극과 제2 게이트 전극은 비어홀 (via hole)로 연결될 수 있다.
또 다른 일실시예에 따라, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 상하로 대응하여 형성될 수 있다.
또 다른 일실시예에 따라, 상기 제2 게이트 전극의 단면 폭 너비는 상기 소스 전극과 상기 드레인 전극의 이격거리보다 짧을 수 있다.
또 다른 일실시예에 따라, 상기 제2 게이트 전극의 단면 폭 너비는 1 내지 10μm일 수 있다.
또 다른 일실시예에 따라, 상기 제2 게이트 전극과 상기 소스 전극 및 상기 드레인 전극의 이격간격은 0.5 내지 5μm일 수 있다.
또 다른 일실시예에 따라, 상기 산화물 반도체층 및 상기 에치 스토퍼층은 상기 제1 게이트 전극의 폭방향으로 복수의 아일랜드 패턴으로 형성될 수 있다.
본 발명의 또 다른 일 실시예에 따른 산화물 반도체 트랜지스터는 기판; 상기 기판 상에 형성되는 절연막; 상기 절연막 상에 형성되는 산화물 반도체층; 상기 산화물 반도체 상에 형성되는 에치 스토퍼층; 및 상기 산화물 반도체층 및 상기 에치 스토퍼층의 측부 및 상기 에치스토퍼 상에 서로 이격되어 이격공간을 형성하는 소스 전극 및 드레인 전극; 상기 소스 전극과 드레인 전극 및 상기 에치 스토퍼층 상에 형성되는 보호층; 상기 보호층 상에 형성되는 제2 게이트 전극을 포함할 수 있다.
본 발명의 산화물 반도체 트랜지스터는 고 이동도 및 PBTS HCTS에 대한 신뢰성을 향상시킬 수 있으며, 전기적 특성을 향상 시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터의 사시도를 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터의 단면도를 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터의 제조 방법의 전체적인 흐름을 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터 아일랜드 패턴을 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터의 전이 특성 곡선(Transfer Curve) 및 전류 곡선(output curve)을 나타낸 그래프이다.
도 6은 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터의 아일랜드 패턴 구조에 따른 문턱 전압(VTH) 및 스윙 값에 따른 특성 그래프와 아일랜드 패턴을 도시한 도면이다
도 7은 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터의 양의 전압(+20V) 및 60도의 온도를 인가할 때, 드레인 커런트 (100μA) 및 60도의 온도를 인가할 때의 전기적 특성을 각각 나타낸 그래프이다.
도 8 및 9는 본 발명의 다른 일 실시예에 따른 산화물 반도체 트랜지스터의 단면도를 도시한 도면이다.
도 10은 본 발명의 다른 일 실시예에 따른 산화물 반도체 트랜지스터의 제조 방법의 전체적인 흐름을 도시한 도면이다.
도 11 본 발명의 일 실시예에 따라서, LCD 패널과 AMOLED 패널에 적용할 경우의 모식도이다.
도 12 내지 도 15은 본 발명의 다른 일 실시예에 따른 전기적 특성을 도시한 도면이다.
도 16은 본 발명의 다른 일 실시예에 따른 산화물 반도체 트랜지스터의 양의 전압(+20V) 및 60도의 온도를 인가할 때, 드레인 커런트 (100 μA) 및 60도의 온도를 인가할 때 전기적 특성을 각각 도시한 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "특징으로 한다", "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명하면 다음과 같다. 다만, 본 발명을 설명함에 있어서, 이미 공지된 기능 혹은 구성에 대한 설명은, 본 발명의 요지를 명료하게 하기 위하여 생략하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터(100)는 기판(102), 제1 게이트 전극(104), 게이트 절연막(106), 산화물 반도체층(108), 에치 스토퍼층(111), 소스 전극(112), 드레인 전극(114)으로 구성될 수 있다.
본 발명의 산화물 반도체 트랜지스터(100)는 산화물 반도체 박막 트랜지스터(TFT: Thin Film Transistor)일 수 있다.
본 발명의 기판(102)은 유리(glass), 플라스틱 또는 석영 소재가 적용될 수 있다.
본 발명의 제1 게이트 전극(104)은 상기 기판(102)상에 일정한 면적을 가지며 형성된다. 제1 게이트 전극(104)은 금속 재질일 수 있으며, 일례로, 몰리브덴(Mo)이 적용될 수 있다.
본 발명의 게이트 절연막(106)은 제1 게이트 전극(104) 위에 게이트 절연막(Gate Insulator)(106), 산화물 반도체층(108) 및 에치스토퍼(Etch Stopper)(111)를 순차적으로 형성(증착)한다. 상기 제1 게이트 전극(104) 상부면 전체를 덮으면서 기판(102)상에 형성될 수 있다. 게이트 절연막(106)은 산화물 또는 금속 산화물일 수 있으며, 바람직하게는 실리콘 산화물일 수 있다.
본 발명의 산화물 반도체층(108)은 상기 게이트 절연막(106) 상에 형성되며, 산화물 반도체층(108)은 인듐(In)을 포함할 수 있으며, 인듐 갈륨 징크 옥사이드(IGZO), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO), 징크 인듐 틴 옥사이드(ZITO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 어느 하나일 수 있다.
본 발명의 에치 스토퍼층(111)은 일측 단면이 도 1 및 도 2 (b)에 도시된 바와 같이 상기 산화물 반도체층(108) 상에 산화물 반도체층(108)를 덮으면서 평행하게 형성될 수 있으며, 다른 일측 단면은 도 2의 (d)와 같이 반도체 채널의 수직한 단면으로 보아 산화물 반도체 층과 같은 패턴으로 평행하게 형성 될 수 있다. 에치 스토퍼층(111)은 산화물 또는 금속 산화물일 수 있으며, 일례로, 실리콘 산화물일 수 있다.
상기 반도체 산화물층(108) 및 상기 에치 스토퍼층(111)은 도 2의 (a) 및 (c)와 도 4의 (b)에 도시된 바와 같이 복수의 아일랜드 패턴으로 형성될 수 있다. 아일랜드 패턴은 2이상의 복수로 형성되는 패턴으로, 동일 폭과 패턴간의 동일 간격(이격거리)을 가지며 형성될 수 있다. 아일랜드 패턴 폭은 1 μm 내지 10 μm로 형성될 수 있으며, 바람직하게는 1 μm 내지 5 μm으로 형성될 수 있다. 다만, 아일랜드 패턴 전체 폭은 도 4에 도시된 바와 같이, 소스 및 드레인 전극(112, 114)의 폭보다 작게 형성될 수 있으며, 아일랜드 패턴의 너비는 제1 게이트 전극(104)의 너비보다 크게 형성될 수 있으며, 소스 및 드레인 전극(112, 114)의 이격간격보다 넓게, 즉 소스 및 드레인 전극(112, 114)과 일부 겹치게 형성될 수 있다. 또한, 복수의 아일랜드 패턴 사이의 이격거리는 1 μm 내지 5 μm일 수 있다. 도 4(b)에 도시된 바와 같이, 상기 아일랜드 패턴 및 이격거리를 포함한 전체 아일랜드 패턴의 폭(Total Width)은 100 내지 110μm의 범위를 가질 수 있다. 전체 아일랜드 패턴의 폭(Total Width)은 100 내지 110μm의 범위로 유지되면서, 아일랜드 패턴의 폭과 이격거리를 줄여 아일랜드 패턴의 개수를 늘리는 것이 전기적 특성을 향상시키는데 바람직하다. 전기적 특성의 향상에 대해서는 후술하도록 한다.(도 5 내지 도 7 설명 참고)
본 발명의 에치 스토퍼층(111)의 아일랜드 패턴은 상기 산화물 반도체층(108)의 아일랜드 패턴 상에 형성될 수 있다. 즉, 산화물 반도체층(108)과 에치 스토퍼층(111)의 아일랜드 패턴은 동일한 폭과 패턴간의 이격거리를 가질 수 있다. 다만, 에치 스토퍼층(111)의 아일랜드 패턴의 너비는 도 4에 도시된 바와 같이, 산화물 반도체층(108)의 아일랜드 패턴 너비보다 작으며, 단면 형상은 도 2의 (b)와 (d) 같이 평행하게 형성될 수 있다.
상기의 반도체 산화물층(108) 및 상기 에치 스토퍼층(111)의 아일랜드 패턴은 복수로 도 2 및 도 4와 같이 서로 평행하게 형성될 수 있으며, 소스 전극(112) 및 상기 드레인 전극(114)의 폭방향에 서로 평행하게 형성될 수 있다. 아일랜드 패턴의 개수는 2 내지 50개로 동일한 패턴 폭 및 동일한 이격거리를 가지며 형성될 수 있다. 본 발명은 도 4 (a)와 같이 하나의 반도체 산화물층(108)으로 사용되던 기존 방식을 같은 마스크 개수를 사용하여 2개 이상의 아일랜드 패턴으로 구현함으로써 후술할 전기적 특성을 개선하였으며, 20 내지 50개의 아일랜드 패턴으로 구현시 최적의 전기적 특성이 발현됨을 실험적으로 확인하게 되었다.
본 발명의 소스 전극 및 드레인 전극은 상기 산화물 반도체층(108)의 측부와 상부 및 상기 에치 스토퍼층(111)을 덮으면서 이격되어 형성될 수 있다. 이때 소스 전극(112) 및 드레인 전극(114)은 에치 스토퍼층(111)의 중심축을 경계로 일정한 이격거리를 가지면서 형성될 수 있다. 즉, 에치 스토퍼층(111)의 상부면이 오픈되는 공간만큼의 이격거리를 가지며 평행하게 형성될 수 있다. 소스 전극(112) 및 드레인 전극(114)은 금속 재질일 수 있으며, 일례는, 몰리브텐이 적용될 수 있다.
도 2에 도시된 바와 같이, 본 발명은 상기 소스 전극(112), 드레인 전극(114), 에치 스토퍼층(111) 및 게이트 절연막(106) 상에 보호층(116)을 더 포함할 수 있다. 보호층(116)은 산화물 또는 금속산화물일 수 있으며, 일례는, 실리콘 산화물일 수 있다.
도 9및 도 10은 본 발명의 다른 일실시예로, 제2 게이트 전극(120)을 포함하는 실시예이다. 중복 설명을 피하기 위해 상기에서 설명한 부분을 제외하고 설명한다.
도 9 및 도 10에 도시된 바와 같이, 본 발명은 소스 전극(112)과 드레인 전극(114) 및 에치 스토퍼층(111) 상에 보호층(116)을 더 포함할 수 있으며, 이 보호층(116)을 관통하여 픽셀 전극(118, 119)이 소스 전극(112) 및 드레인 전극(114)과 각각 전기적으로 연결되어 형성될 수 있다. 이러한 전기적 연결에 의해 픽셀 전극(118, 119)은 소스 전극(112) 및 드레인 전극(114)을 표시 소자용 산화물 반도체 트랜지스터(100)의 외부 다른 구성 요소와 전기적으로 연결시키는 역할을 수행한다. 픽셀전극(118, 119)은 금속재질일 수 있으며 일례는, 몰리브덴일 수 있다.
본 발명은 상기 보호층(116) 상에 제2 게이트 전극(120)을 더 포함할 수 있다. 제2 게이트 전극(120)은 제1 게이트 전극(104)의 위치에 대응되게 형성될 수 있으며, 도 9에 도시된 바와 같이, 제2 게이트 전극(120)의 단면 폭이 소스 전극(112)과 드레인 전극(114)의 단면의 이격 거리보다 큰 폭을 가지고 형성될 수 있으며, 도 10에 도시된 바와 같이, 제2 게이트 전극(120)의 단면 폭이 소스 전극(112)과 드레인 전극(114)의 단면 이격 거리보다 작은 폭을 가지며 형성될 수 있다. 이때, 소스 전극(112) 및 드레인 전극(114) 말단과 제2 게이트 전극(120) 말단의 이격된 폭만큼의 간격을 이격간격(124)으로 정의한다.
도 9에 도시된 바와 같이, 제2 게이트 전극(120)의 단면 폭이 소스 전극(112)과 드레인 전극(114)의 단면 이격 거리보다 큰 폭을 가지는 경우, 즉 이격간격(124)이 없는 경우에는 제2 게이트 전극(120)과 소스 전극(112) 및 드레인 전극(114) 사이에서 기생 전압이 발생하게 되며, 이로 인해 고성능의 전기적 특성을 가지는 산화물 반도체 트랜지스터의 특성이 저하되는 문제점을 발생시킬 수 있는 반면, 도 10에 도시된 바와 같이, 제2 게이트 전극(120)의 단면 폭이 소스 전극(112)과 드레인 전극(114)의 단면 이격 거리보다 작은 폭을 가지는 경우에는, 제2 게이트 전극(120)과 소스 전극(112) 및 드레인 전극(114) 사이에 기생 전압이 발생하는 것을 최소화할 수 있게 되어 고성능의 전기적 특성을 얻을 수 있다. 제2 게이트 전극(120)의 폭은 1.5 μm 이상일 수 있으며, 1.5 μm 내지 10 μm의 범위를 가질 수 있다. 이격간격(124)은 0.5 μm내지 5 μm 범위가 바람직하다.
상기와 같이 보호층(116) 상에 제2 게이트 전극(120)을 형성시키고, 제1 게이트 전극(104)과 제2 게이트 전극(120)에 동일한 전압을 인가하는 경우, 산화물 반도체층(108)에 형성되는 채널의 형성 폭을 증가시킬 수 있다. 이에 따라, 소스 전극(112) 및 드레인 전극(114)를 통과하는 전류의 양을 증가시킬 수 있게 될 뿐만 아니라, 양의 전압, 음의 전압 및 빛에 대한 신뢰성 테스트에서 안정화될 수 있게 된다. 이에 따라, 본 발명의 표시 소자용 산화물 반도체 트랜지스터(100)의 전기적 특성이 향상될 수 있다.
상기 제2 게이트 전극(120)은 광을 차단할 수 있는 금속재질 또는 광을 투과할 수 있는 투명한 금속재질이 적용될 수 있다.
본 발명은 상기 제1 게이트 전극(104)과 제2 게이트 전극(120)을 전기적으로 연결하는 연결 전극(미도시)을 더 포함할 수 있다. 연결 전극은 제1 게이트 전극(104)과 제2 게이트 전극(120)에 동일한 전압을 인가하는 역할을 할 수 있다. 이렇게 하나의 연결전극으로 제1 및 제2 게이트 전극(104, 120)에 동시에 전압을 인가할 수 있어, 별도의 추가 장치가 없는 심플한 구조를 가질 수 있으며, 연결전극과 제2 게이트 전극(120)을 동시에 형성할 수 있어, 제조공정상의 생산성도 높일 수 있는 장점이 있다.
또한, 상기 제1 게이트 전극(104)은 생략 가능하며, 제2 게이트 전극(120)만으로 형성될 수도 있다.
이하에서는 도 5 내지 도 7을 참조하여 본 발명의 일 실시예에 따른 표시 소자용 산화물 반도체 트랜지스터(100)의 전기적 특성을 설명한다.
도 5 는 아일랜드 패턴 개수 및 이격거리에 따른 전이 특성 곡선(Transfer Curve) 및 전류 곡선(output curve)을 나타낸 그래프이다. 도 5의 (a) 및 (b)는 이격거리를 1.5 μm로 고정하고, 아일랜드 개별 폭에 변동을 준 것으로, 아일랜드 패턴의 개별 폭이 작아질 수 록(아일랜드 패턴의 개수가 많아질 수 록) TFT의 transfer 특성 및 output 특성이 좋아지는 것을 확인 할 수 있다. 도 5의 (c) 및 (d)는 아일랜드 개별 패턴 폭을 3 μm로 고정하였을 때 이격거리가 작아질 수 록(아일랜드 패턴의 개수가 많아질 수 록) TFT의 transfer 특성 및 output 특성이 좋아지는 것을 확인 할 수 있다.
도 6은 아일랜드 패턴 개수에 따른 문턱 전압 및 스윙 값을 나타낸 것이다. 도 6 (a), (b) 및 (c)는 이격거리를 1.5 μm로 고정하고, 아일랜드 개별 폭에 변동을 준 것으로, 아일랜드 패턴의 개별 폭이 작아질 수 록(아일랜드 패턴의 개수가 많아질 수 록) TFT의 Subthreshold Swing 값이 작아지고, mobility 값이 커지는 것을 확인 할 수 있다. 도 6의 (d), (e) 및 (f)는 아일랜드 개별 패턴 폭을 3 μm로 고정하였을 때 이격거리가 작아질 수 록(아일랜드 패턴의 개수가 많아질 수 록) TFT의 Subthreshold Swing 값이 작아지고, mobility 값이 커지는 것을 확인 할 수 있다.
도 7은 본 발명의 일 실시예에 따른 양의 전압(+20V)을 인가할 때와 드레인 커런트(IDS=100μm)의 각각 60도의 척 온도에서 전기적 특성을 도시한 그래프이다. 도 7의 (a), (b)를 비교하면, 아일랜드 패턴이 1개일 때((a))는 positive bias 스트레스 시간이 늘어남에 따라 TFT의 특성이 악화되는 반면, 아일랜드 패턴이 복수 일 때(아일랜드 패턴 폭은 4 μm로, 이격거리는 1.5 μm로, 아일랜드 패턴을 포함하는 반도체산화물층의 폭이 100 μm((b))일 때)에는 positive bias 스트레스를 오랫동안 가하여도 특성이 바뀌지 않음을 확인 할 수 있다. 도 7의 (c), (d)는 high current 스트레스에 따른 아일랜드 패턴이 1개일 때와 복수 일때의 TFT 특성 변화를 보여주며 (a), (b)의 결과와 동일함을 확인 할 수 있다. 또한, 도 7의 (e), (f)는 TFT의 Vgs voltage sweep을 ? 40 V ~ + 40 V a + 40 V ~ ? 40 V 으로 연속으로 sweep했을 때, TFT transfer 특성 hysteresis 그래프로, 아일랜드 패턴이 1개일 때에는 약 1.2 V의 Vth 변화가 있는 반면, 아일랜드 패턴이 복수 일 때에는 Vth의 변화가 0.18 V로 거의 변하지 않음을 확인 할 수 있다.
도 11의 (a)는 LCD 패널로 산화물 반도체 트랜지스터가 1개가 삽입된 도면으로, 제1 게이트 전극과 제2 게이트 전극의 구동부 라인과의 전기적 연결을 보여주고 있다. 도 12의 (b)는 AMOLED로 산화물 반도체 트랜지스터가 2개가 삽입된 도면으로, 스위칭(Switching) 트랜지스터는 제1 게이트 전극과 제2 게이트 전극은 구동부 라인과 연결되며, 구동(Driving) 트랜지스터는 제1 게이트 전극 및 제2 게이트 전극이 스위칭 트랜지스터의 나머지 라인 부분과 전기적 연결이 됨을 보여준다. 이에 해당하는 트랜지스터로 구성 되어질 수 있다.
이하에서는 도 12 내지 도 16를 참조하여 본 발명의 다른 일 실시예에 따른 표시 소자용 산화물 반도체 트랜지스터의 도 9 및 도 10에 제시된 구조의 전기적 특성을 보다 상세하게 설명한다.
도 12는 도 8의 본 발명의 다른 일 실시예 따른 아일랜드 패턴이 형성된 산화물 반도체 트랜지스터(100)의 듀얼게이트 전극의 전이 특성 곡선(Transfer Curve) 및 전류 곡선(output curve)의 그래프를 도시한 도면으로, 각각 제2 게이트 전극을 Ground (0V)(Bottom Sweep) 또는 제1 게이트 전극(104)을 Ground (0V)(Top sweep) 및 듀얼 게이트 전극을 전기적 연결(Dual Sweep)을 하여 측정한 결과를 나타내고 있다. 도 13을 보면, 상기 도 5 내지 도 7의 싱글(single) 게이트 전극구조와 같이, 드레인 전극(114)에 흐르는 전류의 최대치가 증가함을 알 수 있다. 즉, 아일랜드 패턴 개수가 많아 질수록 실제 아일랜드의 폭이 줄어듬에 따라 전기적 특성이 향상됨을 알 수 있다.
도 13은 도 12의 Bottom Sweep, Top Sweep, Dual Sweep의 전이 특성 곡선(Transfer Curve)에 따른 이동도 및 문턱전압, 스윙값을 아일랜드 패턴 개수에 따라 나타낸 그래프이다. 싱글 게이트 전극 구조에 비해 균일성이 높은 결과를 보임을 확인할 수 있으며, 싱글게이트 구조와 동일하게 아일랜드 패턴의 수가 많아질수록 높은 값의 이동도를 나타내고 있다.
도 14 및 도 15는 도 9의 본 발명의 다른 일 실시예에 따른 아일랜드 패턴이 형성된 산화물 반도체 트랜지스터(100)의 오프셋 듀얼게이트 전극의 Bottom Sweep, Top Sweep, Dual Sweep의 전이 특성 곡선(Transfer Curve) 및 전류 곡선(output curve)의 측정 그래프이다. 오프셋 듀얼게이트 전극구조에서도 아일랜드 패턴 개수가 많아질수록 실제 아일랜드의 폭이 줄어듬에 따라 전기적 특성이 향상됨을 알 수 있다.
도 15는 도 14의 Bottom Sweep, Top Sweep, Dual Sweep의 전이 특성 곡선(Transfer Curve) 따른 이동도 및 문턱전압, 스윙 값을 아일랜드 패턴 개수에 따른 그래프로, 오프셋 듀얼게이트 전극 구조에서도 우수한 균일성을 보임을 확인할 수 있으며, 싱글게이트 전극 구조와 동일하게 아일랜드 패턴 개수가 많아질수록 높은 값의 이동도를 나타냄을 알 수 있다.
도 16은 도 8의 본 발명의 다른 일 실시예에 따른 양의 전압(+20V)을 인가할 때와 드레인 커런트(IDS=100μm)에 각각 60도의 척 온도에서 Dual Sweep의 전기적 특성을 나타내는 그래프로, 높은 온도에서도 전압과 전류에 따른 신뢰성이 매우 안정적인 반도체 특성을 나타냄을 알 수 있다. 즉, 아일랜드 패턴이 형성된 트랜지스터를 사용함으로써 고 이동도 뿐만 아니라, 우수한 신뢰성을 나타냄을 알 수 있다.
이하에서는 도 3과 도 10에 도시된 본 발명의 일실시예 따른 산화물 반도체 트랜지스터의 제조 방법에 대해서 설명한다.
S302 단계는 기판(102) 상에 제1 게이트 전극(104)을 형성하는 단계로, 제1 게이트 전극(104)은 기판(102) 상에 게이트 전극을 증착하고, 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 하여 게이트 전극(104)을 선택적으로 식각, 즉, 패터닝함으로써 형성될 수 있다.
S304 단계는 제1 게이트 전극(104) 상에 게이트 절연막(Gate Insulator)(106), 산화물 반도체층(108) 및 에치 스토퍼층(111)을 순차적으로 증착하는 단계이다.
S306 단계는 에치 스토퍼층(111)에 아일랜드 패턴을 형성하는 단계로, 아일랜드 패턴 형성시 NF3 플라즈마를 이용한 dry etch를 통해 형성 될 수 있다.
S308 단계는 산화물 반도체층(108) 및 게이트 절연막(106)을 식각하여 패턴을 형성하는 단계이다. 이때, 산화물 반도체층(108) 또한 상기 에치 스토퍼층(111)층과 같은 마스크를 사용 하여 같은 아일랜드 패턴 구조로 형성될 수 있다.
S310 단계는 게이트 절연막(106), 산화물 반도체층(108) 및 에치 스토퍼층(111) 상에 소스 전극(112) 및 드레인 전극(114)을 형성하는 단계이다.
S312 단계는 소스 전극(112) 및 드레인 전극(114) 상에 보호층(Passivation Layer)(116)을 형성하는 단계이다.
S314 단계는 보호층(116) 상에 픽셀 전극(118, 119)를 형성하는 단계이다.
S316 단계는 픽셀전극 (118, 119) 형성 후, 보호층을 형성하는 단계이다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
100 : 산화물 반도체 트랜지스터
102 : 기판
104 : 제1 게이트 전극
106 : 게이트 절연막
108 : 산화물 반도체층
111 : 에치 스토퍼층
112 : 소스 전극
114 : 드레인 전극
116 : 보호층
118, 119 : 픽셀 전극
120 : 제2 게이트 전극
124 : 이격간격

Claims (39)

  1. 기판;
    상기 기판 상에 형성되는 제1 게이트 전극;
    상기 기판 및 상기 제1 게이트 전극 상에 형성되는 게이트 절연막;
    상기 게이트 절연막 상에 형성되는 산화물 반도체층;
    상기 산화물 반도체층 상에 형성되는 에치 스토퍼층; 및
    상기 산화물 반도체층의 상부 및 상기 에치 스토퍼층의 측부 및 상기 에치스토퍼 상에 서로 이격되어 형성되는 소스 전극 및 드레인 전극;을 포함하고,
    상기 산화물 반도체층 및 상기 에치 스토퍼층은 상기 제1 게이트 전극의 폭방향으로 복수의 아일랜드 패턴으로 형성되며,
    상기 아일랜드 패턴은 2 내지 50개인 것을 특징으로 하는 산화물 반도체 트랜지스터.
  2. 청구항 1에 있어서,
    상기 에치 스토퍼층의 아일랜드 패턴 폭은 상기 산화물 반도체층의 아일랜드 패턴 폭보다 같거나 작은 것을 특징으로 하는 산화물 반도체 트랜지스터.
  3. 청구항 1에 있어서,
    상기 아일랜드 패턴의 폭은 1 μm 내지 10 μm인 것을 특징으로 하는 산화물 반도체 트랜지스터.
  4. 청구항 3에 있어서,
    상기 아일랜드 패턴간의 이격거리는 1 μm 내지 5 μm인 것을 특징으로 하는 산화물 반도체 트랜지스터.
  5. 청구항 1에 있어서,
    상기 복수의 아일랜드 패턴은 서로 평행하게 형성되어 있는 것을 특징으로 하는 산화물 반도체 트랜지스터.
  6. 청구항 1에 있어서,
    상기 에치 스토퍼층은 SiO2, Al2O3 및 SiNx 중 어느 하나 이상인 것을 특징으로 하는 산화물 반도체 트랜지스터.
  7. 청구항 1에 있어서,
    상기 산화물 반도체층은 인듐 갈륨 징크 옥사이드(IGZO), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO), 징크 인듐 틴 옥사이드(ZITO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 어느 하나 이상을 포함하여 형성된 비정질 혹은 다결정질 구조인 것을 특징으로 하는 산화물 반도체 트랜지스터.
  8. 청구항 1에 있어서,
    상기 소스 전극과 드레인 전극 및 상기 에치 스토퍼층 상에 형성되는 보호층; 및
    상기 보호층 상에 형성되는 제2 게이트 전극을 더 포함하는 것을 특징으로 하는 산화물 반도체 트랜지스터.
  9. 청구항 8에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 비어홀 (via hole)로 연결되어 있는 것을 특징으로 하는 산화물 반도체 트랜지스터.
  10. 청구항 8에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 상하로 대응하여 형성되는 것을 특징으로 하는 산화물 반도체 트랜지스터.
  11. 청구항 8에 있어서,
    상기 제2 게이트 전극의 단면 폭 너비는 상기 소스 전극과 상기 드레인 전극의 이격거리보다 짧은 것을 특징으로 하는 산화물 반도체 트랜지스터.
  12. 청구항 11에 있어서,
    상기 제2 게이트 전극과 상기 소스 전극 및 상기 드레인 전극의 이격간격은 0.5 μm 내지 5μm인 것을 특징으로 하는 산화물 반도체 트랜지스터.
  13. 기판;
    상기 기판 상에 형성되는 절연막;
    상기 절연막 상에 형성되는 산화물 반도체층;
    상기 산화물 반도체 상에 형성되는 에치 스토퍼층;
    상기 산화물 반도체층의 상부 및 상기 에치 스토퍼층의 측부 및 상기 에치스토퍼 상에 서로 이격되어 형성되는 소스 전극 및 드레인 전극;
    상기 소스 전극과 드레인 전극 및 상기 에치 스토퍼층 상에 형성되는 게이트 절연막층; 및
    상기 게이트 절연막층 상에 형성되는 게이트 전극
    을 포함하고,
    상기 산화물 반도체층 및 상기 에치 스토퍼층은, 상기 게이트 전극의 폭방향으로 복수의 아일랜드 패턴으로 형성되며,
    상기 아일랜드 패턴은 2 내지 50개인 것을 특징으로 하는 산화물 반도체 트랜지스터.
  14. 청구항 13에 있어서,
    상기 게이트 전극의 단면 폭 너비는 상기 소스 전극과 상기 드레인 전극의 이격거리보다 짧은 것을 특징으로 하는 산화물 반도체 트랜지스터.
  15. 청구항 13에 있어서,
    상기 아일랜드 패턴의 폭은 1 μm 내지 10 μm인 것을 특징으로 하는 산화물 반도체 트랜지스터.
  16. 청구항 15에 있어서,
    상기 아일랜드 패턴간의 이격거리는 1 μm 내지 5 μm인 것을 특징으로 하는 산화물 반도체 트랜지스터.
  17. 청구항 13에 있어서,
    상기 복수의 아일랜드 패턴은 서로 평행하게 형성되어 있는 것을 특징으로 하는 산화물 반도체 트랜지스터.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190047365A (ko) * 2017-10-27 2019-05-08 경희대학교 산학협력단 산화물 반도체 박막 트랜지스터 및 그 제조방법
KR102190085B1 (ko) * 2020-01-17 2020-12-11 경희대학교 산학협력단 산화물 반도체 박막 트랜지스터 및 그 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007288080A (ja) 2006-04-20 2007-11-01 Seiko Epson Corp フレキシブル電子デバイス
JP2010182819A (ja) * 2009-02-04 2010-08-19 Sony Corp 薄膜トランジスタおよび表示装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007288080A (ja) 2006-04-20 2007-11-01 Seiko Epson Corp フレキシブル電子デバイス
JP2010182819A (ja) * 2009-02-04 2010-08-19 Sony Corp 薄膜トランジスタおよび表示装置

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