KR101950834B1 - 산화물 박막 트랜지스터 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 동일한 마스크를 이용하여 제 1, 제 2 산화물 반도체층을 형성함으로써 제조 공정을 단순화하고, 특성을 향상시킬 수 있는 산화물 박막 트랜지스터 및 이의 제조 방법에 관한 것으로, 본 발명의 산화물 박막 트랜지스터는 기판 상에 형성된 게이트 전극과 상기 게이트 전극을 덮도록 상기 기판 전면에 형성된 게이트 절연막; 상기 게이트 전극과 중첩되도록 상기 게이트 절연막 상에 형성되며, 차례로 적층된 구조의 제 1, 제 2 산화물 반도체층; 상기 제 2 산화물 반도체층 상에 형성된 소스, 드레인 전극; 상기 소스, 드레인 전극을 덮도록 형성되며, 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층; 및 상기 보호층 상에 형성되어, 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접속하는 화소 전극을 포함하며, 상기 제 2 산화물 반도체층은 상기 제 1 산화물 반도체층의 밴드갭보다 크며, 상기 제 2 산화물 반도체층의 LUMO 레벨이 상기 제 1 산화물 반도체층의 LUMO 레벨보다 높다.
Description
본 발명은 산화물 박막 트랜지스터에 관한 것으로, 특히, 제조 공정을 단순화하고, 특성을 향상시킬 수 있는 산화물 박막 트랜지스터 및 이의 제조 방법에 관한 것이다.
박막 트랜지스터(Thin Film Transistor)는 다양한 응용 분야에 이용되며, 특히 디스플레이 분야에서 스위칭 및 구동 소자로 이용된다. 일반적으로, 비정질 실리콘 박막 트랜지스터(a-Si TFT)는 디스플레이의 구동 및 스위칭 소자로 사용되며, 저가의 비용으로 2m2가 넘는 대형 기판 상에 균일하게 형성될 수 있는 소자로써 현재 가장 널리 쓰인다.
그러나, 디스플레이의 대형화 및 고화질화 추세에 따라 박막 트랜지스터의 성능 역시 고성능이 요구되어, 이동도 0.5cm2/Vs수준의 기존의 비정질 실리콘 박막 트랜지스터보다 높은 이동도를 갖는 다결정 실리콘 박막 트랜지스터(poly-Si TFT)가 제안되었다.
다결정 실리콘 박막 트랜지스터는 수십에서 수백 cm2/Vs의 높은 이동도를 갖기 때문에, 비정질 실리콘 박막 트랜지스터에서 실현하기 힘들었던 고화질 디스플레이에 적용할 수 있다. 또한, 다결정 실리콘 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터에 비해 소자 특성 열화 문제가 매우 적다. 그러나, 다결정 실리콘 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터에 비해 제조 공정이 복잡하며, 제조 장비의 한계 및 균일도 불량과 같은 기술적인 문제로 인해 현재까지는 1m2가 넘는 대형 기판에 형성하기 어렵다.
이에 따라, 최근에는 비정질 실리콘 박막 트랜지스터의 장점과 다결정 실리콘 박막 트랜지스터의 장점을 모두 지닌 산화물 박막 트랜지스터가 제안되었다. 산화물 박막 트랜지스터는 산화물 반도체층을 갖는 박막 트랜지스터로, 비정질 실리콘 박막 트랜지스터보다 높은 이동도 및 낮은 누설전류 특성의 장점을 갖는다. 더욱이, 다결정 실리콘 박막 트랜지스터 등과 같이 결정화 공정을 갖는 박막 트랜지스터는 대면적화 될수록 결정화 공정 시 균일도가 떨어져 대면적화에 불리하나, 산화물 박막 트랜지스터는 대면적화에 유리하다.
이하, 첨부된 도면을 참조하여, 일반적인 산화물 박막 트랜지스터의 제조 방법에 대해 구체적으로 설명하면 다음과 같다.
도 1은 일반적인 산화물 박막 트랜지스터의 단면도이다.
도 1과 같이, 일반적인 산화물 박막 트랜지스터는 기판(10) 상에 게이트 전극(11a)을 형성하는 제 1 마스크 공정, 게이트 전극(11a)을 덮도록 기판 전면에 게이트 절연막(11)을 형성하고, 게이트 절연막(11) 상에 게이트 전극(11a)과 중첩되도록 산화물 반도체층(12)을 형성하는 제 2 마스크 공정, 산화물 반도체층(12) 상에 식각 차단층(Etch Stop Layer; ESL)(13)을 형성하는 제 3 마스크 공정, 식각 차단층(13) 상에 소스, 드레인 전극(14a, 14b)을 형성하는 제 4 마스크 공정, 소스, 드레인 전극(14a, 14b) 상에 보호층(15)을 형성하고, 보호층(15)을 선택적으로 제거하여 드레인 전극(14b)을 노출시키는 제 5 마스크 공정 및 보호층(15) 상에 드레인 전극(14b)과 접속되는 화소 전극(16)을 형성하는 제 6 마스크 공정을 포함한다.
이 때, 식각 차단층(13)은 SiO2, SiNx 등과 같은 물질로 형성되어, 소스, 드레인 전극(14a, 14b)을 패터닝할 때, 산화물 반도체층(12)이 손상받는 것을 방지하기 위한 것으로, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방법으로 형성하는 것이 바람직하다. 그런데, 식각 차단층(13)을 형성할 때, 식각 차단층(13) 하부의 산화물 반도체층(12)이 플라즈마 손상을 입을 수 있다.
더욱이, 상술한 바와 같이, 산화물 반도체층(12)과 식각 차단층(13)은 서로 다른 마스크 공정으로 형성된다. 따라서, 일반적인 산화물 박막 트랜지스터는 화소 전극(16)까지 총 6 개의 마스크 공정으로 형성하므로, 제조 비용이 증가하고 공정 시간이 길어 제조 수율이 저하된다.
더욱이, 산화물 반도체층(12) 상에 식각 차단층(13)을 형성할 때, 오버레이(Overlay) 마진을 고려하기 위해 산화물 박막 트랜지스터의 크기가 커지므로, 산화물 박막 트랜지스터를 갖는 표시 장치의 개구율이 저하된다.
그리고, 식각 차단층(13)을 제외한 백 채널 식각 구조(back channel etch)는 제조 비용 및 공정 단순화 측면에서 유리하나, 소스, 드레인 전극(14a, 14b)을 패터닝할 때 노출된 산화물 반도체층(12)이 피해를 입게 된다. 또한, 백 채널 식각 구조는 산화물 반도체층(12) 상에 SiO2, SiNx 등과 같은 물질로 보호층(15)이 바로 형성된다. 그런데, 보호층(15)은 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방법으로 형성하므로, 보호층(15)을 증착할 때, 노출된 산화물 반도체층(12)이 보호층(15)의 플라즈마 화학 기상 증착 공정에서 손상을 입을 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 동일한 마스크를 이용하여 제 1, 제 2 산화물 반도체층을 형성함으로써, 공정 시간을 단축하고 제조 비용을 절감하며, 소자 성능을 개선할 수 있는 산화물 박막 트랜지스터 및 이의 제조 방법을 제공하는데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 산화물 박막 트랜지스터는 기판 상에 형성된 게이트 전극과 상기 게이트 전극을 덮도록 상기 기판 전면에 형성된 게이트 절연막; 상기 게이트 전극과 중첩되도록 상기 게이트 절연막 상에 형성되며, 차례로 적층된 구조의 제 1, 제 2 산화물 반도체층; 상기 제 2 산화물 반도체층 상에 형성된 소스, 드레인 전극; 상기 소스, 드레인 전극을 덮도록 형성되며, 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층; 및 상기 보호층 상에 형성되어, 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접속하는 화소 전극을 포함하며, 상기 제 2 산화물 반도체층은 상기 제 1 산화물 반도체층의 밴드갭보다 크며, 상기 제 2 산화물 반도체층의 LUMO 레벨이 상기 제 1 산화물 반도체층의 LUMO 레벨보다 높다.
상기 제 1 산화물 반도체층의 이동도가 상기 제 2 산화물 반도체층의 이동도보다 크다.
상기 제 2 산화물 반도체층의 두께는 5㎚ 내지 150㎚이다.
상기 제 2 산화물 반도체층은 상기 제 1 산화물 반도체층보다 Ga의 함량이 높다.
또한, 동일 목적을 달성하기 위한 본 발명의 산화물 박막 트랜지스터의 제조 방법은 제 1 마스크 공정을 이용하여 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 덮도록 상기 기판 전면에 게이트 절연막을 형성하는 단계; 제 2 마스크 공정을 이용하여 상기 게이트 전극과 중첩되도록 상기 게이트 절연막 상에 차례로 적층된 구조의 제 1, 제 2 산화물 반도체층을 형성하는 단계; 제 3 마스크 공정을 이용하여 상기 제 2 산화물 반도체층 상에 소스, 드레인 전극을 형성하는 단계; 제 4 마스크 공정을 이용하여 상기 소스, 드레인 전극 상에 형성되며, 상기 드레인 전극을 노출시키는 보호층을 형성하는 단계; 및 제 3 마스크 공정을 이용하여 상기 보호층을 선택적으로 제거하여 노출된 상기 드레인 전극과 접속되도록 상기 보호층 상에 화소 전극을 형성하는 단계를 포함하며, 상기 제 2 산화물 반도체층은 상기 제 1 산화물 반도체층의 밴드갭보다 크며, 상기 제 2 산화물 반도체층의 LUMO 레벨이 상기 제 1 산화물 반도체층의 LUMO 레벨보다 높다.
상기 제 1, 제 2 산화물 반도체층은 스퍼터링 방법으로 형성한다.
상기 제 1 산화물 반도체층의 이동도가 상기 제 2 산화물 반도체층의 이동도보다 크다.
상기 제 2 산화물 반도체층은 상기 제 1 산화물 반도체층보다 Ga의 함량이 높은 물질로 형성한다.
상기와 같은 본 발명의 산화물 박막 트랜지스터 및 이의 제조 방법은 다음과 같은 효과가 있다.
첫째, 제 1, 제 2 산화물 반도체층을 동일 마스크를 이용하여 형성함으로써, 마스크 수를 절감하여 제조 비용을 줄이고 공정 시간을 단축할 수 있다. 또한, 제 2 산화물 반도체층의 공정 마진을 고려할 필요가 없어, 본 발명의 산화물 박막 트랜지스터를 적용한 표시 장치의 개구율을 증가시킬 수 있다.
둘째, 제 1 산화물 반도체층 상에 형성된 제 2 산화물 반도체층이 배리어(Barrier) 기능을 하여, 소스, 드레인 전극을 패터닝하기 위한 식각 가스 또는 대기나 수분과 같은 외부 환경에 의하여 제 1 산화물 반도체층이 손상 받는 것을 방지할 수 있다.
셋째, 제 2 산화물 반도체층으로 전자가 유입되면 누설 전류(Leakage Current)가 발생되어 박막 트랜지스터의 특성이 저하되나, 본 발명의 산화물 박막 트랜지스터는 제 2 산화물 반도체층의 밴드갭(band gap)이 제 1 산화물 반도체층의 밴드갭보다 커, 제 2 산화물 반도체층이 에너지 배리어(energy barrier)층으로 기능한다. 따라서, 제 1 산화물 반도체층의 전자가 제 2 산화물 반도체층으로 유입되기 어려워, 박막 트랜지스터의 특성이 저하되는 것을 방지할 수 있다.
도 1은 일반적인 산화물 박막 트랜지스터의 단면도.
도 2는 본 발명의 산화물 박막 트랜지스터의 단면도.
도 3은 본 발명의 액정 표시 장치의 공정 단계를 나타낸 순서도.
도 4a 내지 도 4e는 본 발명의 액정 표시 장치의 공정 단면도.
도 2는 본 발명의 산화물 박막 트랜지스터의 단면도.
도 3은 본 발명의 액정 표시 장치의 공정 단계를 나타낸 순서도.
도 4a 내지 도 4e는 본 발명의 액정 표시 장치의 공정 단면도.
이하, 본 발명의 산화물 박막 트랜지스터를 구체적으로 설명하면 다음과 같다.
도 2는 본 발명의 산화물 박막 트랜지스터의 단면도이다.
도 2와 같이, 본 발명의 산화물 박막 트랜지스터는 기판(100) 상에 형성된 게이트 전극(110a), 게이트 전극(110a)을 덮도록 기판(100) 전면에 형성된 게이트 절연막(110), 게이트 절연막(110) 상에 차례로 적층된 제 1, 제 2 산화물 반도체층(120a, 120b), 제 2 산화물 반도체층(120b) 상에 형성된 소스, 드레인 전극(140a, 140b) 및 드레인 전극(140b)을 노출시키는 드레인 콘택홀을 갖는 보호층(150) 및 보호층(150) 상에 형성되어 드레인 전극(140b)과 접속하는 화소 전극(160)을 포함한다. 이 때, 제 2 산화물 반도체층(120b)은 제 1 산화물 반도체층(120a)보다 밴드갭(band gap)이 크며, 제 2 산화물 반도체층(120b)의 LUMO 레벨이 제 1 산화물 반도체층(120a)의 LUMO 레벨보다 높다.
구체적으로, 제 1 산화물 반도체층(120a)과 제 2 산화물 반도체층(120b)은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물로 형성된다. 상기와 같은 금속 산화물로 형성된 산화물 반도체층은 비정질 실리콘에 비해 전하의 유효 이동도(effective mobility)가 커, 뛰어난 반도체 특성을 갖는다.
이 때, 제 2 산화물 반도체층(120b)은 제 1 산화물 반도체층(120a)에 비해 밴드갭이 더 큰 물질로 형성된다. 이는, 제 2 산화물 반도체층(120b)이 에너지 배리어(energy barrier)층으로 기능하여, 제 1 산화물 반도체층(120a)의 전자가 제 2 산화물 반도체층(120b)으로 주입되는 것을 방지하기 위한 것이다.
또한, 제 2 산화물 반도체층(120b)이 제 1 산화물 반도체층(120a)에 비해 밴드갭이 더 크더라도, 제 2 산화물 반도체층(120b)의 LUMO(Lowest Unoccupied Molecular Orbital) 레벨이 제 1 산화물 반도체층(120a) 보다 낮으면 전자가 유입될 수 있으므로, 제 2 산화물 반도체층(120b)이 전자의 에너지 배리어(energy barrier)층으로 기능하도록, 제 2 산화물 반도체층(120b)의 LUMO 레벨이 제 1 산화물 반도체층(120a)의 LUMO 레벨보다 높은 것이 바람직하다.
특히, 제 2 산화물 반도체층(120b)의 Ga의 함량이 높을수록 밴드갭이 커진다. 따라서, 제 2 산화물 반도체층(120b)은 제 1 산화물 반도체층(120a)보다 Ga의 함량이 높은 물질로 형성되며, Ga의 함량이 높은 InGaZnO, GaZnO, Ga2O3 등으로 형성되는 것이 바람직하다. 더욱이, Ga의 함량을 증가시킬수록, 제 2 산화물 반도체(120b)의 이동도가 낮아지므로, 본 발명의 산화물 박막 트랜지스터는 제 1 산화물 반도체층(120a)의 전자가 제 2 산화물 반도체층(120b)으로 주입되어, 백 채널(Back Channel)이 형성되어 오프 전류가 흐르는 것을 방지할 수 있다.
또한, 제 2 산화물 반도체층(120b)의 두께가 너무 얇으면, 소스, 드레인 전극을 패터닝하거나 보호층을 형성할 때, 식각 가스와 플라즈마에 의해 제 1 산화물 반도체층(120a)이 손상받을 수 있으며, 제 2 산화물 반도체층(120b)의 두께가 너무 두꺼우면 제 2 산화물 반도체층(120b)의 저항이 낮아져 제 2 산화물 반도체층(120b)으로 전류가 흐를 수 있다. 따라서, 제 2 산화물 반도체층(120b)의 두께는 5㎚ 내지 150㎚인 것이 바람직하며, 이 경우 제 1 산화물 반도체층(120a)의 두께는 3㎚ 내지 80㎚이다.
이하, 첨부된 도면을 참조하여, 본 발명의 산화물 박막 트랜지스터의 제조 방법을 구체적으로 설명하면 다음과 같다.
도 3은 본 발명의 산화물 박막 트랜지스터의 공정 단계를 나타낸 순서도이며, 도 4a 내지 도 4e는 본 발명의 산화물 박막 트랜지스터의 공정 단면도이다.
먼저, 도 3, 도 4a와 같이, 기판(100) 상에 게이트 금속층을 형성하고, 제 1 마스크를 이용하여 게이트 금속층을 패터닝하여, 게이트 배선(미도시)과 게이트 전극(110a)을 형성(S5)한다. 그리고, 게이트 전극(110a)을 덮도록 기판(100) 전면에 게이트 절연막(110)을 형성한다.
도 4b와 같이, 제 2 마스크를 이용하여 게이트 절연막(110) 상에 제 1 산화물 반도체층(120a)과 제 2 산화물 반도체층(120b)을 형성(S10)한다. 이 때, 제 2 산화물 반도체층(120b)은 데이터 금속층을 패터닝하여 소스, 드레인 전극을 형성할 때, 식각 가스에 의해 제 1 산화물 반도체층(120a)이 손상 받는 것을 방지하며, 소스, 드레인 상에 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방법으로 보호층을 형성할 때에도, 제 1 산화물 반도체층(120a)의 플라즈마 손상을 방지하기 위한 것이다.
구체적으로, 게이트 전극(110a)과 중첩되도록 게이트 절연막(120) 상에 스퍼터링(Sputtering) 방법으로 제 1 산화물과 제 2 산화물을 차례로 증착한다. 그리고, 제 2 마스크를 이용하여 제 1 산화물과 제 2 산화물을 동시에 패터닝하여, 차례로 적층된 제 1, 제 2 산화물 반도체층(120a, 120b)을 형성(S10)한다.
일반적인 산화물 박막 트랜지스터는 산화물 반도체층의 손상을 방지하기 위해, 상술한 바와 같이, 산화물 반도체층 상에 식각 차단층을 형성한다. 그런데, 산화물 반도체층은 스퍼터링 방법으로 형성하나, 식각 차단층은 PECVD 방법으로 형성한다. 즉, 산화물 반도체층과 식각 차단층을 서로 다른 마스크를 이용하여 형성하므로, 공정이 복잡해지며 제조 비용이 증가할 뿐만 아니라, 식각 차단층의 공정 마진을 고려해야하므로, 산화물 박막 트랜지스터를 갖는 표시 장치의 개구율이 저하된다.
그러나, 본 발명의 산화물 박막 트랜지스터는 제 1, 제 2 산화물을 스퍼터링 방법으로 차례로 증착하고, 하나의 마스크를 이용하여 동시에 패터닝함으로써, 마스크 수를 줄여 공정을 간소화하고 제조 비용을 절감할 수 있다. 따라서, 제 2 산화물 반도체층(120b)의 공정 마진을 고려할 필요가 없어 본 발명의 산화물 박막 트랜지스터를 갖는 표시 장치의 개구율이 저하되는 것을 방지할 수 있다.
특히, 제 2 산화물 반도체층(120b)은 제 1 산화물 반도체층(120a)에 비해 밴드갭이 더 큰 물질로 형성된다. 더욱이, 제 2 산화물 반도체층(120b)의 LUMO(Lowest Unoccupied Molecular Orbital) 레벨이 제 1 산화물 반도체층(120a)의 LUMO 레벨보다 높다. 이는, 제 2 산화물 반도체층(120b)이 전자의 에너지 배리어(energy barrier)층으로 기능하여, 제 1 산화물 반도체층(120a)의 전자가 제 2 산화물 반도체층(120b)으로 주입되는 것을 방지하기 위한 것이다.
하기 표 1은 금속 산화물 별 밴드갭을 나타낸 표이다.
| 금속 산화물 | 밴드갭(eV) |
| ZnO | 3.3 ~ 3.4 |
| In2O3 | 3.5 ~ 3.7 |
| Ga2O3 | 4.8 ~ 4.9 |
| SnO | 3.6 ~ 3.7 |
| InGaZnO4 | 3.1 ~ 3.5 |
표 1과 같이, In2O3의 밴드갭은 3.5eV ~ 3.7eV이며, Ga2O3의 밴드갭은 4.8eV ~ 4.9eV이다. 즉, 제 2 산화물 반도체층(120b)이 제 1 산화물 반도체층(120a)보다 Ga의 함량이 높을수록 제 2 산화물 반도체층(120b)의 밴드갭이 제 1 산화물 반도체층(120a)보다 커진다. 특히, InGaZnO4의 Ga의 조성비가 높아질수록 이동도가 감소한다. 예를 들어, In2O3의 이동도는 34㎠/Vs인데, Ga2O3의 이동도는 5㎠/Vs이다.
따라서, 제 1 산화물 반도체층(120a)보다 Ga의 함량이 높은 물질로 제 2 산화물 반도체층(120b)을 형성하여, 제 2 산화물 반도체(120b)의 밴드갭을 증가시킬 수 있으며, 동시에 제 2 산화물 반도체(120b)의 이동도가 낮아져, 제 1 산화물 반도체층(120a)의 전자가 식각 가스 또는 외부 환경으로부터 손상된 제 2 산화물 반도체층(120b)으로 주입되는 것을 방지할 수 있다.
한편, 제 2 산화물 반도체층(120b)의 두께가 너무 얇으면, 소스, 드레인 전극을 형성하기 위해 데이터 금속층을 패터닝하기 위한 식각 가스 또는 보호층을 형성하기 위한 플라즈마가 제 2 산화물 반도체층(120b)을 통해 제 1 산화물 반도체층(120a)까지 도달할 수 있으므로, 제 2 산화물 반도체층(120b)의 두께는 5nm 이상인 것이 바람직하다.
또한, 제 2 산화물 반도체층(120b)의 두께가 너무 두꺼우면 제 2 산화물 반도체층(120b)의 저항이 낮아져 제 2 산화물 반도체층(120b)으로 전류가 흐를 수 있다. 따라서, 제 2 산화물 반도체층의 두께는 5㎚ 내지 150㎚인 것이 바람직하며, 이 경우 제 1 산화물 반도체층(120a)의 두께는 3㎚ 내지 80㎚이다.
이어, 도 4c와 같이, 제 2 산화물 반도체층(120b)을 포함하는 게이트 절연막(110) 전면에 데이터 금속층을 형성하고, 제 3 마스크를 이용하여 데이터 금속층을 패터닝하여, 소스, 드레인 전극(140a, 140b)과 데이터 배선을 형성(S15)한다. 구체적으로, 데이터 금속층은 습식 식각(Wet Etch) 방법 또는 건식 식각(Dry Etch) 방법으로 패터닝할 수 있다. 특히, 제 2 산화물 반도체층(120b)이 식각액에 내산성이 없는 경우, 데이터 금속층을 식각 가스를 이용하는 건식 식각 방법으로 패터닝하는 것이 바람직하다.
소스, 드레인 전극(140a, 140b)을 형성하기 위한 건식 식각시, 제 1 산화물 반도체층(120a) 상에 형성된 제 2 산화물 반도체층(120b)은 제 1 산화물 반도체층(120a)이 플라즈마 상태의 식각 가스에 의해 손상되는 것을 방지한다.
그리고, 도 4d과 같이, 제 4 마스크를 이용하여 드레인 전극(140b)을 노출시키는 드레인 콘택홀(150a)을 갖는 보호층(150)을 형성(S20)한다. 보호층(150)은 플라즈마 화학 기상 증착 방법으로 SiO2, SiNx 등과 같은 물질을 소스, 드레인 전극(140a, 140b)을 덮도록 게이트 절연막(110) 전면에 형성한 후, 이를 선택적으로 제거하여 형성된 드레인 콘택홀(150a)을 포함한다.
따라서, 보호층(150)을 형성하기 위한 플라즈마 화학 기상 증착시, 제 1 산화물 반도체층(120a) 상에 형성된 제 2 산화물 반도체층(120b)으로 인해, 제 1 산화물 반도체층(120a)은 플라즈마에 의해 손상되지 않으므로, 산화물 박막 트랜지스터의 특성이 저하되는 것을 방지할 수 있다.
이어, 도 4e와 같이, 드레인 콘택홀(150a)을 포함하는 보호층(150) 전면에 TO(Tin Oxide), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등과 같은 투명 전도성 물질을 증착하고, 제 5 마스크를 이용하여 투명 전도성 물질을 패터닝하여, 드레인 전극(140b)과 접속하는 화소 전극(160)을 형성(S25)한다.
상술한 바와 같이, 본 발명의 산화물 박막 트랜지스터는 제 1, 제 2 산화물 반도체층(120a, 120b)을 동일 마스크를 이용하여 형성함으로써, 마스크 수를 절감하여 제조 비용을 줄이고 공정 시간을 단축할 수 있다. 이 경우, 제 2 산화물 반도체층(120b)의 공정 마진을 고려할 필요가 없어, 본 발명의 산화물 박막 트랜지스터를 적용한 표시 장치의 개구율을 증가시킬 수 있다.
또한, 제 2 산화물 반도체층(120b)이 배리어(Barrier) 기능을 하여, 소스, 드레인 전극을 패터닝하거나, 보호층을 형성할 때, 플라즈마에 의해 제 1 산화물 반도체층(120a)이 손상 받는 것을 방지할 수 있다. 더욱이, 제 2 산화물 반도체층(120b)으로 유입된 전자는 누설 전류(Leakage Current)를 발생하여 박막 트랜지스터의 특성 저하를 유발시키나, 본 발명의 산화물 박막 트랜지스터는 제 2 산화물 반도체층(120b)의 밴드갭이 제 1 산화물 반도체층(120a)의 밴드갭보다 커, 제 1 산화물 반도체층(120a)의 전자가 제 2 산화물 반도체층(120b)으로 유입되기 어렵다.
한편, 이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 기판 110: 게이트 절연막
110a: 게이트 전극 120a: 제 1 산화물 반도체층
120b: 제 2 산화물 반도체층 140a: 소스 전극
140b: 드레인 전극 150: 보호층
150a: 드레인 콘택홀 160: 화소 전극
110a: 게이트 전극 120a: 제 1 산화물 반도체층
120b: 제 2 산화물 반도체층 140a: 소스 전극
140b: 드레인 전극 150: 보호층
150a: 드레인 콘택홀 160: 화소 전극
Claims (8)
- 기판 상에 형성된 게이트 전극과 상기 게이트 전극을 덮도록 상기 기판 전면에 형성된 게이트 절연막;
상기 게이트 전극의 폭 내에 상기 게이트 전극보다 작은 폭으로 상기 게이트 전극에 중첩되도록 상기 게이트 절연막 상에 형성되며, 차례로 적층된 구조의 제 1, 제 2 산화물 반도체층;
상기 제 2 산화물 반도체층의 상부 일부를 노출시키도록 서로 이격하여 각각 상기 제 2 산화물 반도체층의 상부 나머지와, 상기 제 2 산화물 반도체층의 측부 및 상기 제 1 산화물 반도체층의 측부에 걸쳐 접하며 상기 제 1 산화물 반도체층으로부터 양측으로 돌출된 상기 게이트 전극과 중첩하는 소스 전극 및 드레인 전극;
상기 소스 전극 및 드레인 전극을 덮도록 형성되며, 상기 드레인 전극의 일부를 노출시키는 드레인 콘택홀을 갖는 보호층; 및
상기 보호층 상에 형성되어, 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접속하는 화소 전극을 포함하며,
상기 제 2 산화물 반도체층은 상기 제 1 산화물 반도체층의 밴드갭보다 크며, 상기 제 2 산화물 반도체층의 LUMO 레벨이 상기 제 1 산화물 반도체층의 LUMO 레벨보다 높은 것을 특징으로 하는 산화물 박막 트랜지스터. - 제 1 항에 있어서,
상기 제 1 산화물 반도체층의 이동도가 상기 제 2 산화물 반도체층의 이동도보다 큰 것을 특징으로 하는 산화물 박막 트랜지스터. - 제 1 항에 있어서,
상기 제 2 산화물 반도체층의 두께는 5㎚ 내지 150㎚인 것을 특징으로 하는 산화물 박막 트랜지스터. - 제 1 항에 있어서,
상기 제 2 산화물 반도체층은 상기 제 1 산화물 반도체층보다 Ga의 함량이 높은 것을 특징으로 하는 산화물 박막 트랜지스터. - 제 1 마스크 공정을 이용하여 기판 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극을 덮도록 상기 기판 전면에 게이트 절연막을 형성하는 단계;
제 2 마스크 공정을 이용하여 상기 게이트 전극의 폭 내에 상기 게이트 전극보다 작은 폭으로 상기 게이트 전극과 중첩되도록 상기 게이트 절연막 상에 차례로 적층된 구조의 제 1, 제 2 산화물 반도체층을 형성하는 단계;
제 3 마스크 공정을 이용하여 상기 제 2 산화물 반도체층의 상부 일부를 노출시키며 각각 상기 제 2 산화물 반도체층의 상부 나머지와, 상기 제 2 산화물 반도체층의 측부 및 상기 제 1 산화물 반도체층의 측부에 걸쳐 접하며 상기 제 1 산화물 반도체층으로부터 양측으로 돌출된 상기 게이트 전극과 중첩하는 소스 전극 및 드레인 전극을 형성하는 단계;
제 4 마스크 공정을 이용하여 상기 소스, 드레인 전극 상에 형성되며, 상기 드레인 전극을 노출시키는 보호층을 형성하는 단계; 및
제 5 마스크 공정을 이용하여 상기 보호층을 선택적으로 제거하여 노출된 상기 드레인 전극과 접속되도록 상기 보호층 상에 화소 전극을 형성하는 단계를 포함하며,
상기 제 2 산화물 반도체층은 상기 제 1 산화물 반도체층의 밴드갭보다 크며, 상기 제 2 산화물 반도체층의 LUMO 레벨이 상기 제 1 산화물 반도체층의 LUMO 레벨보다 높은 것을 특징으로 하는 산화물 박막 트랜지스터의 제조 방법. - 제 5 항에 있어서,
상기 제 1, 제 2 산화물 반도체층은 스퍼터링 방법으로 형성하는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조 방법. - 제 5 항에 있어서,
상기 제 1 산화물 반도체층의 이동도가 상기 제 2 산화물 반도체층의 이동도보다 큰 것을 특징으로 하는 산화물 박막 트랜지스터의 제조 방법. - 제 5 항에 있어서,
상기 제 2 산화물 반도체층은 상기 제 1 산화물 반도체층보다 Ga의 함량이 높은 물질로 형성하는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조 방법.
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