CN112864254A - 一种薄膜晶体管及其制作方法、阵列基板及显示装置 - Google Patents

一种薄膜晶体管及其制作方法、阵列基板及显示装置 Download PDF

Info

Publication number
CN112864254A
CN112864254A CN202110369564.2A CN202110369564A CN112864254A CN 112864254 A CN112864254 A CN 112864254A CN 202110369564 A CN202110369564 A CN 202110369564A CN 112864254 A CN112864254 A CN 112864254A
Authority
CN
China
Prior art keywords
layer
active
thin film
film transistor
channel region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110369564.2A
Other languages
English (en)
Inventor
贺家煜
宁策
李正亮
胡合合
黄杰
姚念琦
赵坤
李菲菲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN202110369564.2A priority Critical patent/CN112864254A/zh
Publication of CN112864254A publication Critical patent/CN112864254A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025Channel region of field-effect devices
    • H01L29/1029Channel region of field-effect devices of field-effect transistors
    • H01L29/1033Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66969Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供了一种薄膜晶体管及其制作方法、阵列基板及显示装置,涉及显示技术领域。本发明通过依次在衬底上设置栅极、栅绝缘层和有源层,以及位于栅绝缘层上且覆盖部分有源层的源极和漏极,有源层的材料为氧化物半导体;薄膜晶体管还包括位于沟道区远离栅绝缘层一侧表面上的金属纳米颗粒层。通过在有源层的沟道区上方形成金属纳米颗粒层,提高沟道区的抗刻蚀能力,因此,后续在采用刻蚀液刻蚀源漏电极层薄膜以形成源极和漏极时,由于沟道区被金属纳米颗粒层覆盖,则刻蚀液不易与沟道区接触,使得沟道区不容易被刻蚀液所刻蚀,从而防止刻蚀液对沟道区的损伤,提高了薄膜晶体管的性能。

Description

一种薄膜晶体管及其制作方法、阵列基板及显示装置
技术领域
本发明涉及显示技术领域,特别是涉及一种薄膜晶体管及其制作方法、阵列基板及显示装置。
背景技术
随着显示技术的不断发展,MOTFT(Metal Oxide Thin Film Transistor,金属氧化物薄膜晶体管由于其具有较高的迁移率、制作工艺简单、成本低等优点,得到了人们的广泛关注。
目前,金属氧化物薄膜晶体管主要使用的结构包括背沟道刻蚀型(Back ChannelEtch Type,BCE),针对BCE型氧化物薄膜晶体管,其在刻蚀源漏电极层薄膜以形成源极和漏极时,采用氧化物半导体作为材料的有源层易受到刻蚀液的腐蚀,从而影响薄膜晶体管的性能。
发明内容
本申请一些实施例提供了如下技术方案:
第一方面,提供了一种薄膜晶体管,包括:依次层叠设置在衬底上的栅极、栅绝缘层和有源层,以及位于所述栅绝缘层上且覆盖部分所述有源层的源极和漏极;所述有源层具有源极区、漏极区以及位于所述源极区与所述漏极区之间的沟道区,所述有源层的材料为氧化物半导体;
其中,所述薄膜晶体管还包括位于所述沟道区远离所述栅绝缘层一侧表面上的金属纳米颗粒层,所述金属纳米颗粒层,被配置为防止刻蚀形成所述源极和所述漏极时所采用的刻蚀液对所述沟道区的损伤。
可选的,所述金属纳米颗粒层还分布在所述源极区远离所述栅绝缘层一侧的表面、所述漏极区远离所述栅绝缘层一侧的表面以及所述栅绝缘层未被所述有源层覆盖的表面中的至少一个位置处。
可选的,所述金属纳米颗粒层包括金属纳米颗粒,且所述金属纳米颗粒为Au纳米颗粒、Pt纳米颗粒、Ni纳米颗粒中的至少一者。
可选的,所述金属纳米颗粒的形状为球形。
可选的,在沿着垂直于所述栅绝缘层所在平面的方向上,所述金属纳米颗粒层的厚度为1μm至2μm。
可选的,所述有源层包括层叠设置的第一有源子层和第二有源子层,所述第二有源子层位于所述第一有源子层远离所述栅绝缘层的一侧;
其中,所述第一有源子层的载流子迁移率大于所述第二有源子层的载流子迁移率,且所述第一有源子层的带隙小于所述第二有源子层的带隙。
可选的,所述有源层还包括设置在所述第二有源子层远离所述第一有源子层一侧的刻蚀阻挡子层。
第二方面,提供了一种薄膜晶体管的制作方法,包括:
在衬底上依次形成栅极、栅绝缘层和有源层;所述有源层具有源极区、漏极区以及位于所述源极区与所述漏极区之间的沟道区,所述有源层的材料为氧化物半导体;
在所述沟道区远离所述栅绝缘层一侧的表面上形成金属纳米颗粒层;
在所述栅绝缘层上形成覆盖部分所述有源层的源极和漏极;
其中,所述金属纳米颗粒层,被配置为防止刻蚀形成所述源极和所述漏极时所采用的刻蚀液对所述沟道区的损伤。
可选的,采用真空蒸镀工艺形成所述金属纳米颗粒层,形成所述金属纳米颗粒层时的蒸镀速率为
Figure BDA0003008768430000021
Figure BDA0003008768430000022
蒸镀温度为100℃至400℃。
可选的,在所述栅绝缘层上形成覆盖部分所述有源层的源极和漏极的步骤之后,还包括:
在所述有源层的沟道区处涂覆醇类有机物;
对涂覆有所述醇类有机物的所述薄膜晶体管进行退火处理,以挥发掉所述沟道区处残留的水分子和有机物。
可选的,所述醇类有机物为甲醇或乙醇,所述醇类有机物的浓度为20%至70%;
所述退火处理的氛围气体为空气,所述退火处理的温度为200℃至280℃,所述退火处理的时间为30分钟至90分钟。
第三方面,提供了一种阵列基板,包括上述的薄膜晶体管;
所述阵列基板还包括:覆盖所述薄膜晶体管的第一钝化层,以及依次设置在所述第一钝化层上的平坦层、公共电极、第二钝化层和像素电极,所述像素电极通过贯穿所述第二钝化层、所述平坦层和所述第一钝化层的过孔,与所述薄膜晶体管的漏极连接。
第四方面,提供了一种显示装置,包括上述的阵列基板。
在本发明实施例中,通过依次在衬底上设置栅极、栅绝缘层和有源层,以及位于栅绝缘层上且覆盖部分有源层的源极和漏极;有源层具有源极区、漏极区以及位于源极区与漏极区之间的沟道区,有源层的材料为氧化物半导体;其中,薄膜晶体管还包括位于沟道区远离栅绝缘层一侧表面上的金属纳米颗粒层,金属纳米颗粒层,被配置为防止刻蚀形成源极和漏极时所采用的刻蚀液对沟道区的损伤。通过在有源层的沟道区上方形成金属纳米颗粒层,提高沟道区的抗刻蚀能力,因此,后续在采用刻蚀液刻蚀源漏电极层薄膜以形成源极和漏极时,由于沟道区被金属纳米颗粒层覆盖,则刻蚀液不易与沟道区接触,使得沟道区不容易被刻蚀液所刻蚀,从而防止刻蚀液对沟道区的损伤,提高了薄膜晶体管的性能。
附图说明
图1示出了本发明实施例的一种薄膜晶体管的结构示意图;
图2示出了本发明实施例中的金属纳米颗粒层的分布示意图;
图3示出了本发明实施例的另一种薄膜晶体管的结构示意图
图4示出了本发明实施例的一种薄膜晶体管的制作方法的流程图;
图5示出了本发明实施例在有源层的沟道区涂覆醇类有机物的示意图;
图6示出了本发明实施例采用醇类有机物对沟道区进行处理后和处理前,沟道区处的氧含量的XPS(X-ray photoelectron spectroscopy,X射线光电子能谱)图谱;
图7示出了本发明实施例的一种阵列基板的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图和具体实施方式对本发明作进一步详细的说明。
参照图1,示出了本发明实施例的一种薄膜晶体管的结构示意图。
本发明实施例提供了一种薄膜晶体管,包括:依次层叠设置在衬底10上的栅极21、栅绝缘层22和有源层23,以及位于栅绝缘层22上且覆盖部分有源层23的源极24和漏极25;有源层23具有源极区A1、漏极区A2以及位于源极区A1与漏极区A2之间的沟道区A3,有源层23的材料为氧化物半导体;其中,薄膜晶体管还包括位于沟道区A3远离栅绝缘层22一侧表面上的金属纳米颗粒层26,金属纳米颗粒层26,被配置为防止刻蚀形成源极24和漏极25时所采用的刻蚀液对沟道区A3的损伤。
在实际产品中,衬底10可以为刚性衬底,如玻璃衬底等,衬底10也可以为柔性衬底,如PI(Polyimide,聚酰亚胺)衬底等;在衬底10上设置有栅极21,栅极21可以为单层结构,其材料为铜、钼、钛或铝中的至少一种,当然,栅极21可以为叠层结构,如材料分别为MTD/Cu/MTD的叠层结构或Mo/AlNd/Mo的叠层结构,MTD指的是包括钼的金属混合材料,其中还掺杂有其他金属材料;而栅绝缘层22覆盖栅极21和衬底10,栅绝缘层22的材料为氧化硅。
并且,在栅绝缘层22远离衬底10的一侧设置有有源层23,有源层23的材料为氧化物半导体,且有源层23具有源极区A1、漏极区A2以及位于源极区A1与漏极区A2之间的沟道区A3。
而在栅绝缘层22远离衬底10的一侧还设置有源极24和漏极25,源极24和漏极25覆盖部分的有源层23,有源层23中被源极24覆盖的区域称为源极区A1,有源层23中被漏极25覆盖的区域称为漏极区A2,而有源层23中未被源极24和漏极25覆盖的区域称为沟道区A3。其中,源极24和漏极25可以为单层结构,其材料为铜、钼、钛或铝中的至少一种,源极24和漏极25也可以为叠层结构,如材料分别为MTD/Cu/MTD的叠层结构或Mo/AlNd/Mo的叠层结构。
此外,薄膜晶体管还包括位于沟道区A3远离栅绝缘层22一侧表面上的金属纳米颗粒层26,金属纳米颗粒层26为金属纳米颗粒膜,其属于纳米膜中的一种,金属纳米颗粒膜是金属纳米颗粒粘在一起,中间有极为细小的间隙的薄膜。其中,金属纳米颗粒层26,被配置为防止刻蚀形成源极24和漏极25时所采用的刻蚀液对沟道区A3的损伤。
针对BCE型氧化物薄膜晶体管,其在刻蚀源漏电极层薄膜以形成源极24和漏极25时,一般采用湿法刻蚀工艺,且湿法刻蚀工艺所采用的刻蚀液是基于硝酸(HNO3)基或磷酸(H3PO4)基的药液,这种刻蚀液通常会刻蚀掉采用氧化物半导体作为材料的有源层23。因此,本发明实施例通过在有源层23的沟道区A3上方形成金属纳米颗粒层26,提高沟道区A3的抗刻蚀能力,因此,后续在采用刻蚀液刻蚀源漏电极层薄膜以形成源极24和漏极25时,由于沟道区A3被金属纳米颗粒层26覆盖,则刻蚀液不易与沟道区A3接触,使得沟道区A3不容易被刻蚀液所刻蚀,从而防止刻蚀液对沟道区A3的损伤,提高了薄膜晶体管的性能。
需要说明的是,本发明实施例通过在沟道区A3远离栅绝缘层22一侧的表面上设置金属纳米颗粒层26,而不是设置其他类型的金属薄膜,其原因在于:金属纳米颗粒层26中的各个金属纳米颗粒之间存在间隙,因此,在沟道区A3内的各个区域设置金属纳米颗粒层26时,金属纳米颗粒层26不会将其接触的源极24和漏极25导通,从而避免薄膜晶体管短路。
进一步的,金属纳米颗粒层26还分布在源极区A1远离栅绝缘层22一侧的表面、漏极区A2远离栅绝缘层22一侧的表面以及栅绝缘层22未被有源层23覆盖的表面中的至少一个位置处。
也就是说,金属纳米颗粒层26除了位于沟道区A3远离栅绝缘层22一侧的表面之外,还可以位于源极区A1远离栅绝缘层22一侧的表面,和/或漏极区A2远离栅绝缘层22一侧的表面,和/或栅绝缘层22未被有源层23覆盖的表面。
若金属纳米颗粒层26还位于源极区A1远离栅绝缘层22一侧的表面和漏极区A2远离栅绝缘层22一侧的表面,此时的金属纳米颗粒层26也就位于有源层23远离栅绝缘层22一侧的表面上的各个区域处。此外,金属纳米颗粒层26还可以位于栅绝缘层22未被有源层23覆盖的表面。
如图2所示,金属纳米颗粒层26还可以分布在沟道区A3远离栅绝缘层22一侧的表面、源极区A1远离栅绝缘层22一侧的表面、漏极区A2远离栅绝缘层22一侧的表面以及栅绝缘层22未被有源层23覆盖的表面。
需要说明的是,图1和图2中的金属纳米颗粒层26仅示出了金属纳米颗粒层26所在的位置,其并表示金属纳米颗粒层26中的各个金属纳米颗粒的实际分布位置以及间隙。
在实际制作过程中,金属纳米颗粒层26是采用真空蒸镀工艺形成的,若仅在沟道区A3远离栅绝缘层22一侧的表面上设置金属纳米颗粒层26,此时,需要在蒸镀设备与形成有栅极21、栅绝缘层22和有源层23的衬底10之间设置掩膜板,掩膜板上存在与沟道区A3对应的开口,则蒸镀设备提供的金属纳米颗粒会通过掩膜板上的开口,蒸镀在沟道区A3远离栅绝缘层22一侧的表面上。
当金属纳米颗粒层26除了位于沟道区A3远离栅绝缘层22一侧的表面之外,还位于源极区A1远离栅绝缘层22一侧的表面和/或漏极区A2远离栅绝缘层22一侧的表面时,此时的掩膜板的开口尺寸大于仅在沟道区A3设置金属纳米颗粒层26所采用的掩膜板的开口尺寸,使得在蒸镀时,蒸镀设备、掩膜板和形成有栅极21、栅绝缘层22和有源层23的衬底10之间的对位更为简单,其蒸镀金属纳米颗粒层26时的蒸镀精度更高。
而当源极区A1远离栅绝缘层22一侧的表面、漏极区A2远离栅绝缘层22一侧的表面以及栅绝缘层22未被有源层23覆盖的表面上均设置有金属纳米颗粒层26时,可省去掩膜板,直接采用蒸镀设备蒸镀金属纳米颗粒,从而减少了掩膜板的使用,且简化了蒸镀工艺的过程。
在本发明实施例中,金属纳米颗粒层26包括金属纳米颗粒,且金属纳米颗粒为Au纳米颗粒、Pt纳米颗粒、Ni纳米颗粒中的至少一者。
在实际产品中,金属纳米颗粒层26中的金属纳米颗粒通常需要满足以下条件:自身具有较强的抗刻蚀性、不与有源层23发生界面反应、具有足够的热稳定性以及具有较高的功函数。
当金属纳米颗粒具有较强的抗刻蚀性时,在采用刻蚀液刻蚀形成源极24和漏极25时,金属纳米颗粒不容易被刻蚀液刻蚀,从而提高金属纳米颗粒层26对沟道区A3的抗刻蚀能力,以进一步防止刻蚀液对沟道区A3的损伤;当金属纳米颗粒不与有源层23发生界面反应时,也就不会因为界面反应导致沟道区A3处的成分发生改变而导致沟道区A3处的载流子浓度变化,因此,金属纳米颗粒不与有源层23发生界面,可避免有源层23的沟道区A3处的载流子浓度发生变化,从而提高了薄膜晶体管的性能;当金属纳米颗粒具有足够的热稳定性时,其在高温环境下长时间内退火的过程中也能维持其固有性质不发生改变,更不会扩散到有源层23中,相应的也就避免了因扩散而导致的有源层23的沟道区A3处的成分发生变化,从而提高了薄膜晶体管的性能;当金属纳米颗粒具有较高的功函数时,高功函数的金属纳米颗粒与有源层23之间容易形成肖特基势垒,不会增加沟道电导,从而不会导致薄膜晶体管的关态电流的增加。
因此,本发明实施例选取Au纳米颗粒、Pt纳米颗粒、Ni纳米颗粒中的至少一者,作为金属纳米颗粒层26中的金属纳米颗粒,由于Au纳米颗粒、Pt纳米颗粒和Ni纳米颗粒,具有较强的抗刻蚀性、不与有源层23发生界面反应、具有足够的热稳定性以及具有较高的功函数,因此,可进一步防止刻蚀液对沟道区A3的损伤,避免有源层23的沟道区A3处的载流子浓度和成分发生变化,以及避免薄膜晶体管的关态电流的增加,从而提高了薄膜晶体管的性能。
在本发明实施例中,金属纳米颗粒的形状为球形。
在实际产品中,金属纳米颗粒的尺寸与真空蒸镀过程中的条件相关,关于金属纳米颗粒的具体尺寸本发明实施例对此不做限制;并且,金属纳米颗粒层26中的各个金属纳米颗粒的尺寸不完全相等。
在本发明实施例中,在沿着垂直于栅绝缘层22所在平面的方向上,金属纳米颗粒层26的厚度为1μm至2μm。
例如,金属纳米颗粒层26的厚度可以为1μm、1.2μm、1.5μm、2μm等,根据实际产品需求,选择合适的厚度,本发明实施例对此不做限制。
如图1所示,有源层23包括层叠设置的第一有源子层231和第二有源子层232,第二有源子层232位于第一有源子层231远离栅绝缘层22的一侧;其中,第一有源子层231的载流子迁移率大于第二有源子层232的载流子迁移率,且第一有源子层231的带隙小于第二有源子层232的带隙。
此时,有源层23为叠层结构,其包括第一有源子层231和第二有源子层232,第一有源子层231和第二有源子层232均为非晶氧化物层,第一有源子层231为一种富In、Zn的氧化物半导体材料(In、Zn含量>40%),如IGZO(Indium Gallium Zinc Oxide,铟镓锌氧化物)、IGZYO(铟镓锌锡氧化物)、IGTO(铟镓锡氧化物)、ITZO(铟锌锡氧化物)等氧化物材料,第二有源子层232为IGZO、ITZO等高光稳定性材料。
并且,第一有源子层231的载流子浓度大于第二有源子层232的载流子浓度,第一有源子层231的载流子浓度为1×1020至1×1021;第一有源子层231的载流子迁移率大于第二有源子层232的载流子迁移率,且第一有源子层231的载流子迁移率(即载流子霍尔迁移率)为25cm2/Vs至50cm2/Vs;第一有源子层231的带隙小于第二有源子层232的带隙,且第二有源子层232的带隙为3.0eV-3.2eV;第一有源子层231的导带底Ec小于第二有源子层232的导带底Ec;第一有源子层231的化学势(即费米能级)小于第二有源子层232的化学势。
按照上述的方式,设置第一有源子层231和第二有源子层232的载流子浓度、载流子迁移率、带隙、导带底Ec和化学势,可提高薄膜晶体管的载流子迁移率和稳定性。
如图3所示,有源层23还包括设置在第二有源子层232远离第一有源子层231一侧的刻蚀阻挡子层233。
其中,刻蚀阻挡子层233可以为非晶氧化物层,也可以为结晶氧化物层,通过设置刻蚀阻挡子层233,可进一步保护有源层23的沟道区A3。
当然,本发明实施例中,有源层23也可以为单层结构,其仅包括第一有源子层231。
在本发明实施例中,通过在有源层的沟道区上方形成金属纳米颗粒层,提高沟道区的抗刻蚀能力,因此,后续在采用刻蚀液刻蚀源漏电极层薄膜以形成源极和漏极时,由于沟道区被金属纳米颗粒层覆盖,则刻蚀液不易与沟道区接触,使得沟道区不容易被刻蚀液所刻蚀,从而防止刻蚀液对沟道区的损伤,提高了薄膜晶体管的性能。
参照图4,示出了本发明实施例的一种薄膜晶体管的制作方法的流程图,具体可以包括如下步骤:
步骤401,在衬底上依次形成栅极、栅绝缘层和有源层;所述有源层具有源极区、漏极区以及位于所述源极区与所述漏极区之间的沟道区,所述有源层的材料为氧化物半导体。
在本发明实施例中,首先,提供一衬底10,在清洗该衬底10之后,采用溅射工艺在衬底10上沉积栅极薄膜,然后对栅极薄膜进行图案化处理,形成栅极21;然后,采用PECVD(Plasma Enhanced Chemical Vapor Deposition,等离子体增强化学气相沉积法)工艺形成覆盖栅极21和衬底10的栅绝缘层22;接着,采用溅射工艺在栅绝缘层22上沉积有源层薄膜,对有源层薄膜进行图案化处理,形成有源层23。有源层23的材料为氧化物半导体,且有源层23具有源极区A1、漏极区A2以及位于源极区A1与漏极区A2之间的沟道区A3。
其中,有源层23可以为单层结构,其仅包括第一有源子层231;有源层23还可以为叠层结构,其包括层叠设置的第一有源子层231和第二有源子层232;有源层23还可以包括层叠设置的第一有源子层231、第二有源子层232和刻蚀阻挡子层233。
此外,在对有源层薄膜进行图案化处理形成有源层23之后,还需要采用Oven(烘箱)对有源层23进行退火处理,退火处理的氛围气体为空气。
步骤402,在所述沟道区远离所述栅绝缘层一侧的表面上形成金属纳米颗粒层。
在本发明实施例中,在衬底10上依次形成栅极21、栅绝缘层22和有源层23之后,采用蒸镀设备在沟道区A3远离栅绝缘层22一侧的表面上沉积金属纳米颗粒层26。
具体的,是采用真空蒸镀工艺形成金属纳米颗粒层26,在蒸镀设备与形成有栅极21、栅绝缘层22和有源层23的衬底10之间设置掩膜板,掩膜板上存在与沟道区A3对应的开口,蒸镀设备提供的金属纳米颗粒会通过掩膜板上的开口,蒸镀在沟道区A3远离栅绝缘层22一侧的表面上。
当然,金属纳米颗粒层26还可以分布在源极区A1远离栅绝缘层22一侧的表面、漏极区A2远离栅绝缘层22一侧的表面以及栅绝缘层22未被有源层23覆盖的表面中的至少一个位置处。
其中,形成金属纳米颗粒层26时的蒸镀速率为
Figure BDA0003008768430000101
Figure BDA0003008768430000102
蒸镀温度为100℃至400℃,且蒸镀时的真空度可以为5×10-5Pa。
步骤403,在所述栅绝缘层上形成覆盖部分所述有源层的源极和漏极。
在本发明实施例中,在沟道区A3远离栅绝缘层22一侧的表面上形成金属纳米颗粒层26之后,采用溅射工艺形成覆盖栅绝缘层22和有源层23的源漏电极层薄膜,然后在源漏电极层薄膜上涂覆光刻胶,对光刻胶曝光、显影后,采用刻蚀液对光刻胶去除区域处的源漏电极层薄膜进行刻蚀,以在栅绝缘层22上形成覆盖部分有源层23的源极24和漏极25。
其中,金属纳米颗粒层26,被配置为防止刻蚀形成源极24和漏极25时所采用的刻蚀液对沟道区A3的损伤,从而通过沟道区A3处设置的金属纳米颗粒层26,提高沟道区A3的抗刻蚀能力,提高薄膜晶体管的性能。
可选的,在步骤403之后,还包括:在所述有源层的沟道区处涂覆醇类有机物;对涂覆有所述醇类有机物的所述薄膜晶体管进行退火处理,以挥发掉所述沟道区处残留的水分子和有机物。
在实际制作过程中,在栅绝缘层22上形成覆盖部分有源层23的源极24和漏极25之后,由于源极24和漏极25对应的湿法刻蚀工艺,在沟道区A3处会存在水氧残留,吸附在沟道区A3处的氧会捕获电子,然而吸附的氧是不稳定的,其很容易在各种各样的条件下发生解吸附,在解吸附的过程中会释放电子,因此,氧的吸附和解吸附会导致薄膜晶体管的电学性能不稳定。
O2(gas)+e-→O2 -(ads.),O2 -(ads.)+e-→2O-(ads.);
上述两个化学式表示氧的吸附过程,O2(gas)指的是氧气,e-表示捕获的电子,O2 -(ads.)和O-(ads.)指的是不稳定的氧离子,上述两个化学式的逆向过程则代表氧的解吸附。
相应的,吸附在沟道区A3处的水分子会释放电子,其也会影响薄膜晶体管的电学稳定性。
因此,如图5所示,本发明实施例在有源层23的沟道区A3处,采用涂覆设备51涂覆(如旋涂工艺)醇类有机物52,醇类有机物52会与沟道区A3处吸附的处于不稳定状态的氧离子发生反应,生成醛类有机物或酸类有机物,使得沟道区A3处的氧离子(O2 -和O-)减少,沟道区A3处的氧离子减少后,就能抑制氧的吸附和解吸附过程,即降低沟道区A3处的有源层23的表面能,从而提高薄膜晶体管的电学稳定性。
在有源层23的沟道区A3处涂覆醇类有机物52之后,对涂覆有醇类有机物52的薄膜晶体管进行退火处理,以挥发掉沟道区A3处残留的水分子和有机物,残留的有机物指的是未发生氧化反应的醇类有机物52、氧化生成的醛类有机物和酸类有机物。
在对涂覆有醇类有机物52的薄膜晶体管进行退火处理时,可相应将沟道区A3处吸附的水分子挥发掉,从而避免吸附的水分子对薄膜晶体管的电学稳定性的影响。
其中,醇类有机物52为甲醇或乙醇,醇类有机物52的浓度为20%至70%,如醇类有机物52的浓度为50%、60%等。
例如,当醇类有机物52为乙醇时,乙醇CH3CH2OH与氧离子发生氧化反应生成乙醛CH3CHO,其对应的化学式如下:
CH3CH2OH+O-(ads.)→CH3CHO+H2O+e-
进一步的,乙醛CH3CHO会与氧离子进一步发生氧化反应生成乙酸CH3COOH,其对应的化学式如下:
CH3CHO+O-(ads.)→CH3COOH;
需要说明的是,上述示出了与乙醇CH3CH2OH和乙醛CH3CHO与氧离子(O-)发生氧化反应的过程,氧离子(O2 -)与乙醇CH3CH2OH和乙醛CH3CHO的氧化过程类似,为避免重复,在此不在详述与氧离子(O2 -)发生氧化反应的化学式。
此外,沟道区A3处吸附的水和氧,实际上是位于金属纳米颗粒层26远离衬底10一侧的表面上,则后续涂覆的醇类有机物52也分布在金属纳米颗粒层26远离衬底10一侧,从而将位于金属纳米颗粒层26远离衬底10一侧表面上的氧去除掉,并且退火工艺也会将金属纳米颗粒层26远离衬底10一侧表面上的水去除掉。而若不对金属纳米颗粒层26远离衬底10一侧的表面上吸附的水和氧进行醇处理,其会捕获有源层23的沟道区A3的电子或向有源层23的沟道区A3扩散释放后的电子,从而影响薄膜晶体管的稳定性。
在本发明实施例中,退火处理的氛围气体为空气,退火处理的温度为200℃至280℃,退火处理的时间为30分钟至90分钟。
例如,在有源层23的沟道区A3处涂覆醇类有机物52之后,将薄膜晶体管放置在退火设备中,退火设备内的气体为空气,退火设备的温度可设置在250℃,将薄膜晶体管在250℃环境中放置60分钟,以完成对涂覆有醇类有机物的薄膜晶体管的退火处理。
对沟道区A3采用醇类有机物进行醇处理后和醇处理前,其对应的氧含量如图6的XPS图谱所示,横坐标表示Binding energy(结合能),61表示醇处理后的氢氧化物的含量,62表示醇处理后的空位氧的含量,63表示醇处理后的结合氧的含量,64表示醇处理前的氢氧化物的含量,65表示醇处理前的空位氧的含量,66表示醇处理前的结合氧的含量,而67表示氢氧化物、空位氧和结合氧的总含量,68是衡量所测试的元素的含量的标准曲线。
可以看出,经过醇处理后的空位氧的含量少于醇处理前的空位氧的含量,经过醇处理后的结合氧的含量多于醇处理前的结合氧的含量。因此,本发明实施例在沟道区A3处涂覆醇类有机物52,并对涂覆有醇类有机物52的薄膜晶体管进行退火处理后,可减少氧杂质,避免氧杂质对薄膜晶体管的电学性能的影响。
需要说明的是,可采用上述薄膜晶体管的制作方法制作得到如图1或图3所示的薄膜晶体管。
在本发明实施例中,通过在有源层的沟道区上方形成金属纳米颗粒层,提高沟道区的抗刻蚀能力,因此,后续在采用刻蚀液刻蚀源漏电极层薄膜以形成源极和漏极时,由于沟道区被金属纳米颗粒层覆盖,则刻蚀液不易与沟道区接触,使得沟道区不容易被刻蚀液所刻蚀,从而防止刻蚀液对沟道区的损伤,提高了薄膜晶体管的性能。
参照图7,示出了本发明实施例的一种阵列基板的结构示意图。
本发明实施例提供了一种阵列基板,包括上述的薄膜晶体管;阵列基板还包括:覆盖薄膜晶体管的第一钝化层71,以及依次设置在第一钝化层71上的平坦层72、公共电极73、第二钝化层74和像素电极75,像素电极75通过贯穿第二钝化层74、平坦层72和第一钝化层71的过孔,与薄膜晶体管的漏极25连接。
具体的,第一钝化层71实际上覆盖栅绝缘层22、源极24、漏极25和金属纳米颗粒层26,第一钝化层71的材料为氮化硅和/或氧化硅;平坦层72设置在第一钝化层71远离薄膜晶体管的一侧,平坦层72的材料为树脂;公共电极73设置在平坦层72远离第一钝化层71的一侧,公共电极73的材料为ITO(Indium Tin Oxide,氧化铟锡);第二钝化层74覆盖平坦层72和公共电极73;像素电极75设置在第二钝化层74远离衬底10的一侧,且通过贯穿第二钝化层74、平坦层72和第一钝化层71的过孔与薄膜晶体管的漏极25连接,从而通过薄膜晶体管向像素电极75充电,像素电极75的材料为ITO。
其中,像素电极75在衬底10上的正投影与公共电极73在衬底10上的正投影存在重合区域。
本发明实施例还提供了一种显示装置,包括上述的阵列基板。
在实际应用中,显示装置可以为:手机、平板电脑、显示器、笔记本电脑、导航仪等任何具有显示功能的产品或部件。
在本发明实施例中,通过在有源层的沟道区上方形成金属纳米颗粒层,提高沟道区的抗刻蚀能力,因此,后续在采用刻蚀液刻蚀源漏电极层薄膜以形成源极和漏极时,由于沟道区被金属纳米颗粒层覆盖,则刻蚀液不易与沟道区接触,使得沟道区不容易被刻蚀液所刻蚀,从而防止刻蚀液对沟道区的损伤,提高了薄膜晶体管的性能。
对于前述的各方法实施例,为了简单描述,故将其都表述为一系列的动作组合,但是本领域技术人员应该知悉,本发明并不受所描述的动作顺序的限制,因为依据本发明,某些步骤可以采用其他顺序或者同时进行。其次,本领域技术人员也应该知悉,说明书中所描述的实施例均属于优选实施例,所涉及的动作和模块并不一定是本发明所必须的。
本说明书中的各个实施例均采用递进的方式描述,每个实施例重点说明的都是与其他实施例的不同之处,各个实施例之间相同相似的部分互相参见即可。
最后,还需要说明的是,在本文中,诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来,而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且,术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含,从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素,而且还包括没有明确列出的其他要素,或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下,由语句“包括一个……”限定的要素,并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
以上对本发明所提供的一种薄膜晶体管及其制作方法、阵列基板及显示装置,进行了详细介绍,本文中应用了具体个例对本发明的原理及实施方式进行了阐述,以上实施例的说明只是用于帮助理解本发明的方法及其核心思想;同时,对于本领域的一般技术人员,依据本发明的思想,在具体实施方式及应用范围上均会有改变之处,综上所述,本说明书内容不应理解为对本发明的限制。

Claims (13)

1.一种薄膜晶体管,其特征在于,包括:依次层叠设置在衬底上的栅极、栅绝缘层和有源层,以及位于所述栅绝缘层上且覆盖部分所述有源层的源极和漏极;所述有源层具有源极区、漏极区以及位于所述源极区与所述漏极区之间的沟道区,所述有源层的材料为氧化物半导体;
其中,所述薄膜晶体管还包括位于所述沟道区远离所述栅绝缘层一侧表面上的金属纳米颗粒层,所述金属纳米颗粒层,被配置为防止刻蚀形成所述源极和所述漏极时所采用的刻蚀液对所述沟道区的损伤。
2.根据权利要求1所述的薄膜晶体管,其特征在于,所述金属纳米颗粒层还分布在所述源极区远离所述栅绝缘层一侧的表面、所述漏极区远离所述栅绝缘层一侧的表面以及所述栅绝缘层未被所述有源层覆盖的表面中的至少一个位置处。
3.根据权利要求1所述的薄膜晶体管,其特征在于,所述金属纳米颗粒层包括金属纳米颗粒,且所述金属纳米颗粒为Au纳米颗粒、Pt纳米颗粒、Ni纳米颗粒中的至少一者。
4.根据权利要求3所述的薄膜晶体管,其特征在于,所述金属纳米颗粒的形状为球形。
5.根据权利要求1所述的薄膜晶体管,其特征在于,在沿着垂直于所述栅绝缘层所在平面的方向上,所述金属纳米颗粒层的厚度为1μm至2μm。
6.根据权利要求1至5中任一项所述的薄膜晶体管,其特征在于,所述有源层包括层叠设置的第一有源子层和第二有源子层,所述第二有源子层位于所述第一有源子层远离所述栅绝缘层的一侧;
其中,所述第一有源子层的载流子迁移率大于所述第二有源子层的载流子迁移率,且所述第一有源子层的带隙小于所述第二有源子层的带隙。
7.根据权利要求6所述的薄膜晶体管,其特征在于,所述有源层还包括设置在所述第二有源子层远离所述第一有源子层一侧的刻蚀阻挡子层。
8.一种薄膜晶体管的制作方法,其特征在于,包括:
在衬底上依次形成栅极、栅绝缘层和有源层;所述有源层具有源极区、漏极区以及位于所述源极区与所述漏极区之间的沟道区,所述有源层的材料为氧化物半导体;
在所述沟道区远离所述栅绝缘层一侧的表面上形成金属纳米颗粒层;
在所述栅绝缘层上形成覆盖部分所述有源层的源极和漏极;
其中,所述金属纳米颗粒层,被配置为防止刻蚀形成所述源极和所述漏极时所采用的刻蚀液对所述沟道区的损伤。
9.根据权利要求8所述的方法,其特征在于,采用真空蒸镀工艺形成所述金属纳米颗粒层,形成所述金属纳米颗粒层时的蒸镀速率为
Figure FDA0003008768420000021
Figure FDA0003008768420000022
蒸镀温度为100℃至400℃。
10.根据权利要求8所述的方法,其特征在于,在所述栅绝缘层上形成覆盖部分所述有源层的源极和漏极的步骤之后,还包括:
在所述有源层的沟道区处涂覆醇类有机物;
对涂覆有所述醇类有机物的所述薄膜晶体管进行退火处理,以挥发掉所述沟道区处残留的水分子和有机物。
11.根据权利要求10所述的方法,其特征在于,所述醇类有机物为甲醇或乙醇,所述醇类有机物的浓度为20%至70%;
所述退火处理的氛围气体为空气,所述退火处理的温度为200℃至280℃,所述退火处理的时间为30分钟至90分钟。
12.一种阵列基板,其特征在于,包括如权利要求1至7中任一项所述的薄膜晶体管;
所述阵列基板还包括:覆盖所述薄膜晶体管的第一钝化层,以及依次设置在所述第一钝化层上的平坦层、公共电极、第二钝化层和像素电极,所述像素电极通过贯穿所述第二钝化层、所述平坦层和所述第一钝化层的过孔,与所述薄膜晶体管的漏极连接。
13.一种显示装置,其特征在于,包括如权利要求12所述的阵列基板。
CN202110369564.2A 2021-04-06 2021-04-06 一种薄膜晶体管及其制作方法、阵列基板及显示装置 Pending CN112864254A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110369564.2A CN112864254A (zh) 2021-04-06 2021-04-06 一种薄膜晶体管及其制作方法、阵列基板及显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110369564.2A CN112864254A (zh) 2021-04-06 2021-04-06 一种薄膜晶体管及其制作方法、阵列基板及显示装置

Publications (1)

Publication Number Publication Date
CN112864254A true CN112864254A (zh) 2021-05-28

Family

ID=75992235

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110369564.2A Pending CN112864254A (zh) 2021-04-06 2021-04-06 一种薄膜晶体管及其制作方法、阵列基板及显示装置

Country Status (1)

Country Link
CN (1) CN112864254A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113629151A (zh) * 2021-07-29 2021-11-09 深圳市华星光电半导体显示技术有限公司 阵列基板及其制备方法
WO2023092554A1 (zh) * 2021-11-29 2023-06-01 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130101750A (ko) * 2012-03-06 2013-09-16 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 이의 제조 방법
CN103311313A (zh) * 2013-06-21 2013-09-18 华南理工大学 氧化物薄膜晶体管及其制备方法
CN103545378A (zh) * 2013-11-05 2014-01-29 京东方科技集团股份有限公司 氧化物薄膜晶体管及其制作方法、阵列基板、显示装置
US20140361304A1 (en) * 2013-06-10 2014-12-11 Samsung Display Co., Ltd. Thin film transistor array panel
CN107833927A (zh) * 2017-11-16 2018-03-23 佛山科学技术学院 一种氧化物薄膜晶体管及其制备方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130101750A (ko) * 2012-03-06 2013-09-16 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 이의 제조 방법
US20140361304A1 (en) * 2013-06-10 2014-12-11 Samsung Display Co., Ltd. Thin film transistor array panel
CN103311313A (zh) * 2013-06-21 2013-09-18 华南理工大学 氧化物薄膜晶体管及其制备方法
CN103545378A (zh) * 2013-11-05 2014-01-29 京东方科技集团股份有限公司 氧化物薄膜晶体管及其制作方法、阵列基板、显示装置
CN107833927A (zh) * 2017-11-16 2018-03-23 佛山科学技术学院 一种氧化物薄膜晶体管及其制备方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113629151A (zh) * 2021-07-29 2021-11-09 深圳市华星光电半导体显示技术有限公司 阵列基板及其制备方法
WO2023004869A1 (zh) * 2021-07-29 2023-02-02 深圳市华星光电半导体显示技术有限公司 阵列基板及其制备方法
US11990483B2 (en) 2021-07-29 2024-05-21 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Array substrate and manufacturing method thereof
WO2023092554A1 (zh) * 2021-11-29 2023-06-01 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示面板

Similar Documents

Publication Publication Date Title
EP3121840B1 (en) Thin-film transistor and preparation method therefor, array substrate, and display panel
US7960289B2 (en) Etching method, pattern forming process, thin-film transistor fabrication process, and etching solution
Kwon et al. Improvement in negative bias stress stability of solution-processed amorphous In–Ga–Zn–O thin-film transistors using hydrogen peroxide
Wang et al. Silicon p-FETs from ultrahigh density nanowire arrays
CN109682863B (zh) 基于TMDCs-SFOI异质结的气体传感器及其制备方法
TWI427795B (zh) Field-effect transistor and field-effect transistor manufacturing method
US9362364B2 (en) Transfer-free batch fabrication of single layer graphene devices
US8344358B2 (en) Graphene transistor with a self-aligned gate
CN112864254A (zh) 一种薄膜晶体管及其制作方法、阵列基板及显示装置
Son et al. In situ chemical modification of Schottky barrier in solution-processed zinc tin oxide diode
TW200818319A (en) Oxide etching method
Li et al. Precise Patterning of Large‐Scale TFT Arrays Based on Solution‐Processed Oxide Semiconductors: A Comparative Study of Additive and Subtractive Approaches
US8507369B2 (en) Method for producing silicon nanowire devices
US7977214B2 (en) Method of manufacturing field-effect transistor, field-effect transistor, and method of manufacturing display device
Cho et al. Chemical durability engineering of solution-processed oxide thin films and its application in chemically-robust patterned oxide thin-film transistors
JP4469913B2 (ja) 薄膜トランジスタ基板および表示デバイス
TW201017756A (en) Method for making field effect transistor
CN215955289U (zh) 一种薄膜晶体管、阵列基板及显示装置
Ryu et al. Fluorinated graphene contacts and passivation layer for MoS2 field effect transistors
Jeong et al. Graphene electrodes transfer-printed with a surface energy-mediated wet PDMS stamp: impact of Au doped-graphene for high performance soluble oxide thin-film transistors
WO2013181905A1 (zh) 晶体管、阵列基板及其制造方法、液晶面板和显示装置
CN114730713A (zh) 一种薄膜晶体管的制备方法
Grundbacher et al. Thin film transistors with a ZnO channel and gate dielectric layers of HfO2 by atomic layer deposition
US8691672B2 (en) Method for the selective oxidation of silicon nanoparticle semiconductor films in the presence of titanium
Cho et al. New insights into mechanism of surface reactions of ZnO nanorods during electrons beam irradiation

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination