KR20180015659A - 박막 트랜지스터 및 그 제조 방법 - Google Patents

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시아오바오 장
루이 궈
리 린
시아오위 까오
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쿤산 뉴 플랫 패널 디스플레이 테크놀로지 센터 씨오., 엘티디.
쿤산 고-비젼녹스 옵토-일렉트로닉스 씨오., 엘티디.
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Abstract

본 발명의 실시예는 박막 트랜지스터 및 그 제조 방법을 제공한다. 해당 박막 트랜지스터에는 상부 게이트 전극(1), 하부 게이트 전극(4), 상부 절연층(6), 하부 절연층(7), 반도체층(5), 소스 전극(2) 및 드레인 전극(3)이 포함되되, 상기 하부 게이트 전극(4)의 상측에 상기 하부 절연층(7)이 구비되고, 상기 하부 절연층(7)의 상측에 상기 반도체층(5)이 구비되고, 상기 반도체층(5)이 각각 상기 소스 전극(2) 및 상기 드레인 전극(3)과 중첩 접합되고, 상기 반도체층(5)의 상측에 상기 상부 절연층(6)이 피복되고, 상기 상부 절연층(6) 상측에 상기 상부 게이트 전극(1)이 구비되며, 상기 반도체층(5) 내의 전도성 채널과 평행되는 평면 상에서, 상기 상부 게이트 전극(1)의 정투영과 상기 소스 전극(2)의 정투영 사이에 제1 간격(8)이 존재하고, 상기 상부 게이트 전극(1)의 정투영과 상기 드레인 전극(3)의 정투영 사이에 제2 간격(9)이 존재한다.

Description

박막 트랜지스터 및 그 제조 방법
본 발명은 광전자 디스플레이 기술 분야에 관한 것으로서, 특히 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
본 출원은 2015년 6월 4일에 중국 특허청에 출원된 제 201510305703.X호, “박막 트랜지스터 및 그 제조 방법”을 발명 명칭으로 하는 중국 특허 출원의 우선권을 주장하며, 상기 중국 특허 출원의 전체 내용은 본 출원에 참조로서 통합된다.
종래 기술에서, 박막 트랜지스터의 이동도를 향상시키기 위해 상하 듀얼 게이트 구조를 이용하여 반도체층에서 듀얼 채널을 유도함으로써 전도성 통로를 확대한다.
도 1은 종래기술에서 제공되는 이중 게이트 구조를 구비하는 박막 트랜지스터의 구성 예시도이다. 도 1에 도시된 바와 같이, 해당 박막 트랜지스터의 상부 게이트 전극(1) 및 하부 게이트 전극(4)가 모두 개통 전압(개통 전압은 문턱 전압으로서, 게이트 전극의 전압이 해당 개통 전압보다 높을 경우, 반도체층에서 전도성 채널의 형성을 유도할 수 있다)에 달하는 경우, 반도체층(5)에서 상호 평행되는 상하 두개의 전도성 채널을 유도 형성할 수 있다. 상부 게이트 전극(1)이 소스 전극(2)와 드레인 전극(3) 상부에 중첩 피복되므로(반도체층(5) 내의 전도성 채널과 평행되는 평면 상에서, 상부 게이트 전극(1)의 정투영이 각각 소스 전극(2)의 정투영 및 드레인 전극(3)의 정투영이 부분적으로 중첩된다), 드레인 전극(3)이 독립적으로 상부의 전도성 채널을 통해 소스 전극(2)과의 도통을 실현할 수 있다. 또한, 드레인 전극(3)은 독립적으로 하부의 전도성 채널을 통해서도 소스 전극(2)과의 도통을 실현할 수 있다. 그러나, 이러한 이중 게이트 구조의 박막 트랜지스터는 상하 전도성 채널의 동시 도통을 통해 이동도의 향상을 보장하는 데 큰 어려움이 있는바 그 이유는 다음과 같다.
공정의 기술적 원인으로 인해, 상부 게이트 전극(1)의 하측의 상부 절연층(6)과 하부 게이트 전극 상측의 하부 절연층(7)의 정전 용량 등 파라미터를 매칭시키기 어려우며, 이로써 상부 게이트 전극(1)과 하부 게이트 전극(4)에 의해 각각 형성된 상하 두 전도성 채널의 개통 전압이 상이하게 되어, 종래기술에서의 박막 트랜지스터 구조에 의하면 상하 전도성 채널의 동시 도통을 형성하기 아주 어렵다.
이를 감안한 본 발명의 실시예는 종래기술에서 박막 트랜지스터의 상부 게이트 전극과 하부 게이트 전극이 상하 전도성 채널의 동시 도통을 실현하기 어려운 문제점을 해결하는 박막 트랜지스터 및 그 제조 방법을 제공하고자 한다.
본 발명 실시예에 의해 제공되는 박막 트랜지스터에는 상부 게이트 전극, 하부 게이트 전극, 상부 절연층, 하부 절연층, 반도체층, 소스 전극 및 드레인 전극이 포함되며, 상기 하부 게이트 전극의 상측에 상기 하부 절연층이 구비되고, 상기 하부 절연층의 상측에 상기 반도체층이 구비되고, 상기 반도체층이 각각 상기 소스 전극 및 드레인 전극과 중첩 접합되고, 상기 반도체층의 상측에 상기 상부 절연층이 피복되고, 상기 상부 절연층의 상측에 상부 게이트 전극이 구비되며, 상기 반도체층 내의 전도성 채널과 평행되는 평면 상에서, 상기 상부 게이트 전극의 정투영과 상기 소스 전극의 정투영 사이에 제1 간격이 존재하고, 상기 상부 게이트 전극의 정투영과 상기 드레인 전극의 정투영 사이에 제2 간격이 존재한다.
본 발명의 실시예는 또한 박막 트랜지스터의 제조 방법을 제공하며, 해당 방법에는,
기판 상에 금속층을 증착시키고, 상기 금속층을 패턴화시켜 하부 게이트 전극을 형성하는 단계;
상기 하부 게이트 전극의 표면에 하부 절연층을 증착시키고, 상기 하부 절연층의 표면에 반도체층을 증착시킨 후, 상기 반도체층의 표면에 상부 절연층을 증착시키는 단계;
소스 전극과 드레인 전극의 위치에 대응되게, 상기 상부 절연층의 표면에 각각 소스 전극 홀과 드레인 전극 홀을 식각하되, 상기 소스 전극 홀과 드레인 전극 홀의 하부는 상기 반도체층과 도통되는 단계; 및
상기 절연층 표면, 소스 전극 홀 및 드레인 전극 홀에 금속층을 증착시키고, 상기 금속층을 패턴화시켜 소스 전극, 드레인 전극 및 상부 게이트 전극을 형성하되, 상기 반도체층 내의 전도성 채널과 평행되는 평면 상에서, 상기 상부 게이트 전극의 정투영과 상기 소스 전극의 정투영 사이에 제1 간격이 존재하고, 상기 상부 게이트 전극의 정투영과 상기 드레인 전극의 정투영 사이에 제2 간격이 존재하는 단계가 포함된다.
본 발명의 실시예에서 제공되는 박막 트랜지스터는, 반도체층 내의 전도성 채널과 평행되는 평면 상에서, 상부 게이트 전극의 정투영과 소스 전극의 정투영 사이에 제1 간격이 존재하고, 상부 게이트 전극의 정투영과 드레인 전극의 정투영 사이에 제2 간격이 존재하므로, 상부 게이트 전극이 독립적으로 상부 전도성 채널의 도통을 형성할 수 없으며, 하부 게이트 전극이 개통 전압에 달하는 경우에만, 하부 게이트 전극에 의해 유도 형성되는 하부 전도성 채널을 이용하여 상부 전도성 채널의 도통을 간접적으로 완성할 수 있으며, 이로써 상하 전도성 채널의 동시 도통을 실현한다.
도 1은 종래기술에서 제공되는 이중 게이트 구조의 박막 트랜지스터의 구성 예시도이다.
도 2는 본 발명의 일 실시예에 의해 제공되는 박막 트랜지스터의 구성 예시도이다.
도 3은 본 발명의 다른 일 실시예에 의해 제공되는 박막 트랜지스터의 구성 예시도이다.
도 4는 본 발명의 일 실시예에 의해 제공되는 박막 트랜지스터의 전기전도 원리의 예시도이다.
도 5는 본 발명의 일 실시예에 의해 제공되는 박막 트랜지스터의 전기전도 원리의 예시도이다.
도 6은 본 발명의 일 실시예에 의해 제공되는 박막 트랜지스터의 전기전도 실험의 결과도이다.
도 7은 본 발명의 일 실시예에 의해 제공되는 박막 트랜지스터의 제조 방법의 흐름 예시도이다.
본 발명의 목적, 기술 방안 및 장점이 보다 명백하도록 하기 위해, 이하 첨부된 도면을 참조하여 본 발명에 대해 더 상세히 설명한다.
도 2는 본 발명의 일 실시예에 의해 제공되는 박막 트랜지스터의 구성 예시도이다. 도 2에 도시된 바와 같이, 해당 박막 트랜지스터에는 상부 게이트 전극(1), 하부 게이트 전극(4), 상부 절연층(6), 하부 절연층(7), 반도체층(5), 소스 전극(2) 및 드레인 전극(3)이 포함된다. 여기서, 하부 게이트 전극(4) 상측에 하부 절연층(7)이 구비되고, 하부 절연층(7) 상측에 반도체층(5)이 구비되고, 반도체층(5)이 각각 소스 전극(2) 및 드레인 전극(3)과 중첩 접합되고, 반도체층(5) 상측에 상부 절연층(6)이 피복되고, 상부 절연층(6) 상측에 상부 게이트 전극(1)이 구비되며, 반도체층(5) 내의 전도성 채널과 평행되는 평면 상에서, 상부 게이트 전극(1)의 정투영과 소스 전극(2)의 정투영 사이에 제1 간격(8)이 존재하고, 상부 게이트 전극(1)의 정투영과 드레인 전극(3)의 정투영 사이에 제2 간격(9)이 존재한다.
해당 분야의 통상의 지식을 가진 자라면, 실제 구조 설계 수요에 따라 반도체층(5)과 소스 전극(2) 및 드레인 전극(3)의 중첩 접합 방식을 조절할 수 있으며 반도체층(5) 내의 전도성 채널과 소스 전극(2) 및 드레인 전극(3)의 도통을 실현할 수만 있다면 본 발명은 반도체층(5)과 소스 전극(2) 및 드레인 전극(3)의 중첩 접합 방식을 제한하지 않는다는 점을 이해할 수 있다.
본 발명의 일 실시예에서, 도2에 도시된 바와 같이, 상부 절연층(6)의 표면에는 소스 전극 홀(14) 및 드레인 전극 홀(15)이 포함되고, 반도체층(5)과 소스 전극(2) 및 드레인 전극(3)의 중첩 접합 방식에 있어서, 소스 전극(2)이 상부 절연층(6) 표면의 소스 전극 홀(14)을 통해 반도체층(5) 표면과 서로 중첩 접합되고, 드레인 전극(3)이 상부 절연층(6) 표면의 드레인 전극 홀(15)을 통해 반도체층(5) 표면과 서로 중첩 접합된다. 보다시피, 종래기술에서의 상하 이중 게이트 구조를 구비하는 박막 트랜지스터와 달리, 상기 중첩 접합 방식을 이용하는 경우, 상부 게이트 전극(1)이 소스 전극(2) 및 드레인 전극(3)의 상측에 중첩 피복되지 않고 소스 전극(2) 및 드레인 전극(3)과 동일한 층에 위치된다. 반도체층(5) 내의 전도성 채널과 평행되는 평면 상에서, 상부 게이트 전극(1)의 정투영과 소스 전극(2) 및 드레인 전극(3)의 정투영 사이에 각각 제1 간격(8) 및 제2 간격(9)이 존재하므로, 제1 간격(8) 및 제2 간격(9)에 대응되는 반도체층(5)의 구역이 항상 고저항 상태에 있게 된다. 따라서, 상부 게이트 전극(1)이 개통 전압에 달하고 상부 게이트 전극(1)에 대응되는 반도체층(5)에 저저항 상태의 상부 전도성 채널이 형성되더라도, 상부 전도성 채널과 소스 전극(2) 및 드레인 전극(3) 사이의 도통을 실현할 수 없다. 오직 하부 게이트 전극(4)이 개통 전압에 달하는 경우에만, 하부 게이트 전극(4)에 의해 유도 형성되는 하부 전도성 채널을 이용하여 상부 전도성 채널의 도통을 간접적으로 완성할 수 있으며, 이로써 상하 전도성 채널의 동시 도통을 실현하게 된다.
또한, 도 1에 도시된 바와 같이, 종래기술에서 상부 게이트 전극(1)이 소스 전극(2) 및 드레인 전극(3)의 상측에 중첩 피복되므로, 상부 게이트 전극(1)의 제조를 위해 별도로 한층의 부동층(16)을 설계하여 마스크 식각을 수행해야 하며, 이는 제조 비용을 증가시키게 된다. 반대로, 도 2에 도시된 바와 같은 박막 트랜지스터를 이용하는 경우, 상부 게이트 전극(1)과 소스 전극(2) 및 드레인 전극(3)이 동일한 층에 위치하므로, 상부 게이트 전극(1)을 위해 별도로 한차례의 마스크 식각 과정을 설계할 필요가 없게 되며, 한차례의 식각 과정을 통해 상부 게이트 전극(1), 소스 전극(2) 및 드레인 전극(3)을 동시에 형성할 수 있어, 제조 비용을 절감할 수 있다.
도 3은 본 발명의 다른 일 실시예에 의해 제공되는 박막 트랜지스터의 구성 예시도이다. 도 2에 도시된 구성과 달리, 도 3에 도시된 박막 트랜지스터에 있어서, 반도체층(5)과 소스 전극(2) 및 드레인 전극(3)은 다른 일 중첩 접합 방식을 이용하며, 마찬가지로 상하 전도성 채널의 동시 도통을 실현할 수 있다. 구체적으로, 소스 전극(2) 및 드레인 전극(3)을 하부 절연층(7) 상측에 배치하여, 반도체층(5)이 동시에 소스 전극(2) 표면, 드레인 전극(3) 표면 및 하부 절연층(7) 표면과 상호 중첩 접합된다. 이로써, 상부 게이트 전극(1)과 하부 게이트 전극(4)이 모두 개통 전압에 달하는 경우, 반도체층(5)에서 마찬가지로 상호 평행되는 상하 두 전도성 채널이 유도되어 형성되며, 상하 전도성 채널과 소스 전극(2) 및 드레인 전극(3)의 동시 도통이 형성된다.
본 발명의 일 실시예에서, 반도체층(5)의 두께는 통상적으로 비교적 얇으며, 이는 소스 전극(2)/드레인 전극(3)의 전류가 반도체층(5)의 절연을 파괴하여 전도성 채널에 이를 때의 기생 저항이 지나치게 커지는 것을 방지하기 위함이다. 그러나, 전도성 채널이 도통 상태에서의 깊이가 약 3nm 내지 15nm 정도이므로, 반도체층(5)에서 상하 전도성 채널이 동시에 개통되고 상호 영향을 주지 않도록 보장하기 위해, 반도체층(5)의 두께를 10nm 내지 200nm 사이로 구성할 수 있다. 일 실시예에서, 반도체층(5)의 두께는 구체적으로 30nm로 구성될 수 있으며, 해당 두께는 반도체층(5)의 상하 표면에 충분히 넓은 전도성 채널이 형성되도록 보장할 수 있고, 또한 소스 전극(2)/드레인 전극(3)과 전도성 채널의 중첩 접합에 의한 기생 저항을 최대한 줄일 수 있다.
전술된 바와 같이, 반도체층(5) 내의 전도성 채널과 평행되는 평면 상에서, 상부 게이트 전극(1)의 정투영과 소스 전극(2)의 정투영 사이에 제1 간격(8)이 존재하고, 상부 게이트 전극(1)의 정투영과 드레인 전극(3)의 정투영 사이에 제2 간격(9)이 존재한다. 여기서, 제1 간격(8)의 너비는 제1 반도체 소재 고저항 구역에 대응되고, 제2 간격(9)의 너비는 제2 반도체 소재 고저항 구역에 대응된다. 상부 전도성 채널(10)과 소스 전극(2) 및 드레인 전극(3) 사이에 반도체 소재 고저항 구역이 존재하는 것을 보장하는 동시에 박막 트랜지스터의 부피를 최대한 줄이기 위해, 반도체층(5)의 반도체 소자의 고유 저항 및 감당할 수 있는 최저 누전류에 따라, 제1 간격(8) 및 제2 간격(9)의 너비를 조절할 수 있다. 하부 게이트 전극(4)가 개통 전압에 달하지 않고 상부 게이트 전극이 개통 전압에 달하는 경우, 반도체층(5)을 흐르는 누전류를 Ileak=Ud/(2R*W/D)로 표시할 수 있는바, 여기서 Ud는 드레인 전극 전압이고, R은 반도체층(5)의 고유 저항이고, W는 반도체층(5)의 너비이고, Dum은 제1 간격(8)/제2 간격(9)의 너비이다.
본 발명의 일 실시예에서, 반도체층(5)을 위해 선택 사용된 반도체 소재(예를 들면 금속 산화물)의 고유 표면 저항이 R=1e+12Ω에 달할 수 있고, 드레인 전극 전압이 Ud=10V이며, 반도체층(5)의 너비가 W=5um이고, 제1 간격(8)/제2 간격(9)의 너비가 D=1um인 경우(여기서 1um는 상부 게이트 전극(1)과 소스 전극(2)/드레인 전극(3) 사이에서 제1 간격(8)/제2 간격(9)의 공정 한계값임), 산출된 누설전류는 Ileak=0.5pA이며, OLED 소자 제품 수요에 부합될 수 있다. 따라서, 상부 게이트 전극(1)과 소스 전극(2)/드레인 전극(3)에 존재하는 제1 간격(8)/제2 간격(9)의 너비가 적어도 1um에 달한다. 본 발명의 일 실시예에서, 제1 간격(8) 및 제2 간격(9)의 너비는 구체적으로 3um으로 설정할 수 있으며, 이로써 광식각 기기가 안정적인 공정 조건하에서 동작하도록 보장하여 비교적 높은 공정 정밀도를 실현할 수 있고, 상부 게이트 전극(1)의 누설 전류를 1pA 레벨로 제어할 수 있어 마찬가지로 OLED 소자 제품 수요에 부합될 수 있다. 본 발명은 제1 간격(8) 및 제2 간격(9)의 너비에 대해 엄격히 제한하지 않는다.
본 발명의 일 실시예에서, 반도체층(5)는 금속 산화물(예를 들면 인듐 갈륨 아연 산화물(IGZO)) 또는 비정질 규소 또는 다결정질 규소 또는 미세결정 규소 소재 등 반도체 소재를 이용하여 제조될 수 있다. 본 발명은 반도체층(5)의 제조 소재에 대해 제한하지 않는다.
본 발명의 일 실시예에서, 상부 게이트 전극(1), 하부 게이트 전극(4), 소스 전극(2) 및 드레인 전극(3)은 Mo 금속 소재 또는 기타 전도성 소재로 구성될 수 있다. 본 발명은 상부 게이트 전극(1), 하부 게이트 전극(4), 소스 전극(2) 및 드레인 전극(3)의 제조 소재에 대해 마찬가지로 제한하지 않는다.
도 4는 본 발명의 일 실시예에 의해 제공되는 박막 트랜지스터의 전기전도 원리의 예시도이다. 도 4에 도시된 바와 같이, 반도체층(5)과 소스 전극(2) 및 드레인 전극(3)은 도 2에 도시된 바와 같은 중첩 접합 방식을 이용하며, 하부 게이트 전극(4)이 아직 하부 게이트 전극(4)의 개통 전압에 달하지 않은 상태이므로 반도체층(5)에서 하부 전도성 채널의 도통을 형성할 수 없다. 따라서, 상부 게이트 전극(1)이 이미 상부 게이트 전극(1)의 개통 전압에 달한 상태라 하더라도 상부 게이트 전극(1)이 소스 전극(2) 및 드레인 전극(3)의 상측에 중첩 피복되지 않고 소스 전극(2) 및 드레인 전극(3)과 동일한 층에 위치되고 상부 절연층(6)의 일부에 피복되고 상부 게이트 전극(1)과 소스 전극(2) 및 드레인 전극(3) 사이에 제1 간격(8) 및 제2 간격(9)이 존재하므로, 상부 게이트 전극(1)은 단지 반도체층(5) 내에서 상부 게이트 전극(1)에 대응되는 비교적 짧은 상부 전도성 채널(10)을 형성할 수 있다. 해당 상부 전도성 채널(10)과 소스 전극(2) 및 드레인 전극(3) 사이에도 제1 간격(8)에 대응되는 반도체 소재 고저항 구역(12) 및 제2 간격(9)에 대응되는 반도체 소재 고저항 구역(13)이 존재하므로, 해당 상부 전도성 채널(10)과 소스 전극(2) 및 드레인 전극(3)은 도통될 수 없다. 보다시피, 하부 게이트 전극(4)이 하부 게이트 전극(4)의 개통 전압에 달하지 못한 경우, 상부 게이트 전극(1)이 상부 게이트 전극(1)의 개통 전압에 달하였는지 여부에 상관없이, 상부 전도성 채널(10)은 모두 소스 전극(2) 및 드레인 전극(3)과 도통될 수 없다.
도 5는 본 발명의 일 실시예에 의해 제공되는 박막 트랜지스터의 전기전도 원리의 예시도이다. 도 5에 도시된 바와 같이, 반도체층(5)과 소스 전극(2) 및 드레인 전극(3)은 도 2에 도시된 바와 같은 중첩 접합 방식을 이용하고, 하부 게이트 전극(4)은 이미 하부 게이트 전극(4)의 개통 전압에 달하였으며, 반도체층(5) 내의 전류의 방향은 도면 내의 화살표에 의해 나타낸 바와 같다. 구체적으로, 하부 게이트 전극(4)이 이미 하부 게이트 전극(4)의 개통 전압에 달하였기에, 반도체층(5) 내에는 이미 하부 전도성 채널(11)이 형성되어 있고, 반도체층(5)의 두께가 비교적 얇기에, 전류는 드레인 전극(3)으로부터 반도체층(5)의 절연을 파괴하여 하부 전도성 채널(11)에 이르며, 하부 전도성 채널(11)을 거쳐 다시 반도체층(5)의 절연을 파괴하여 소스 전극(2)을 향해 흐른다. 이때, 상부 게이트 전극(1)도 상부 게이트 전극(1)의 개통 전압에 달한 경우, 전류는 하부 전도성 채널(11)로부터 반도체층(5)의 절연을 파괴하여 상부 전도성 채널(10)에 이르며, 상부 전도성 채널(10)을 거쳐 다시 반도체층(5)의 절연을 파괴하여 하부 전도성 채널(11)에 돌아와 최종적으로 소스 전극(2)을 향해 흐른다. 이로써, 상부 전도성 채널(10)과 하부 전도성 채널(11)의 동시 도통을 실현하여 이동도 향상 효과를 가져온다.
해당 분야의 통상의 지식을 가진 자라면, 상부 전도성 채널(10)과 하부 전도성 채널(11)의 동시 도통을 실현하기 위해, 조작자가 상부 게이트 전극(1)과 하부 게이트 전극(4)의 회로 구조에 대해 다양한 구성 방식을 이용할 수 있음을 이해할 수 있다. 예를 들면, 조작자가 회로 구성 내에서 상부 게이트 전극(1) 및 하부 게이트 전극(4)를 각각 독립적으로 구성하며 병렬 연결로 구성하지 않을 수 있으며, 상부 게이트 전극(1)의 전압이 항상 상부 게이트 전극(1)의 개통 전압보다 높은 상태를 유지하도록 구성할 수 있다. 그러나, 제1 간격(8) 및 제2 간격(9)의 존재로 인해, 상부 전도성 채널(10)은 소스 전극(2) 및 드레인 전극(3)과 도통될 수 없으며, 오직 하부 게이트 전극(4)이 하부 게이트 전극(4)의 개통 전압에 달하는 경우에만, 상부 게이트 전극(1)이 하부 게이트 전극(4)에 의해 유도 형성된 하부 전도성 채널(11)을 이용하여 간접적으로 상부 전도성 채널(10)의 도통을 완성할 수 있다. 본 발명은 상부 게이트 전극(1)과 하부 게이트 전극(4) 각각의 회로 구성 방식에 대해 제한하지 않는다.
도 6은 본 발명의 일 실시예에 의해 제공되는 박막 트랜지스터의 전기전도 실험의 결과도이다. 도 6에 도시된 바와 같이, Vg는 하부 게이트 전극(4)의 전압이고, Vth는 하부 게이트 전극(4)의 개통 전압이고, |Id|는 반도체층(5) 내에서 도통된 전류 세기이며, 비율은 본 발명의 박막 트랜지스터와 기존 단일 게이트 구조의 이동도의 비례값이며, 테스트 조건은 드레인 전극 전압 Vd=0.1V이고, Vg=-10~20V이다. 도 6에 도시된 바와 같이, 본 발명의 실시예에 의해 제공되는 박막 트랜지스터 구성을 이용하면 마찬가지로 기존 단일 게이트 박막 트랜지스터에 비해 두 배 이상의 이동도를 얻을 수 있다.
도 7은 본 발명의 일 실시예에 의해 제공되는 박막 트랜지스터의 제조 방법의 흐름 예시도이며, 형성된 박막 트랜지스터 내의 반도체층(5)과 소스 전극(2) 및 드레인 전극(3)은 도 2에 도시된 바와 같은 중첩 접합 방식을 이용한다. 도 7에 도시된 바와 같이, 해당 박막 트랜지스터의 제조 방법에는 다음과 같은 단계들이 포함된다.
단계 701: 기판 상에 금속층을 증착시키고, 금속층을 패턴화시켜 하부 게이트 전극(4)을 형성한다. 여기서, 유리 플레이트를 기판으로 이용할 수 있다.
단계 702: 하부 게이트 전극(4) 표면에 하부 절연층(7)을 증착시키고, 하부 절연층(7) 표면에 반도체층(5)를 증착시킨 후, 반도체층(5) 표면에 상부 절연층(6)을 증착시킨다.
본 발명의 일 실시예에서, 하부 절연층(7)과 하부 게이트 전극(4)이 접착되고 하부 게이트 전극(4)을 gate 전극이라고도 하므로, 해당 하부 절연층(7)을 게이트 절연층이라고도 할 수 있다.
본 발명의 일 실시예에서, 후속적으로 식각 과정을 이용하여 소스 전극 홀(14)과 드레인 전극 홀(15)을 형성해야 하므로, 상부 절연층(6)을 식각방지층(ESL)이라고도 할 수 있다.
단계 703: 소스 전극(2) 및 드레인 전극(3)의 위치에 대응되게, 상부 절연층(6) 표면에 각각 소스 전극 홀(14) 및 드레인 전극 홀(15)을 식각하되, 소스 전극 홀(14) 및 드레인 전극 홀(15)의 하부와 반도체층(5)이 도통된다. 이로써, 소스 전극 홀(14) 및 드레인 전극 홀(15) 내에 후속적으로 형성되는 소스 전극(2) 및 드레인 전극(3)이 반도체층(5)과 중첩 접합될 수 있다.
단계 704: 상기 절연층(6) 표면, 소스 전극 홀(14) 및 드레인 전극 홀(15)에 금속층을 증착시키고, 금속층을 패턴화시켜 소스 전극(2), 드레인 전극(3) 및 상부 게이트 전극(1)을 형성하되, 반도체층(5) 내의 전도성 채널과 평행되는 평면 상에서, 상부 게이트 전극(1)의 정투영과 소스 전극(2)의 정투영 사이에 제1 간격(8)이 존재하고, 상부 게이트 전극(1)의 정투영과 드레인 전극(3)의 정투영 사이에 제2 간격(9)이 존재한다. 보다시피, 상부 게이트 전극(1), 소스 전극(2) 및 드레인 전극(3)이 동일한 층에 위치하고, 상부 게이트 전극(1), 소스 전극(2) 및 드레인 전극(3)이 1차적인 패턴화 과정을 통해 동시에 형성될 수 있고 상부 게이트 전극(1)의 제조를 위해 별도로 한차례의 마스크 식각 과정을 설계할 필요가 없어 제조 비용이 절감된다. 최종적으로 제조된 박막 트랜지스터 상에 계속하여 부동층 및 양극을 증착시킬 수 있거나 OLED 제조 등 기타 공정을 수행할 수 있다.
본 발명의 실시예에서 제공되는 박막 트랜지스터는, 반도체층(5) 내의 전도성 채널과 평행되는 평면 상에서, 상부 게이트 전극(1)의 정투영과 소스 전극(2)의 정투영 사이에 제1 간격(8)이 존재하고, 상부 게이트 전극(1)의 정투영과 드레인 전극(3)의 정투영 사이에 제2 간격(9)이 존재하므로, 상부 게이트 전극(1)이 독립적으로 상부 전도성 채널(10)의 도통을 형성할 수 없으며, 하부 게이트 전극(4)이 개통 전압에 달하는 경우에만, 하부 게이트 전극(4)에 의해 유도 형성되는 하부 전도성 채널(11)을 이용하여 상부 전도성 채널(10)의 도통을 간접적으로 완성할 수 있으며, 이로써 상하 전도성 채널의 동시 도통을 실현한다.
상기 내용은 본 발명의 바람직한 실시예일뿐이며, 본 발명을 한정하지 위한 것이 아니며, 본 발명의 사상과 원칙 내의 임의의 수정, 균등한 치환 등은 모두 본 발명의 보호 범위 내에 포함되어야 할 것이다.
본 발명의 박막 트랜지스터는 기존 생산 설비를 이용하여 산업적으로 생산하기에 적합하며, 고집적도 및 고해상도의 액정 패널 등 관련 기술 분야의 제품에 적용 가능하다. 해당 구조는 반도체층 상하 전도성 채널의 동시 도통 성능을 향상시킨다.
본 발명의 박막 트랜지스터의 제조 방법은 기존 생산 가공 장치를 충분히 이용하여 생산 공정 과정을 형성할 수 있어, 대규모 산업적 생산에 적합하고, 형성된 박막 트랜지스터가 높은 이동도를 갖는다.
1: 상부 게이트 전극
4: 하부 게이트 전극
6: 상부 절연층
7: 하부 절연층
5: 반도체층
2: 소스 전극
3: 드레인 전극
8: 제1 간격
9: 제2 간격
10: 상부 전도성 채널
11: 하부 전도성 채널
12: 제1 반도체 소재 고저항 구역
13: 제2 반도체 소재 고저항 구역
14: 소스 전극 홀
15: 드레인 전극 홀
16: 부동층

Claims (10)

  1. 상부 게이트 전극(1), 하부 게이트 전극(4), 상부 절연층(6), 하부 절연층(7), 반도체층(5), 소스 전극(2) 및 드레인 전극(3)이 포함되되,
    상기 하부 게이트 전극(4)의 상측에 상기 하부 절연층(7)이 구비되고, 상기 하부 절연층(7)의 상측에 상기 반도체층(5)이 구비되고, 상기 반도체층(5)이 각각 상기 소스 전극(2) 및 상기 드레인 전극(3)과 중첩 접합되고, 상기 반도체층(5)의 상측에 상기 상부 절연층(6)이 피복되고, 상기 상부 절연층(6) 상측에 상기 상부 게이트 전극(1)이 구비되며,
    상기 반도체층(5) 내의 전도성 채널과 평행되는 평면 상에서, 상기 상부 게이트 전극(1)의 정투영과 상기 소스 전극(2)의 정투영 사이에 제1 간격(8)이 존재하고, 상기 상부 게이트 전극(1)의 정투영과 상기 드레인 전극(3)의 정투영 사이에 제2 간격(9)이 존재하는 것을 특징으로 하는 박막 트랜지스터.
  2. 청구항 1에 있어서,
    상기 상부 절연층(6)의 표면에는 소스 전극 홀(14) 및 드레인 전극 홀(15)이 포함되고,
    상기 반도체층(5)이 각각 상기 소스 전극(2) 및 상기 드레인 전극(3)과 중첩 접합되는 방식에는,
    상기 소스 전극(2)이 상기 소스 전극 홀(14)을 통해 상기 반도체층(5)의 표면과 서로 중첩 접합되고, 상기 드레인 전극(3)이 상기 드레인 전극 홀(15)을 통해 상기 반도체층(5)의 표면과 서로 중첩 접합되는 방식이 포함되는 것을 특징으로 하는 박막 트랜지스터.
  3. 청구항 1에 있어서,
    상기 반도체층(5)이 각각 상기 소스 전극(2) 및 상기 드레인 전극(3)과 중첩 접합되는 방식에는,
    상기 소스 전극(2) 및 상기 드레인 전극(3)을 상기 하부 절연층(7)의 상측에 배치하여, 상기 반도체층(5)이 동시에 상기 소스 전극(2)의 표면, 상기 드레인 전극(3)의 표면 및 상기 하부 절연층(7)의 표면과 상호 중첩 접합되는 방식이 포함되는 것을 특징으로 하는 박막 트랜지스터.
  4. 청구항 1에 있어서,
    사용 시에, 상기 상부 게이트 전극(1)의 전압이 상부 게이트 전극(1)의 개통 전압보다 높은 전압을 유지하는 것을 특징으로 하는 박막 트랜지스터.
  5. 청구항 1에 있어서,
    상기 제1 간격(8) 또는 상기 제2 간격(9)의 너비가, 반도체층(5)의 반도체 소재의 고유 저항 및 감당 가능한 최저 누설 전류에 따라 조절되는 것을 특징으로 하는 박막 트랜지스터.
  6. 청구항 5에 있어서,
    상기 제1 간격(8) 및/또는 상기 제2 간격(9)의 너비가 1um보다 큰 것을 특징으로 하는 박막 트랜지스터.
  7. 청구항 5에 있어서,
    상기 제1 간격(8) 및/또는 상기 제2 간격(9)의 너비가 3um인 것을 특징으로 하는 박막 트랜지스터.
  8. 청구항 1에 있어서,
    상기 반도체층(5)의 두께가 30um인 것을 특징으로 하는 박막 트랜지스터.
  9. 청구항 2에 따른 박막 트랜지스터를 제조하는 방법에 있어서,
    기판 상에 금속층을 증착시키고, 상기 금속층을 패턴화시켜 하부 게이트 전극(4)을 형성하는 단계;
    상기 하부 게이트 전극(4)의 표면에 하부 절연층(7)을 증착시키고, 상기 하부 절연층(7)의 표면에 반도체층(5)를 증착시킨 후, 상기 반도체층(5)의 표면에 상부 절연층(6)을 증착시키는 단계;
    소스 전극(2) 및 드레인 전극(3)의 위치에 대응되게, 상기 상부 절연층(6)의 표면에 각각 소스 전극 홀(14) 및 드레인 전극 홀(15)을 식각하되, 상기 소스 전극 홀(14) 및 상기 드레인 전극 홀(15)의 하부와 상기 반도체층(5)이 도통되는 단계; 및
    상기 절연층(6)의 표면, 상기 소스 전극 홀(14) 및 상기 드레인 전극 홀(15)에 금속층을 증착시키고, 상기 금속층을 패턴화시켜 소스 전극(2), 드레인 전극(3) 및 상부 게이트 전극(1)을 형성하되, 상기 반도체층(5) 내의 전도성 채널과 평행되는 평면 상에서, 상기 상부 게이트 전극(1)의 정투영과 상기 소스 전극(2)의 정투영 사이에 제1 간격(8)이 존재하고, 상기 상부 게이트 전극(1)의 정투영과 상기 드레인 전극(3)의 정투영 사이에 제2 간격(9)이 존재하는 단계가 포함되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  10. 청구항 9에 있어서,
    상기 상부 게이트 전극, 소스 전극 및 드레인 전극은 1차적인 패턴화 과정을 통해 형성되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
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