CN105702683A - 一种薄膜晶体管及其制备方法、阵列基板及显示装置 - Google Patents

一种薄膜晶体管及其制备方法、阵列基板及显示装置 Download PDF

Info

Publication number
CN105702683A
CN105702683A CN201610068697.5A CN201610068697A CN105702683A CN 105702683 A CN105702683 A CN 105702683A CN 201610068697 A CN201610068697 A CN 201610068697A CN 105702683 A CN105702683 A CN 105702683A
Authority
CN
China
Prior art keywords
peristome
grid
tft
thin film
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610068697.5A
Other languages
English (en)
Other versions
CN105702683B (zh
Inventor
齐智坚
杨妮
余道平
顾可可
侯宇松
刘信
陈帅
苟中平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Chongqing BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Chongqing BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Chongqing BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201610068697.5A priority Critical patent/CN105702683B/zh
Publication of CN105702683A publication Critical patent/CN105702683A/zh
Application granted granted Critical
Publication of CN105702683B publication Critical patent/CN105702683B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41733Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

本发明实施例提供一种薄膜晶体管及其制备方法、阵列基板及显示装置,涉及显示技术领域,能够减小TFT自身的寄生电容。薄膜晶体管,包括栅极、源极以及漏极,栅极和/或所述源极上形成有第一开口部,第一开口部至少位于栅极与源极重叠的区域内;和/或,栅极和/或漏极上形成有第二开口部,第二开口部至少位于栅极与漏极重叠的区域内。

Description

一种薄膜晶体管及其制备方法、阵列基板及显示装置
技术领域
本发明涉及显示技术领域,尤其涉及一种薄膜晶体管及其制备方法、阵列基板及显示装置。
背景技术
显示技术领域中在LCD(LiquidCrystalDisplay,液晶显示器)和OLED(OrganicLightEmittingDiode,有机发光二极管)显示器中均设置有TFT(ThinFilmTransistor,薄膜晶体管),用于对像素的显示进行控制。因此TFT的性能成为影响显示器显示性能的关键因素之一。
现有技术中,TFT的结构如图1所示,包括栅极10以及与该栅极10异层设置的源极11和漏极12。其中,为了使得TFT能够具有开关性能,上述栅极10需要与源极11之间具有重叠区域A1,且栅极10需要与漏极12之间具有重叠区域A2。然而,上述重叠区域A导致TFT内部形成寄生电容,该寄生电容会对显示性能造成不良的影响,例如增加显示器负载,降低显示器的响应速度,或者在TFT从开启状态到关闭状态的瞬间,该寄生电容会导致像素电压有一定程度的降低,即出现馈通电压△Vp等。
发明内容
本发明的实施例提供一种薄膜晶体管及其制备方法、阵列基板及显示装置,能够减小TFT自身的寄生电容。
为达到上述目的,本发明的实施例采用如下技术方案:
本发明实施例的一方面,提供一种薄膜晶体管,包括栅极、源极以及漏极,所述栅极和/或所述源极上形成有第一开口部,所述第一开口部至少位于所述栅极与所述源极重叠的区域内;和/或,所述栅极和/或所述漏极上形成有第二开口部,所述第二开口部至少位于所述栅极与所述漏极重叠的区域内。
优选的,所述源极包括至少一个U型第一工作部,所述第一开口部为U型通孔,每一个所述第一工作部上,沿所述第一工作部的轮廓设置有一个所述U型通孔。
进一步优选的,所述U型第一工作部的内侧边到所述第一开口部的距离相等。
优选的,所述漏极包括至少一个条形第二工作部;所述第二开口部为条形通孔,每一个所述第二工作部上,沿所述第二工作部的轮廓设置有一个所述条形通孔。
优选的,所述漏极包括至少一个U型的第二工作部;所述第二开口部为一个U型通孔,每一个所述第二工作部上,沿所述第二工作部的轮廓设置有一个所述U型通孔。
进一步优选的,所述U型第二工作部的内侧边到所述第二开口部的距离相等。
优选的,所述第一开口部形成于所述栅极上,所述第一开口部内填充有绝缘的遮光层;和/或,所述第二开口部形成于所述栅极上,所述第二开口部内填充有所述遮光层。
进一步优选的,构成所述遮光层的材料为黑色树脂材料。
优选的,所述第一开口部包括多个均匀分布的通孔或缺口;或,所述第二开口部包括多个均匀分布的通孔或缺口。
本发明实施例的另一方面,提供一种阵列基板,包括上述所述任意一种薄膜晶体管。
本发明实施例的另一方面,提供一种显示装置,包括上述所述任意一种阵列基板。
本发明实施例的另一方面,提供一种薄膜晶体管的制备方法,包括在衬底基板上形成栅极,源极和漏极;其中,至少在所述栅极与所述源极重叠的区域内,在所述栅极和/或所述源极上形成第一开口部;和或,至少在所述栅极与所述漏极重叠的位置区域内,在所述栅极和/或所述漏极上形成第二开口部。
优选的,当所述第一开口部形成于所述栅极上时,所述制备方法包括在所述第一开口部内填充绝缘的遮光层;和/或,当所述第二开口部形成于所述栅极上时,所述制备方法包括在所述第二开口部内填充所述遮光层。
本发明实施例提供一种薄膜晶体管及其制备方法、阵列基板及显示装置。其中,薄膜晶体管包括栅极、源极以及漏极。具体的,栅极和/或源极上形成有第一开口部,第一开口部至少位于栅极与源极重叠的区域内。和/或,栅极和/或漏极上形成有第二开口部,第二开口部至少位于栅极与漏极重叠的区域内。在此情况下,当栅极和/或源极上形成有第一开口部时,该第一开口部可以减小栅极与源极重叠的面积,此外,当栅极和/或漏极上形成有第二开口部时,该第二开口部可以减小栅极与漏极重叠的面积。这样一来,通过上述第一开口部和/或第二开口部能够达到减小薄膜晶体管自身寄生电容的目的,从而可以减小由于寄生电容引起的显示不良的几率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为现有技术提供的一种TFT的结构示意图;
图2为本发明实施例提供的一种TFT的结构示意图;
图3为本发明实施例提供的另一种TFT的结构示意图;
图4a为本发明实施例提供的一种U型TFT的结构示意图;
图4b为本发明实施例提供的另一种U型TFT的结构示意图;
图4c为本发明实施例提供的一种双U型TFT的结构示意图;
图5a为沿图4a的O-O’方向的TFT的剖面结构示意图;
图5b为沿图4a的O-O’方向的另一种TFT的剖面结构示意图;
图6a为本发明实施例提供的又一种TFT的结构示意图;
图6b为本发明实施例提供的另一种TFT的结构示意图。
附图标记:
01-衬底基板;10-栅极;11-源极;12-漏极;13-栅极绝缘层;14-有源层;15-遮光层;100-第一开口部;200-第二开口部;110-第一工作部;120-第二工作部;C1-第一工作部的内侧边;C2-第二工作部的内侧边;H1-第一工作部的内侧边到第一开口部的距离;H2-第二工作部的内侧边到第二开口部的距离;A1,A2-重叠区域;E-通孔;F-缺口。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
本发明实施例提供一种薄膜晶体管(TFT),如图2所示,包括栅极10、源极11以及漏极12。其中,栅极10和/或源极11上形成有第一开口部100,该第一开口部100至少位于栅极10与源极11重叠的区域内。
和/或,
栅极10和/或漏极12上形成有第二开口部200,该第二开口部200至少位于栅极10与漏极12重叠的区域内。
需要说明的是,本发明对TFT的类型不做限定,可以如图1所示为底栅型TFT,或者如图3所示为顶栅型TFT。其中,底栅型TFT中栅极绝缘层13相对于源极11和漏极12而言,更靠近衬底基板01,而顶栅型TFT中栅极绝缘层13相对于源极11和漏极12而言,更远离衬底基板01。
在此基础上,由图1和3可知TFT是由多个不同功能的薄膜层堆叠而成,其中源极11和漏极12在同一层,而栅极10与源极11和漏极12异层设置。在此情况下,为了使得TFT能够具有开关性能,对于堆叠结构的TFT而言,异层设置的栅极10和源极11之间需要具有一重叠区域A1。其中,该重叠区域A1是指从图3中的B方向俯视该TFT时,看到的栅极10的图案和源极11图案之间发生重叠的区域。在此情况下,该TFT在重叠区域A1会产生寄生电容,而栅极10和源极11分别构成上述寄生电容的两个电极。并且,异层设置的栅极10和漏极12之间需要具有一重叠区域A2。其中,该重叠区域A2是指从图3中的B方向俯视该TFT时,看到的栅极10的图案和漏极12的图案之间发生重叠的区域。在此情况下,该TFT在重叠区域A2会产生寄生电容,而栅极10和漏极12分别构成上述寄生电容的两个电极。
本发明实施例提供一种薄膜晶体管,包括栅极、源极以及漏极。具体的,栅极和/或源极上形成有第一开口部,第一开口部至少位于栅极与源极重叠的区域内。和/或,栅极和/或漏极上形成有第二开口部,第二开口部至少位于栅极与漏极重叠的区域内。在此情况下,当栅极和/或源极上形成有第一开口部时,该第一开口部可以减小栅极与源极重叠的面积,此外,当栅极和/或漏极上形成有第二开口部时,该第二开口部可以减小栅极与漏极重叠的面积。这样一来,通过上述第一开口部和/或第二开口部能够达到减小薄膜晶体管自身寄生电容的目的,从而可以减小由于寄生电容引起的显示不良的几率。
当需要导通TFT时,可以向TFT的栅极10施加电压。具体的对于N型TFT而言,向栅极10施加正压,对于P型TFT而言,向栅极10施加负压。此时TFT的有源层14(如图1所示)表面形成导电沟道,由于源极11和漏极12之间有电压差存在,则源极11和漏极12之间有电流流过,使得TFT导通。其中,有源层14表面形成导电沟道面积越大TFT的开关特性越好,其开关比(即开态电流Ion与关态电流Ioff之比)越高,响应速度越快。因此,为了提高上述导电沟道面积,TFT的源极11如图4a、图4b或图4c所示可以包括至少一个U型第一工作部110。在此情况下,漏极12可以包括至少一个U型或条形的第二工作部120,且该第二工作部120设置于上述第一工作部110的U型槽内。
以下通过具体的实施例,对减小图4a、图4b或图4c所示的TFT的寄生电容进行详细的描述。
实施例一
本实施例中,如图4a所示TFT的源极11包括一个U型第一工作部110。漏极12包括一个条形第二工作部120。
在此情况下,第一开口部100为U型通孔,上述一个U型第一工作部110上,沿第一工作部110的轮廓设置有一个U型通孔。这样一来,只需要在第一工作部110上制备一个U型通孔既可以减小源极11与栅极10之间的重叠面积,而无需制备多个通孔。此外,沿第一工作部110的轮廓设置有上述U型通孔,可以通过一次构图工艺最大化的减小源极11与栅极10之间的重叠面积。
优选的,该U型第一工作部110的内侧边C1到第一开口部100的距离H1相等。这样一来,在通过掩膜曝光工艺制备第一开口部100时,用于形成第一开口部100的掩膜版上对应第一开口部100的图案规整,尺寸单一,容易加工和量产。
此外,上述第二开口部200可以为条形通孔,上述一个第二工作部120上,沿第二工作部120的轮廓设置有一个条形通孔。这样一来,可以通过一次构图工艺最大化的减小源极11与栅极10之间的重叠面积。
需要说明的是,在本发明中,构图工艺,可指包括光刻工艺,或,包括光刻工艺以及刻蚀步骤,同时还可以包括打印、喷墨等其他用于形成预定图形的工艺;光刻工艺,是指包括成膜、曝光、显影等工艺过程的利用光刻胶、掩模板、曝光机等形成图形的工艺。可根据本发明中所形成的结构选择相应的构图工艺。
其中,本发明实施例中的一次构图工艺,是以通过一次掩膜曝光工艺形成不同的曝光区域,然后对不同的曝光区域进行多次刻蚀、灰化等去除工艺最终得到预期图案为例进行的说明。
实施例二
本实施例中,TFT的源极11与实施例一相同,包括一个U型第一工作部110。漏极12如图4b所示包括一个U型的第二工作部120。
在此情况下,第一开口部100的设置方式同实施例一,此处不再赘述。
而第二开口部200为一个U型通孔,上述一个第二工作部120上,沿第二工作部120的轮廓设置有一个U型通孔。这样一来,只需要在第二工作部120上制备一个U型通孔既可以减小漏极12与栅极10之间的重叠面积,而无需制备多个通孔。此外,沿第二工作部120的轮廓设置有上述U型通孔,可以通过一次构图工艺最大化的减小漏极12与栅极10之间的重叠面积。
优选的,该U型第二工作部120的内侧边C2到第二开口部200的距离H2相等。这样一来,在通过掩膜曝光工艺制备第二开口部200时,用于形成第二开口部200的掩膜版上对应第二开口部200的图案规整,尺寸单一,容易加工和量产。
实施例三
本实施例中,如图4c所示,TFT的源极11包括两个U型第一工作部110。漏极12包括两个条形的第二工作部120。
在此情况下,第一开口部100为U型通孔,源极11中的每一个U型第一工作部110上,沿第一工作部110的轮廓设置有一个U型通孔。这样一来,只需要在每一个第一工作部110上制备一个U型通孔既可以减小源极11与栅极10之间的重叠面积,而无需在每一个第一工作部110上制备多个通孔。此外,沿第一工作部110的轮廓设置有上述U型通孔,可以通过一次构图工艺最大化的减小源极11与栅极10之间的重叠面积。
优选的,该每一个U型第一工作部110的内侧边C1到该第一工作部110上的第一开口部100的距离H1相等。这样一来,在通过掩膜曝光工艺制备第一开口部100时,用于形成第一开口部100的掩膜版上对应第一开口部100的图案规整,尺寸单一,容易加工和量产。
此外,上述第二开口部200可以为条形通孔,每一个第二工作部120上,沿第二工作部120的轮廓设置有一个条形通孔。这样一来,可以通过一次构图工艺最大化的减小源极11与栅极10之间的重叠面积。
由上述可知,实施例三相对于实施例一而言,由于源极11为双U型,因此可以进一步增加上述导电沟道面积,从而有利于进一步提高TFT的开关特性和响应速度。
此外,本实施例中漏极12是以具有两个条形第二工作部120为例进行的说明,该漏极12还可以为两个U型的第二工作部120。且源极11的U型第一工作部110与漏极12的U型第二工作部120交叉设置。在此情况下,第一开口部100和第二开口部200的设置方式同上所述,此处不再赘述。
需要说明的是,上述实施例中,对第一开口部110和第二开口部120的位置不做限定。例如,第一开口部110可以如图5a(沿图4a中的虚线O-O’剖切得到的剖视图)所示形成于源极11上。而第二开口部120可以形成于漏极12上。其中,图中的箭头用于示意TFT寄生电容的一种电场方向。
此外,第一开口部110和第二开口部120可以如图5b所示形成于栅极10上。在此情况下,当第一开口部110如图5所示形成于栅极10上时,第一开口部110内填充有绝缘的遮光层15。和/或,当第二开口部120形成于栅极10上时,第二开口部120内填充有上述遮光层15。其中,该遮光层15可以采用黑色树脂材料构成,例如采用构成黑矩阵的材料。这样一来,通过上述遮光层15可以防止显示装置背光源发出的光线通过第一开口部110或第二开口部120照射至TFT的有源层14,从而导致TFT的开关特性受到影响。此外,由于上述遮光层15为绝缘材料,因此源极11与遮光层15或者,漏极11与遮光层15之间(图5b中的区域D)无寄生电容。其中,图中的箭头用于示意TFT寄生电容的另一种电场方向。
上述实施例一至实施例三中均是以第一开口部100或第二开口部200包括一个通孔为例进行的说明。此外,如图6a所示,第一开口部100可以包括多个均匀分布的通孔E,而第二开口部200也可以包括多个均匀分布的通孔E。或者,如图6b所示,第一开口部100可以包括多个均匀分布的缺口F,而第二开口部200也可以包括多个均匀分布的缺口F。
需要说明的是,当第一开口部100形成于源极11,第二开口部200形成于漏极12时,上述缺口F是指源极11或漏极12的轮廓边缘处具有凹陷,以形成上述缺口F。
本发明实施例提供一种阵列基板,包括如上所述的任意一种TFT,具有与前述实施例提供的TFT相同的结构和有益效果,由于前述实施例已经对该TFT的结构和有益效果进行了详细的描述,此处不再赘述。
本发明实施例提供一种显示装置,包括如上所述的阵列基板,且具有与前述实施例提供的阵列基板相同的结构和有益效果,此处不再赘述。
需要说明的是,在本发明实施例中,显示装置具体可以包括液晶显示装置,例如该显示装置可以为液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件。
本发明实施例提供一种薄膜晶体管的制备方法,可以包括在如图3所示的衬底基板01上形成栅极10,源极11和漏极12。
其中,如图2所示,至少在栅极10与源极11重叠的区域(如图3所示的重叠区域A1)内,在栅极10和/或源极11上形成第一开口部100。和或,至少栅极10与漏极12重叠的位置区域(如图3所示的重叠区域A2)内,在栅极10和/或漏极12上形成第二开口部200。
在此情况下,当栅极和/或源极上形成有第一开口部时,该第一开口部可以减小栅极与源极重叠的面积,此外,当栅极和/或漏极上形成有第二开口部时,该第二开口部可以减小栅极与漏极重叠的面积。这样一来,通过上述第一开口部和/或第二开口部能够达到减小薄膜晶体管自身寄生电容的目的,从而可以减小由于寄生电容引起的显示不良几率。
以上所述,仅为本发明的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应以所述权利要求的保护范围为准。

Claims (13)

1.一种薄膜晶体管,包括栅极、源极以及漏极,其特征在于,所述栅极和/或所述源极上形成有第一开口部,所述第一开口部至少位于所述栅极与所述源极重叠的区域内;
和/或,
所述栅极和/或所述漏极上形成有第二开口部,所述第二开口部至少位于所述栅极与所述漏极重叠的区域内。
2.根据权利要求1所述的薄膜晶体管,其特征在于,所述源极包括至少一个U型第一工作部,所述第一开口部为U型通孔,每一个所述第一工作部上,沿所述第一工作部的轮廓设置有一个所述U型通孔。
3.根据权利要求2所述的薄膜晶体管,其特征在于,所述U型第一工作部的内侧边到所述第一开口部的距离相等。
4.根据权利要求1所述的薄膜晶体管,其特征在于,所述漏极包括至少一个条形第二工作部;
所述第二开口部为条形通孔,每一个所述第二工作部上,沿所述第二工作部的轮廓设置有一个所述条形通孔。
5.根据权利要求1所述的薄膜晶体管,其特征在于,所述漏极包括至少一个U型的第二工作部;
所述第二开口部为一个U型通孔,每一个所述第二工作部上,沿所述第二工作部的轮廓设置有一个所述U型通孔。
6.根据权利要求5所述的薄膜晶体管,其特征在于,所述U型第二工作部的内侧边到所述第二开口部的距离相等。
7.根据权利要求1所述的薄膜晶体管,其特征在于,所述第一开口部形成于所述栅极上,所述第一开口部内填充有绝缘的遮光层;
和/或,所述第二开口部形成于所述栅极上,所述第二开口部内填充有所述遮光层。
8.根据权利要求7所述的薄膜晶体管,其特征在于,构成所述遮光层的材料为黑色树脂材料。
9.根据权利要求1所述的薄膜晶体管,其特征在于,所述第一开口部包括多个均匀分布的通孔或缺口;或,
所述第二开口部包括多个均匀分布的通孔或缺口。
10.一种阵列基板,其特征在于,包括如权利要求1-9任一项所述的薄膜晶体管。
11.一种显示装置,其特征在于,包括如权利要求10所述的阵列基板。
12.一种薄膜晶体管的制备方法,其特征在于,包括:
在衬底基板上形成栅极,源极和漏极;
其中,至少在所述栅极与所述源极重叠的区域内,在所述栅极和/或所述源极上形成第一开口部;和或,至少在所述栅极与所述漏极重叠的位置区域内,在所述栅极和/或所述漏极上形成第二开口部。
13.根据权利要求12所述的薄膜晶体管的制备方法,其特征在于,当所述第一开口部形成于所述栅极上时,所述制备方法包括在所述第一开口部内填充绝缘的遮光层;
和/或,当所述第二开口部形成于所述栅极上时,所述制备方法包括在所述第二开口部内填充所述遮光层。
CN201610068697.5A 2016-02-01 2016-02-01 一种薄膜晶体管及其制备方法、阵列基板及显示装置 Active CN105702683B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610068697.5A CN105702683B (zh) 2016-02-01 2016-02-01 一种薄膜晶体管及其制备方法、阵列基板及显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610068697.5A CN105702683B (zh) 2016-02-01 2016-02-01 一种薄膜晶体管及其制备方法、阵列基板及显示装置

Publications (2)

Publication Number Publication Date
CN105702683A true CN105702683A (zh) 2016-06-22
CN105702683B CN105702683B (zh) 2019-12-13

Family

ID=56228992

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610068697.5A Active CN105702683B (zh) 2016-02-01 2016-02-01 一种薄膜晶体管及其制备方法、阵列基板及显示装置

Country Status (1)

Country Link
CN (1) CN105702683B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106992215A (zh) * 2017-05-05 2017-07-28 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及显示装置
CN108922905A (zh) * 2018-07-17 2018-11-30 京东方科技集团股份有限公司 一种显示基板及制备方法、显示面板
CN110379849A (zh) * 2019-07-22 2019-10-25 深圳市华星光电半导体显示技术有限公司 一种薄膜晶体管及显示面板
WO2020052019A1 (zh) * 2018-09-13 2020-03-19 惠科股份有限公司 一种阵列基板及显示面板
CN110931504A (zh) * 2019-09-17 2020-03-27 深圳市华星光电半导体显示技术有限公司 阵列基板及显示面板
CN111179765A (zh) * 2018-11-12 2020-05-19 惠科股份有限公司 显示面板及显示装置
CN114442391A (zh) * 2022-02-17 2022-05-06 深圳市华星光电半导体显示技术有限公司 阵列基板及显示面板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040080681A1 (en) * 2000-06-09 2004-04-29 Hong-Man Moon Liquid crystal display device array substrate and method of manufacturing the same
CN101465359A (zh) * 2007-12-17 2009-06-24 瀚宇彩晶股份有限公司 具有光敏薄膜晶体管的大型光传感器
JP2010003723A (ja) * 2008-06-18 2010-01-07 Toppan Printing Co Ltd 薄膜トランジスタ及び薄膜トランジスタアレイ並びに画像表示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040080681A1 (en) * 2000-06-09 2004-04-29 Hong-Man Moon Liquid crystal display device array substrate and method of manufacturing the same
CN101465359A (zh) * 2007-12-17 2009-06-24 瀚宇彩晶股份有限公司 具有光敏薄膜晶体管的大型光传感器
JP2010003723A (ja) * 2008-06-18 2010-01-07 Toppan Printing Co Ltd 薄膜トランジスタ及び薄膜トランジスタアレイ並びに画像表示装置

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018201781A1 (zh) * 2017-05-05 2018-11-08 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及显示装置
CN106992215B (zh) * 2017-05-05 2019-12-31 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及显示装置
CN106992215A (zh) * 2017-05-05 2017-07-28 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及显示装置
US10720531B2 (en) 2017-05-05 2020-07-21 Chongqing Boe Optoelectronics Technology Co., Ltd. Thin film transistor and method for manufacturing the same, array substrate and display device
US11508176B2 (en) 2018-07-17 2022-11-22 Chengdu Boe Optoelectronics Technology Co., Ltd. Display substrate and method for manufacturing the same, display apparatus
CN108922905A (zh) * 2018-07-17 2018-11-30 京东方科技集团股份有限公司 一种显示基板及制备方法、显示面板
WO2020052019A1 (zh) * 2018-09-13 2020-03-19 惠科股份有限公司 一种阵列基板及显示面板
US11735639B2 (en) 2018-09-13 2023-08-22 HKC Corporation Limited Array substrate and display panel
CN111179765A (zh) * 2018-11-12 2020-05-19 惠科股份有限公司 显示面板及显示装置
CN110379849A (zh) * 2019-07-22 2019-10-25 深圳市华星光电半导体显示技术有限公司 一种薄膜晶体管及显示面板
CN110931504A (zh) * 2019-09-17 2020-03-27 深圳市华星光电半导体显示技术有限公司 阵列基板及显示面板
CN114442391A (zh) * 2022-02-17 2022-05-06 深圳市华星光电半导体显示技术有限公司 阵列基板及显示面板
WO2023155261A1 (zh) * 2022-02-17 2023-08-24 深圳市华星光电半导体显示技术有限公司 阵列基板及显示面板
CN114442391B (zh) * 2022-02-17 2024-02-06 深圳市华星光电半导体显示技术有限公司 阵列基板及显示面板

Also Published As

Publication number Publication date
CN105702683B (zh) 2019-12-13

Similar Documents

Publication Publication Date Title
CN105702683A (zh) 一种薄膜晶体管及其制备方法、阵列基板及显示装置
US11506948B2 (en) Array substrate and manufacturing method thereof, display panel and display apparatus
CN106981520B (zh) 薄膜晶体管及其制备方法、阵列基板和显示装置
US10090326B2 (en) Flexible display substrate and a manufacturing method thereof, as well as a flexible display device
CN102655155B (zh) 阵列基板及其制造方法和显示装置
CN106298957B (zh) 一种薄膜晶体管及其制备方法、阵列基板、显示装置
CN102655175B (zh) Tft、阵列基板及显示装置、制备该tft的掩模板
CN103383945B (zh) 一种阵列基板、显示装置及阵列基板的制造方法
US20150102338A1 (en) Thin film transistor and manufacturing method thereof, and display device
US9716108B2 (en) Thin film transistor and fabrication method thereof, array substrate, and display device
CN103489921B (zh) 一种薄膜晶体管及其制造方法、阵列基板及显示装置
CN103499906A (zh) 一种阵列基板、其制备方法及显示装置
KR101900170B1 (ko) 어레이 기판의 제조 방법, 어레이 기판 및 디스플레이 디바이스
CN203521413U (zh) 一种阵列基板及显示装置
US11075230B2 (en) Thin film transistor, manufacturing method thereof, array substrate and display device
CN108010850B (zh) 薄膜晶体管及其制作方法、tft基板
CN104681631A (zh) 薄膜晶体管及其制作方法、阵列基板及显示装置
US20170186879A1 (en) Thin Film Transistor, Array Substrate and Manufacturing Processes of Them
CN103681514B (zh) 阵列基板及其制作方法、显示装置
CN103928472A (zh) 一种阵列基板及其制作方法和显示装置
KR20130098709A (ko) 박막트랜지스터 기판 및 이의 제조 방법
CN103715135B (zh) 一种过孔及其制作方法、阵列基板
CN111508976A (zh) 基板及其制备方法、显示装置
CN104409514A (zh) 一种薄膜晶体管结构、其制作方法及相关装置
CN104638016A (zh) 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant