CN114442391B - 阵列基板及显示面板 - Google Patents

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Abstract

本申请公开了一种阵列基板及显示面板，该阵列基板包括多个阵列排布的像素单元，每一像素单元包括薄膜晶体管；薄膜晶体管包括栅极和漏极，其中，栅极和漏极之间具有第一重叠区及非重叠区，第一重叠区与非重叠区相邻，位于第一重叠区的漏极的横截面宽度小于位于非重叠区的漏极的横截面宽度。该阵列基板可以减小薄膜晶体管的栅极和漏极之间的寄生电容，提升显示效果。

Description

阵列基板及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种阵列基板及显示面板。
背景技术
目前显示面板主要包括两大类：液晶显示面板和有机发光二极管显示面板。在显示面板技术中，薄膜晶体管是显示面板的核心部件，一般呈阵列排布制作在基板上，作为显示面板像素单元的开关器件。薄膜晶体管包括：栅极、源极、漏极和有源层，源极和漏极分别与有源层连接，当对栅极施加电压后，随着栅极电压增加，有源层表面将由耗尽层转变为电子积累层，形成反型层，当达到强反型时(即达到开启电压时)，有源层有载流子移动实现源极和漏极之间的导通。就结构而言，根据栅极的位置，薄膜晶体管通常分为顶栅和底栅两种结构。
在阵列基板中的薄膜晶体管中，栅极与漏极之间会形成寄生电容，影响像素电压的跳变，是影响显示质量的重要因素，其中寄生电容的大小与薄膜晶体管中栅极与漏极的重叠面积成正相关。现有技术中，薄膜晶体管的栅极和漏极之间的寄生电容大，当用于液晶显示器时，导致实际驱动中像素电压浮动大，影响显示效果。
有鉴于此，本领域亟需一种阵列基板及显示面板，以减小薄膜晶体管的栅极和漏极之间的寄生电容，提升显示效果。
发明内容
本申请提供一种阵列基板及显示面板，能够减小薄膜晶体管的栅极和漏极之间的寄生电容，提升显示效果。
第一方面，本申请实施例提供一种阵列基板，包括多个阵列排布的像素单元，每一所述像素单元包括薄膜晶体管；所述薄膜晶体管包括栅极和漏极，其中，所述栅极和所述漏极之间具有第一重叠区及非重叠区，所述第一重叠区与所述非重叠区相邻，位于所述第一重叠区的所述漏极的面积小于位于所述非重叠区的所述漏极的面积。
可选地，在本申请的一些实施例中，所述栅极和所述漏极之间还具有第二重叠区，所述第二重叠区位于所述第一重叠区远离所述非重叠区的一侧。
可选地，在本申请的一些实施例中，位于所述第二重叠区的所述漏极的横截面宽度小于或等于位于所述第一重叠区的所述漏极的横截面宽度。
可选地，在本申请的一些实施例中，位于所述第一重叠区的所述漏极的横截面宽度小于位于所述非重叠区的所述漏极的横截面宽度。
可选地，在本申请的一些实施例中，位于所述第一重叠区的所述漏极的横截面宽度沿远离所述非重叠区的方向逐渐变小。
可选地，在本申请的一些实施例中，位于所述第一重叠区的所述漏极的横截面形状为方形。
可选地，在本申请的一些实施例中，位于所述第二重叠区的所述漏极的面积小于位于所述第一重叠区的所述漏极的面积。
可选地，在本申请的一些实施例中，位于所述非重叠区的所述漏极的横截面长度大于位于所述第一重叠区的所述漏极的横截面长度，和/或，位于所述非重叠区的所述漏极的横截面长度大于位于所述第二重叠区的所述漏极的横截面长度。
可选地，在本申请的一些实施例中，位于所述非重叠区的所述漏极的横截面长度与位于所述第一重叠区的所述漏极的横截面长度以及位于所述第二重叠区的所述漏极的横截面长度均相等。
另一方面，本申请提供一种显示面板，包括彩膜基板和上述的阵列基板，所述彩膜基板与所述阵列基板相对设置。
本申请提供一种阵列基板及显示面板，该阵列基板包括多个阵列排布的像素单元，每一所述像素单元包括薄膜晶体管；所述薄膜晶体管包括栅极和漏极，其中，所述栅极和所述漏极之间具有第一重叠区及非重叠区，所述第一重叠区与所述非重叠区相邻，位于所述第一重叠区的所述漏极的面积小于位于所述非重叠区的所述漏极的面积。本申请的阵列基板通过减小位于第一重叠区的漏极的面积，也即漏极与栅极的正对面积，以减小薄膜晶体管的栅极和漏极之间的寄生电容，提升显示效果。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1a是本申请实施例提供的第一种阵列基板的俯视图；
图1b是图1a阵列基板中薄膜晶体管的俯视图；
图1c是本申请实施例提供的薄膜晶体管的剖视图；
图2a是本申请实施例提供的第二种阵列基板的俯视图；
图2b是图2a阵列基板中薄膜晶体管的俯视图；
图3a是本申请实施例提供的第三种阵列基板的俯视图；
图3b是图3a阵列基板中薄膜晶体管的俯视图；
图4a是本申请实施例提供的第四种阵列基板的俯视图；
图4b是图4a阵列基板中薄膜晶体管的俯视图；
图5a是本申请实施例提供的第五种阵列基板的俯视图；
图5b是图5a阵列基板中薄膜晶体管的俯视图；
图6是本申请实施例提供的显示面板的剖视图。
其中，
100/200/300/400/500、阵列基板，10、像素单元，20、薄膜晶体管，21、栅极，22、漏极，23、源极，201、第一重叠区，202、非重叠区，203、第二重叠区，24、像素电极，30、数据线，40、扫描线，600、显示面板，610、基板，620、栅极绝缘层，630、半导体层，640、彩膜基板。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请实施例提供一种阵列基板及显示面板，能够解决寄生电容对像素单元产生垂直串扰导致的显示异常问题。以下分别进行详细说明。需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。另外，在本申请的描述中，术语“包括”是指“包括但不限于”。术语“第一”、“第二”、“第三”等仅仅作为标示使用，其用于区别不同对象，而不是用于描述特定顺序。
请参阅图1a和图1b，图1a是本申请实施例提供的第一种阵列基板的俯视图；
图1b是图1a阵列基板中薄膜晶体管20的俯视图；图1c是本申请实施例提供的薄膜晶体管的剖视图。如图1a和图1b所示，本申请实施例提供一种阵列基板100，包括多个阵列排布的像素单元10，每一像素单元10包括薄膜晶体管20；薄膜晶体管20包括栅极21和漏极22，其中，栅极21和漏极22之间具有第一重叠区201及非重叠区202，第一重叠区201与非重叠区202相邻，位于第一重叠区201的漏极22的面积小于位于非重叠区202的漏极22的面积。
本申请的阵列基板100通过减小位于第一重叠区201的漏极22的面积，也即漏极22与栅极21的正对面积，以减小薄膜晶体管20的栅极21和漏极22之间的寄生电容，提升显示效果。
在本申请实施例中，如图1a所示阵列基板100还包括多条数据线30、多条扫描线40，每一像素单元10还包括像素电极24，薄膜晶体管20还包括源极23。其中，薄膜晶体管20的源极23与数据线30电性连接；薄膜晶体管20的栅极21与扫描线40电性连接；薄膜晶体管20的漏极22与像素电极24电性连接。
在本申请实施例中，位于第一重叠区201的漏极22的横截面宽度沿远离非重叠区202的方向逐渐变小。也即，第一重叠区201的漏极22的横截面形状为梯形。这样的设计，可以在保证漏极22不发生断裂的条件下，缩窄位于第一重叠区201的漏极22的横截面宽度，也即与栅极21的重叠面积，进而减小漏极22与栅极21之间的寄生电容，提升显示效果。
在本申请实施例中，如图1b所示，栅极21和漏极22之间还具有第二重叠区203，第二重叠区203位于第一重叠区201远离非重叠区202的一侧。其中，位于第二重叠区203的漏极22的横截面宽度小于或等于位于第一重叠区201的漏极22的横截面宽度。进一步地，位于第一重叠区201的漏极22的横截面宽度小于位于非重叠区202的漏极22的横截面宽度。这样的设计，在保证漏极22不发生断裂的条件下，减小漏极22与栅极21的重叠面积，进而减小漏极22与栅极21之间的寄生电容，同时，漏极22面积的减小，可以减小漏极22所在金属层的遮光影响，降低漏极22对像素单元10发光亮度的干扰，提高阵列基板100的开口率和透光率，提升显示效果。
需要说明的是，本领域技术人员在保证不会因为过薄而断裂或者损坏，保证半导体正常导通的条件下可以根据实际需要对栅极21的厚度进行适当调整，其中，栅极21位于第一重叠区201的厚度为D1，栅极21位于第二重叠区203的厚度为D2，栅极21与漏极22非重叠的区域的厚度为D3，且位于第一重叠区201的栅极21的厚度D1与位于第二重叠区203的栅极21厚度D2可以相同，也可以不同，如图1c所示，位于第一重叠区201的栅极21的厚度D1小于位于第二重叠区203的栅极21厚度D2，栅极21与漏极22非重叠的区域的厚度为D3大于位于第二重叠区203的栅极21厚度D2，即D3＞D2＞D1。具体地，位于第一重叠区201的栅极21的厚度D1也可以等于位于第二重叠区203的栅极21厚度D2，且位于第一重叠区201的栅极21的厚度D1和位于第二重叠区203的栅极21厚度D2均小于位于与漏极22非重叠的区域的栅极21的厚度D3，即D3＞D2，D2＝D1。
如图1c所示，位于非重叠区202的漏极22的厚度H3大于位于第一重叠区201的漏极22的厚度H1，位于第一重叠区201的漏极22的厚度H1大于位于第二重叠区203的漏极22的厚度H2。具体地，位于第一重叠区201的漏极22的厚度H1也可以等于位于第二重叠区203的漏极22的厚度H2。这样的设计，使得位于第一重叠区201的漏极22与位于第二重叠区203的漏极22与对应的位于第一重叠区201/第二重叠区203的栅极21之间的距离增大，寄生电容可以进一步减少，有利于提升阵列基板100的高分辨率和开口率，提升显示效果。
本申请提供的阵列基板100，通过减小漏极22与栅极21重叠区域的漏极22的面积，降低栅极21与漏极22重叠区域的栅极21的厚度，减小栅极21与漏极22之间的寄生电容，提高阵列基板100的开口率和透光率，提升显示效果。
作为本申请的一个具体实施方式，请参阅图2a和2b，图2a是本申请实施例提供的第二种阵列基板的俯视图；图2b是图2a阵列基板中薄膜晶体管20的俯视图。如图2a和2b所示，本申请提供一种阵列基板200，阵列基板200相较于阵列基板100的区别点在于：位于第一重叠区201的漏极22的横截面形状为方形。
在本申请实施例中，阵列基板200中的薄膜晶体管20包括栅极21和漏极22，其中，栅极21和漏极22之间具有第一重叠区201及非重叠区202，第一重叠区201与非重叠区202相邻，位于第一重叠区201的漏极22的面积小于位于非重叠区202的漏极22的面积。
在本申请实施例中，如图2a所示阵列基板200还包括多条数据线30、多条扫描线40，每一像素单元10还包括像素电极24，薄膜晶体管20还包括源极23。其中，薄膜晶体管20的源极23与数据线30电性连接；薄膜晶体管20的栅极21与扫描线40电性连接；薄膜晶体管20的漏极22与像素电极24电性连接。
在本申请实施例中，栅极21和漏极22之间还具有第二重叠区203，第二重叠区203位于第一重叠区201远离非重叠区202的一侧。其中，位于第二重叠区203的漏极22的横截面宽度小于或等于位于第一重叠区201的漏极22的横截面宽度。进一步地，位于第一重叠区201的漏极22的横截面宽度小于位于非重叠区202的漏极22的横截面宽度。这样的设计，在保证漏极22不发生断裂的条件下，减小漏极22与栅极21的重叠面积，进而减小漏极22与栅极21之间的寄生电容，同时，漏极22面积的减小，可以减小漏极22所在金属层的遮光影响，降低漏极22对像素单元10发光亮度的干扰，提高阵列基板200的开口率和透光率，提升显示效果。
本申请提供的阵列基板200，相较于阵列基板100进一步减小漏极22与栅极21的重叠面积，进而减小漏极22与栅极21之间的寄生电容，同时，漏极22面积的减小，可以减小漏极22所在金属层的遮光影响，降低漏极22对像素单元10发光亮度的干扰，提高阵列基板200的开口率和透光率，提升显示效果。
作为本申请的一个具体实施方式，请参阅图3a和3b，图3a是本申请实施例提供的第三种阵列基板的俯视图；图3b是图3a阵列基板中薄膜晶体管20的俯视图。如图3a和3b所示，本申请提供一种阵列基板300，阵列基板300相较于阵列基板100的区别点在于：位于第二重叠区203的漏极22的面积小于位于第一重叠区201的漏极22的面积。具体地，位于第一重叠区201的漏极22沿远离非重叠区202的方向呈两段式缩窄，可选地，也可以呈三段式、四段式或多段式缩窄。
在本申请实施例中，阵列基板300中的薄膜晶体管20包括栅极21和漏极22，其中，栅极21和漏极22之间具有第一重叠区201及非重叠区202，第一重叠区201与非重叠区202相邻，位于第一重叠区201的漏极22的面积小于位于非重叠区202的漏极22的面积。
在本申请实施例中，如图3a所示阵列基板300还包括多条数据线30、多条扫描线40，每一像素单元10还包括像素电极24，薄膜晶体管20还包括源极23。其中，薄膜晶体管20的源极23与数据线30电性连接；薄膜晶体管20的栅极21与扫描线40电性连接；薄膜晶体管20的漏极22与像素电极24电性连接。
在本申请实施例中，栅极21和漏极22之间还具有第二重叠区203，第二重叠区203位于第一重叠区201远离非重叠区202的一侧。其中，位于第二重叠区203的漏极22的横截面宽度小于或等于位于第一重叠区201的漏极22的横截面宽度。进一步地，位于第一重叠区201的漏极22的横截面宽度小于位于非重叠区202的漏极22的横截面宽度。这样的设计，在保证漏极22不发生断裂的条件下，减小漏极22与栅极21的重叠面积，进而减小漏极22与栅极21之间的寄生电容，同时，漏极22面积的减小，可以减小漏极22所在金属层的遮光影响，降低漏极22对像素单元10发光亮度的干扰，提高阵列基板300的开口率和透光率，提升显示效果。
本申请提供的阵列基板300，相较于阵列基板100进一步减小漏极22与栅极21的重叠面积，进而减小漏极22与栅极21之间的寄生电容，同时，漏极22面积的减小，可以减小漏极22所在金属层的遮光影响，降低漏极22对像素单元10发光亮度的干扰，提高阵列基板300的开口率和透光率，提升显示效果。
作为本申请的一个具体实施方式，请参阅图4a和4b，图4a是本申请实施例提供的第四种阵列基板的俯视图；图4b是图4a阵列基板中薄膜晶体管20的俯视图。如图4a和4b所示，本申请提供一种阵列基板400，阵列基板400相较于阵列基板100的区别点在于：位于非重叠区202的漏极22的横截面长度大于位于第一重叠区201的漏极22的横截面长度，和/或，位于非重叠区202的漏极22的横截面长度大于位于第二重叠区203的漏极22的横截面长度。
在本申请实施例中，阵列基板400中的薄膜晶体管20包括栅极21和漏极22，其中，栅极21和漏极22之间具有第一重叠区201及非重叠区202，第一重叠区201与非重叠区202相邻，位于第一重叠区201的漏极22的面积小于位于非重叠区202的漏极22的面积。
在本申请实施例中，如图4a所示阵列基板400还包括多条数据线30、多条扫描线40，每一像素单元10还包括像素电极24，薄膜晶体管20还包括源极23。其中，薄膜晶体管20的源极23与数据线30电性连接；薄膜晶体管20的栅极21与扫描线40电性连接；薄膜晶体管20的漏极22与像素电极24电性连接。
在本申请实施例中，优选地，位于非重叠区202的漏极22的横截面长度大于位于第一重叠区201的漏极22的横截面长度和位于第二重叠区203的漏极22的横截面长度，其中，位于第一重叠区201的漏极22的横截面长度和位于第二重叠区203的漏极22的横截面长度不相等。
在本申请实施例中，栅极21和漏极22之间还具有第二重叠区203，第二重叠区203位于第一重叠区201远离非重叠区202的一侧。其中，位于第二重叠区203的漏极22的横截面宽度小于或等于位于第一重叠区201的漏极22的横截面宽度。进一步地，位于第一重叠区201的漏极22的横截面宽度小于位于非重叠区202的漏极22的横截面宽度。这样的设计，在保证漏极22不发生断裂的条件下，减小漏极22与栅极21的重叠面积，进而减小漏极22与栅极21之间的寄生电容，同时，漏极22面积的减小，可以减小漏极22所在金属层的遮光影响，降低漏极22对像素单元10发光亮度的干扰，提高阵列基板400的开口率和透光率，提升显示效果。
作为本申请的一个具体实施方式，请参阅图5a和5b，图5a是本申请实施例提供的第五种阵列基板的俯视图；图5b是图5a阵列基板中薄膜晶体管20的俯视图。如图3a和3b所示，本申请提供一种阵列基板500，阵列基板500相较于阵列基板100的区别点在于：位于非重叠区202的漏极22的横截面长度与位于第一重叠区201的漏极22的横截面长度以及位于第二重叠区203的漏极22的横截面长度均相等。
在本申请实施例中，阵列基板500中的薄膜晶体管20包括栅极21和漏极22，其中，栅极21和漏极22之间具有第一重叠区201及非重叠区202，第一重叠区201与非重叠区202相邻，位于第一重叠区201的漏极22的面积小于位于非重叠区202的漏极22的面积。
在本申请实施例中，如图5a所示阵列基板500还包括多条数据线30、多条扫描线40，每一像素单元10还包括像素电极24，薄膜晶体管20还包括源极23。其中，薄膜晶体管20的源极23与数据线30电性连接；薄膜晶体管20的栅极21与扫描线40电性连接；薄膜晶体管20的漏极22与像素电极24电性连接。
在本申请实施例中，栅极21和漏极22之间还具有第二重叠区203，第二重叠区203位于第一重叠区201远离非重叠区202的一侧。其中，位于第二重叠区203的漏极22的横截面宽度小于或等于位于第一重叠区201的漏极22的横截面宽度。进一步地，位于第一重叠区201的漏极22的横截面宽度小于位于非重叠区202的漏极22的横截面宽度。这样的设计，在保证漏极22不发生断裂的条件下，减小漏极22与栅极21的重叠面积，进而减小漏极22与栅极21之间的寄生电容，同时，漏极22面积的减小，可以减小漏极22所在金属层的遮光影响，降低漏极22对像素单元10发光亮度的干扰，提高阵列基板500的开口率和透光率，提升显示效果。
请参阅图6，图6是本申请实施例提供的显示面板的剖视图。如图6所示，本申请提供一种显示面板600，包括彩膜基板640和上述的阵列基板，阵列基板还包括衬底基板610。
在本申请实施例中，衬底基板610的材质可为玻璃、石英、有机聚合物、或是不透光/反射材料(例如：导电材料、晶圆、陶瓷、或其它可适用的材料)、或是其它可适用的材料。
在本申请实施例中，显示面板600还包括栅极21、栅极绝缘层620、半导体层630、源极23、漏极22。其中，栅极21设于衬底基板610上，栅极绝缘层620覆盖栅极21，半导体层630设于栅极绝缘层620上，源极23和漏极22同层设置于半导体层630上。
在本申请实施例中，栅极21和漏极22之间具有第一重叠区201和第二重叠区203，第二重叠区203位于第一重叠区201远离非重叠区202的一侧。其中，位于第二重叠区203的漏极22的横截面宽度小于或等于位于第一重叠区201的漏极22的横截面宽度。进一步地，位于第一重叠区201的漏极22的横截面宽度小于位于非重叠区202的漏极22的横截面宽度。这样的设计，在保证漏极22不发生断裂的条件下，减小漏极22与栅极21的重叠面积，进而减小漏极22与栅极21之间的寄生电容，同时，漏极22面积的减小，可以减小漏极22所在金属层的遮光影响，降低漏极22对像素单元10发光亮度的干扰，提高阵列基板的开口率和透光率，提升显示效果。
需要说明的是，本领域技术人员在保证不会因为过薄而断裂或者损坏，保证半导体正常导通的条件下可以根据实际需要对栅极21的厚度进行适当调整，其中，栅极21位于第一重叠区201的厚度为D1，栅极21位于第二重叠区203的厚度为D2，栅极21与漏极22非重叠的区域的厚度为D3，且位于第一重叠区201的栅极21的厚度D1与位于第二重叠区203的栅极21厚度D2可以相同，也可以不同，如图6所示，位于第一重叠区201的栅极21的厚度D1小于位于第二重叠区203的栅极21厚度D2，栅极21与漏极22非重叠的区域的厚度为D3大于位于第二重叠区203的栅极21厚度D2，即D3＞D2＞D1。具体地，位于第一重叠区201的栅极21的厚度D1也可以等于位于第二重叠区203的栅极21厚度D2，且位于第一重叠区201的栅极21的厚度D1和位于第二重叠区203的栅极21厚度D2均小于位于与漏极22非重叠的区域的栅极21的厚度D3，即D3＞D2，D2＝D1。
如图6所示，位于非重叠区202的漏极22的厚度H3大于位于第一重叠区201的漏极22的厚度H1，位于第一重叠区201的漏极22的厚度H1大于位于第二重叠区203的漏极22的厚度H2。具体地，位于第一重叠区201的漏极22的厚度H1也可以等于位于第二重叠区203的漏极22的厚度H2。这样的设计，使得位于第一重叠区201的漏极22与位于第二重叠区203的漏极22与对应的位于第一重叠区201/第二重叠区203的栅极21之间的距离增大，寄生电容可以进一步减少，有利于提升阵列基板100的高分辨率和开口率，提升显示效果。
本申请提供一种阵列基板及显示面板，该阵列基板包括多个阵列排布的像素单元10，每一所述像素单元10包括薄膜晶体管20；所述薄膜晶体管20包括栅极21和漏极22，其中，所述栅极21和所述漏极22之间具有第一重叠区201及非重叠区202，所述第一重叠区201与所述非重叠区202相邻，位于所述第一重叠区201的所述漏极22的面积小于位于所述非重叠区202的所述漏极22的面积。本申请的阵列基板通过减小位于第一重叠区201的漏极22的面积，也即漏极22与栅极21的正对面积，以减小薄膜晶体管20的栅极21和漏极22之间的寄生电容；同时，降低位于第一重叠区201的栅极21的厚度D1，使位于第一重叠区201域的栅极21和漏极22之间的距离增大，进而进一步减小薄膜晶体管20的栅极21和漏极22之间的寄生电容，提升显示效果。
以上对本申请实施例所提供的一种阵列基板及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本申请的限制。

Claims (3)

1.一种阵列基板，其特征在于，包括多个阵列排布的像素单元，每一所述像素单元包括薄膜晶体管；所述薄膜晶体管包括栅极和漏极，其中，
所述栅极和所述漏极之间具有第一重叠区及非重叠区，所述第一重叠区与所述非重叠区相邻，位于所述第一重叠区的所述漏极的横截面宽度小于位于所述非重叠区的所述漏极的横截面宽度；
所述栅极和所述漏极之间还具有第二重叠区，所述第二重叠区位于所述第一重叠区远离所述非重叠区的一侧；位于所述第二重叠区的所述漏极的横截面宽度小于位于所述第一重叠区的所述漏极的横截面宽度；其中，位于所述第一重叠区的所述漏极的横截面形状为方形，或者，位于所述第一重叠区的所述漏极的横截面宽度沿远离所述非重叠区的方向逐渐变小；
位于所述第一重叠区的所述漏极的横截面长度等于位于所述第二重叠区的所述漏极的横截面长度；位于所述第一重叠区的所述栅极的厚度小于位于所述第二重叠区的所述栅极的厚度，位于所述第二重叠区远离所述第一重叠区一侧的所述栅极的厚度大于位于所述第二重叠区的所述栅极的厚度，位于所述非重叠区的所述漏极的厚度大于位于所述第一重叠区的漏极的厚度，位于所述第一重叠区的漏极的厚度大于位于所述第二重叠区的所述漏极的厚度。
2.根据权利要求1所述的阵列基板，其特征在于，位于所述第二重叠区的所述漏极的面积小于位于所述第一重叠区的所述漏极的面积。
3.一种显示面板，其特征在于，包括彩膜基板和权利要求1或2所述的阵列基板，所述彩膜基板与所述阵列基板相对设置。
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