CN106129097B - 像素结构及其显示面板 - Google Patents
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Abstract
一种像素结构，具有第一薄膜晶体管与第一储存电容，设置于可挠性基板上。第一薄膜晶体管具有栅极，第一储存电容具有电容电极。电容电极下方具有相对应的第一导电电极，且电容电极与第一导电电极的垂直投影于基板上的投影至少一部分重叠。
Description
技术领域
本发明涉及一种像素结构及其显示面板。
背景技术
在各种平面显示器中，有机发光显示器(Organic Light Emitting Display，简称OLED)因具有视角广、色彩对比效果好、响应速度快及成本低等优点，可望成为下一代的平面显示器的主流。
有机发光显示器，为了维持所需要的储存电容，往往需要保留足够的面积，储存电容的设置将导致的有效发光区(有效发光区)变的很小，产生开口率较小的问题。而且随着OLED产品分辨率增加，同时画面品质需求提升，像素尺寸越来越小，像素电路越来越复杂。如何在不增加储存电容平面面积的情况下，又可以维持电容容量，同时提升像素电路驱动的稳定性，是本领域持续努力的目标。
发明内容
本发明提供一种像素结构，其包括可挠性基板(flexible substrate)、缓冲层、第一导电电极、第一保护层、半导体层、栅极绝缘层、电极层、栅极、电容电极层、第二保护层、源极与漏极以及像素电极。缓冲层，设置于可挠性基板。第一导电电极，设置于缓冲层上。第一保护层，设置于第一导电电极上。半导体层，设置于该第一保护层上。栅极绝缘层，设置于半导体层上，栅极绝缘层具有第一贯孔与一第二贯孔。栅极，设置于栅极绝缘层上。电极层，设置于栅极绝缘层上，且电极层具有至少一栅极与至少一电容电极。其中，栅极与半导体层垂直投影于该可挠性基板上的投影部分重叠，电容电极与第一导电电极垂直投影于该可挠性基板上的投影至少一部分重叠。其中电容电极、半导体层与第一导电电极其中至少二者耦合成储存电容。第二保护层，设置于栅极、电容电极与栅极绝缘层上，第二保护层与栅极绝缘层具有第一贯孔与第二贯孔。源极与漏极，分别设置于第二保护层上且相互分隔，源极与漏极通过第一贯孔与第二贯孔与半导体层接触。像素电极，设置于第二保护层上，且其与源极或漏极连接。
本发明的一实施例中，半导体层的材料包含多晶硅。
本发明的一实施例中，还包括第二导电电极，设置于缓冲层上，且第二导电电极与栅极的垂直投影于可挠性基板上的投影至少一部分重叠。
本发明的一实施例中，半导体层未延伸至电容电极下方。
本发明的一实施例中，至少部分半导体层延伸至电容电极下方，
电容电极及位于电容电极下方的半导体层垂直投影于可挠性基板上的投影至少一部分重叠，其中，位于电容电极下方的半导体层为掺杂半导体层。
本发明的一实施例中，第一保护层与栅极绝缘层具有至少一连接孔，电容电极通过连接孔与第一导电电极连接。
本发明的多个实施例中，还包括第三保护层，设置于源极、漏极与第二保护层上。第三保护层具有第三贯孔。其中，像素电极通过第三贯孔与源极或漏极接触。
本发明的一实施例中，还包含像素定义层，设置于第三保护层上，且像素定义层具有一开口，以使像素电极位于开口中。
本发明的一实施例中，还包括有机平坦层设置于部分第三保护层上。
本发明的一实施例中，第一导电电极为浮置电极。
本发明的一实施例中，第一导电电极与电容电极垂直投影于可挠性基板上的投影形状或图案实质上相同。
本发明的一实施例中，电容电极与第一导电电极耦合成储存电容。
本发明的一实施例中，储存电容包括第一储存电容与第二储存电容，其中电容电极层与半导体层耦合为第一储存电容，半导体层与第一导电电极耦合为第二储存电容。
本发明的显示面板包含多个像素结构、另一基板与显示介质层。该些像素结构至少一部分包含如本发明实施例其中之一所述的像素结构。另一基板，设置于该可挠性基板的对向。显示介质层，设置于另一基板与可挠性基板之间。
附图说明
图1绘示本发明一实施例的有机发光二极管显示面板之像素结构的等效电路示意图。
图2绘示本发明第一实施例的像素结构的剖面示意图。
图3绘示本发明第一实施例的变化实施例之像素结构的剖面示意图。
图4绘示本发明第二实施例的像素结构的剖面示意图。
图5绘示本发明第三实施例的像素结构的剖面示意图。
图6绘示本发明第四实施例的显示面板的剖面示意图。
附图标记说明：
10、11、12、13 像素结构 102 第一缓冲层
100 可挠性基板 104 第二缓冲层
B 缓冲层 106 第一导电电极
108 第一保护层 P1 第一贯孔
SE 半导体层 GI 栅极绝缘层
G1、G2、GE 栅极 201 电极层
110 第二保护层 112 第三保护层
114 有机平坦层 116 像素定义层
S1、S2、S 源极 D1、D2、D 漏极
P1 第一贯孔 PE 像素电极
P2 第二贯孔 O 接触孔
P3 第三贯孔 130 开孔
C、Cst 储存电容 C1 第一储存电容
C2 第二储存电容 T 薄膜晶体管
Ta 开关薄膜晶体管 Tb 驱动薄膜晶体管
206 第二导电电极 Vdd 电源线
Xn 扫描线 Yn 数据线
CH 通道区 SE1、SE2 掺杂区
120 另一基板 122 显示介质层
201a 电容电极
具体实施方式
为使本领域技术人员能更进一步了解本发明，下文特列举本发明的数个实施例，并配合说明书附图，详细说明本发明的构成内容及所欲实现的技术效果。附图所画各元件层别，厚度仅为参考，并不代表各元件层别的相对厚度。
图1是根据本发明一实施例的有机发光二极管显示面板的像素结构的等效电路示意图。请参照图1，有机发光二极管显示面板的像素结构包括有机发光二极管OLED、数据线Yn、扫描线Xn、开关薄膜晶体管Ta、驱动薄膜晶体管Tb以及储存电容Cst。开关薄膜晶体管Ta的栅极G1耦接至扫瞄线Xn，第一电极S1耦接至数据线Yn，且第二电极D1耦接至驱动薄膜晶体管Tb的栅极G2。驱动薄膜晶体管Tb的第二电极D2耦接至有机发光二极管OLED，第一电极S2则与电源线Vdd耦接。储存电容Cst的其中一端电极与驱动薄膜晶体管Tb的第二电极D2电性连接，且储存电容Cst的另一端电极则与开关薄膜晶体管Ta的第二电极D1电性连接。在本实施例中，所述像素结构是以应用于电致发光显示面板，例如：有机电致发光显示面板的像素结构且具有2个薄膜晶体管以及1个电容(2T1C)的架构为例来说明，但本发明不限于此。在其他实施例中，此像素结构也可以是具有三个薄膜晶体管以上(例如6T1C、5T1C、3T1C的结构)、1T1C的结构或是其他种薄膜晶体管以及电容器的组合，且此像素结构也可以应用于其他种显示面板，例如是液晶显示面板、电泳显示面板、电浸润显示面板或是其他种显示面板。另外，为了简洁说明以下实施例，图2、图3、图4与图5的剖面图是针对2T1C的像素结构中的驱动薄膜晶体管Tb与储存电容Cst的剖面来说明，但不限于此。
图2绘示本发明第一实施例的像素结构10。第一实施例的像素结构10。像素结构10包括可挠性基板100、缓冲层B、第一导电电极106、第一保护层108、半导体层SE、栅极绝缘层GI、栅极GE、电极层201、第二保护层110、源极S与漏极D以及像素电极PE。可挠性基板100，其材质可包括例如聚亚酰胺(polyimide,PI)、聚对苯二甲酸乙二酯(polyethyleneterephthalate,PET)、聚萘二甲酸乙二酯(polyethylene naphthalate,PEN)、聚酰胺(Polyamide,PA)等有机材料，但不以此为限。为了让显示面板具备挺性，可于可挠性基板100的外表面通过静电或粘胶贴附其它种类的支撑基板，例如：玻璃、石英、陶瓷、金属、合金或其它合适的材料。缓冲叠层B，选择性地包括第一缓冲层102与第二缓冲层104，设置于基板100的内表面上。缓冲层B的材料包括包含无机材料(例如：氧化硅、氮化硅、氮氧化硅或其它合适的材料)、有机材料(例如：聚亚酰胺(polyimide,PI)、聚对苯二甲酸乙二酯(polyethylene terephthalate,PET)、聚萘二甲酸乙二酯(polyethylene naphthalate,PEN)、或其它合适的材料)、或其它合适的材料、或上述的组合。缓冲层B的数目可依据实际需求做调整。本实施例缓冲层B的第一缓冲层102与第二缓冲层104仅为举例而言，缓冲层B数目大于1，应当都在本实施例公开范围内。较佳地，缓冲层B包含第一缓冲层102与第二缓冲层104且前述的材料，分别以氮化硅及氧化硅范例，可做为阻止可挠性基板100的杂质进入后续的膜层中，且也可以增加后续膜层与可挠性基板100的附着力。
第一导电电极106，设置于缓冲层B上。其中，第一导电电极106，较佳地，为浮置(folating)或浮接电极，即第一导电电极106未连接至其它电位。于其它实施例中，第一导电电极106可选择连接至固定电位，例如：接地或共通电位。第一导电电极106可为单层或多层，且其材料可选自于非透光导电材料(例如：铝、铜、银、铬、钛、钼、或其它合适的材料、或上述材料的合金)、透明导电材料但并不以此为限而可使用其他具有导电性质的材料。第一保护层108，设置于第一导电层106上。第一保护层108可为单层或多层，且其材料包含无机材料(例如：氧化硅、氮化硅、氮氧化硅、其它合适的材料、或上述的组合)、有机材料(例如：光致抗蚀剂、聚酰亚胺(polyimide，PI)、苯并环丁烯(BCB)、环氧树脂(Epoxy)、过氟环丁烷(PFCB)、其它合适的材料、或上述的组合)、或其它合适的材料、或上述的组合。半导体层SE，设置于第一保护层108上。必需说明的是，本实施例中，半导体层SE会从预定形成薄膜晶体管处，例如图2中的薄膜晶体管T处，延伸至第一导电电极106的上方。预定形成薄膜晶体管处的半导体层SE具有通道区CH以及二个分别位于通道区CH二侧的掺杂区(或称为欧姆接触区)SE1与SE2，且通道区CH为本征区、非掺杂区或为了某些调控薄膜晶体管状况下会很微量的掺杂浓度小于或实质上等于轻掺杂区(LDD)。较佳地，延伸至第一导电电极106上方的半导体层SE为掺杂区SE2或称为掺杂半导体，可做为类似于导电电极之用。其中，半导体层SE材料较佳由多晶硅组成，但于其他应用中半导体层SE也可包括非晶硅、微晶硅、单晶硅、有机半导体材料、氧化物半导体材料(例如：铟锌氧化物、铟锗锌氧化物、或是其它合适的材料、或上述的组合)、或其它合适的材料、或含有掺杂物(dopant)于上述材料中、或上述的组合。
接着，栅极绝缘层GI，设置于半导体层SE上。其中，栅极绝缘层GI可为单层或多层结构，且其材料可选自第一保护层108的材料，而二者的材料可实质上相同或不同。电极层201，设置于栅极绝缘层GI上。半导体层SE具有掺杂区SE1、SE2与通道区CH。电极层201包含至少一栅极GE与至少一电容电极201a分别设置于栅极绝缘层GI上，且栅极GE与电容电极201a较佳地相分隔。电极层201的材料可为单层或多层，且其材料可选自第一导电电极106所述的材料，而二者的材料可实质上相同或不同。栅极GE与电容电极201a，较佳地为同一道制程或膜层形成，但并不以此为限。其中，栅极GE与半导体层SE垂直投影于可挠性基板100上的投影部分重叠，即栅极GE对应且重叠于半导体层SE的通道区CH，而电容电极201a与该第一导电电极106垂直投影于可挠性基板100上的投影至少一部分重叠。较佳地，第一导电电极106与电容电极201a垂直投影于可挠性基板100上的投影形状或图案实质上相同，可使得开口率变小幅度较为轻微，但不限于此，二者亦可不同。必需说明的是，半导体层SE(例如：掺杂区SE2或称为掺杂半导体)延伸至第一导电电极106的上方，位于此处半导体层SE下方的第一导电电极106可用以防止可挠性基板100于后续高温制程时逸出其所含的杂质而进入半导体层SE中，同时可避免半导体层SE的应力受到缓冲层B的影响，进而提升导体层SE的良率。更进一步来说，电容电极201a、半导体层SE与第一导电电极106其中至少二者耦合成一储存电容C，本实施例以储存电容C包含第一储存电容C1与第二储存电容C2为范例，即电容电极201a与半导体层SE(例如：掺杂区SE2或称为掺杂半导体)耦合成储存电容C1以及半导体层SE(例如：掺杂区SE2或称为掺杂半导体)与第一导电电极106耦合成储存电容C2，因为半导体层SE良率提升，进而可以提升像素结构10的电容值。
第二保护层110，设置于栅极GE、电容电极201a与栅极绝缘层GI上。栅极绝缘层GI与第二保护层具有对应的第一贯孔P1与第二贯孔P2。详细来说，栅极绝缘层GI与第二保护层110对应的第一贯孔T1与第二贯孔T2，可为于同一步骤形成，但并不以此为限。第二保护层110可为单层或多层，且其材料可选自栅极绝缘层GI的材料，且二者实质上相同或不同，而第二保护层110材料可与第一保护层108实质上相同或不同。
源极S与漏极D，分别设置于第二保护层201上，源极S与漏极D分别通过第一贯孔P1与第二贯孔P2与半导体层SE接触。因此，栅极GE、该源极S、漏极D以及夹设于栅极GE、源极S与漏极D之间的半导体层SE构成薄膜晶体管T(例如：开关薄膜晶体管Ta或驱动薄膜晶体管Tb)。像素电极PE，设置于第三保护层112上，且像素电极PE与源极S或漏极D连接。于本实施例中，可选择性的包含第三保护层112设置于源极S、漏极D与第二保护层110上，第三保护层112具有至少一第三贯孔P3，则像素电极PE通过第三贯孔P3与源极S或漏极D连接。第三保护层112可为单层或多层，且其材料可选自第二保护层110所述的材料，且二者实质上相同或不同。于本实施例中，可选择性的包含有机平坦层114，设置于第三保护层112上。若于本实施例中，第三保护层112与有机平坦层114皆设置于第二保护层112上，则像素电极PE会设置于有机平坦层114上，且第三保护层112与有机平坦层114具有第三贯孔P3，像素电极PE经由第三贯孔P3连接源极S或漏极D，因此，可依据实际需求，选择是否设置有机平坦层114。有机平坦层114可为单层或多层，且其材料包含为聚酯类(PET)、聚烯类、聚丙酰类、聚碳酸酯类、聚环氧烷类、聚苯烯类、聚醚类、聚酮类、聚醇类、聚醛类、或其它合适的材料。于本实施例中，可选择性的包含像素定义层(或称为堤坝bank)116，设置于有机平坦层114、直接设置于第三保护层112、或者直接设置于第二保护层110上，且像素定义层116具有开口130，则像素电极PE位于开口130中，即依照开口处的有机平坦层114与第三保护层存在与否，则开口130会露出有机平坦层114部分表面(例如：开口处下的存在有机平坦层114)、第三保护层112部分表面(例如：开口处下的不存在有机平坦层114)、或者第二保护层110部分表面(例如：开口处下的不存在有机平坦层114与第三保护层112)。
请参考图3，绘示本发明第一实施例的变化实施例的像素结构11。本实施例的像素结构与图2的像素结构相似，其类似的构件以相同的标号表示，且具有类似的功能，因此不再重复说明。二者主要差别之处在于：变化实施例的像素结构11还包括第二导电电极206，设置于缓冲层B上，且第二导电电极206与栅极GE的垂直投影于该可挠性基板100上的投影至少一部分重叠，而图2所示实施例的像素结构10中，并不包含第二导电电极206。第二导电电极206与第一导电电极106，较佳地为同一道制程或膜层形成，但并不以此为限。其中，第二导电电极206可为单层或多层，且其材料可选自于第一导电电极106的材料，二者可实质上相同或不同。必需要说明的是，第二导电电极206位于栅极GE下方可用以防止基板100逸出所含的杂质进入半导体层SE，确保薄膜晶体管T的电性稳定。此外，第二导电电极206可选择性的做为另一栅极，即薄膜晶体管T为上下双栅极类型可以改善薄膜晶体管性质，而且，若第二导电电极206若为非透光材料，更可以阻挡部分光源(例如背光)进入薄膜晶体管T处的半导体层SE(例如:通道区CH)，以改善薄膜晶体管T的光漏电效应。再者，依照设计的需要，第一导电电极106与第二导电电极206可相分隔或连接。
请参考图4，绘示本发明第二实施例的像素结构12。本实施例的像素结构与图2的像素结构相似，其类似的构件以相同的标号表示，且具有类似的功能，因此不再重复说明。第二实施例与第一实施例的差别在于第一保护层108与栅极绝缘层GI具有连接孔O，电容电极201a通过连接孔O与第一导电电极106连接，即电容电极201a与第一导电电极106，使得储存电容C为立体储存电容，则储存电容C就会包括第一储存电容与第二储存电容，其中第一储存电容C1与第二储存电容C2为串连的两个电容，因此储存电容C的电容值实质上等于第一储存电容C1的电容值加上第二储存电容C2的电容值。因此，在不增加储存电容平面面积的情况下，有效增加储存电容C的电容值，又同时提升像素电路驱动的稳定性。于此实施例中，依照设计的需要，第一导电电极106与电容电极201a垂直投影于可挠性基板100上的投影形状或图案可不同，但不限于此。于另一变化实施例中，像素结构12可选择包括第一实施例的变化例的第二导电电极206与栅极GE的垂直投影于可挠性基板100上的投影至少一部分重叠。
请参考图5，绘示本发明第三实施例的像素结构13。本实施例的像素结构与图2的像素结构相似，其类似的构件以相同的标号表示，且具有类似的功能，因此不再重复说明。其中，第三实施例与第一实施例的差别在于半导体层SE(例如掺杂区SE2或掺杂半导体层)未延伸至电容电极201a下方，即半导体层SE与电容电极201a的垂直投影于可挠性基板100不重叠，如图5所示。相较于第一实施例的储存电容C下电极使用半导体层SE(例如掺杂区SE2或掺杂半导体层)，第三实施例的电容下电极为第一导电电极106与电容电极201a构成储存电容C，因为第一导电电极106的表面平整性优于半导体层SE(例如掺杂区SE2或掺杂半导体层)，则可以改善储存电容C的漏电现象。于另一变化实施例中，像素结构13可选择包括第一实施例的变化例的第二导电电极206与栅极GE的垂直投影于可挠性基板100上的投影至少一部分重叠。
请参照图6，可挠式显示面板160包括多个像素结构，其中该些像素结构至少一部分包含前述实施例的像素结构10、11、12或13以及配置于前述实施例的像素结构10、11、12或13的基板100与另一基板120之间的显示介质层122。于本实施例中，可选择性包含一对向电极(未标示)设置于显示介质层122上。举例而言，以显示介质层122为有机电激发光层及图2为范例，则有机电激发光层122设置于像素电极PE之上，且对向电极(未标示)设置于有机电激发光层122上。若图2的实施例设置有像素定义层(或称为堤坝bank)116，则有机电激发光层122会位于开口130中。于其它实施例中，显示介质层122可为其它材料，例如：液晶，则像素定义层(或称为堤坝bank)116、对向电极(未标示)或其它类似的膜层(例如：有机平坦层114)其中至少一者可选择性的不设置。
上述实施例，储存电容C在具有与传统像素结构的电容器相同的所需占用的面积的前提之下，可以提供较高的储存电容值，进而达到降低像素结构整体所需占用的面积的目的。举例而言，将第二实施例应用于6T1C的驱动电路中，相较于没有第一导电电极106的像素结构而言，可有效提升电容值为40％。此外，本发明的第一导电电极106或第二导电电极206可用以防止可挠性基板100于后续高温制程时逸出其所含的杂质而进入半导体层SE中，同时可避免半导体层SE的应力受到缓冲层B的影响，进而提升导体层SE的良率。其余的描述可参阅前述实施例。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的变动与润饰，因此本发明的保护范围应当以后附的权利要求所界定的为准。
Claims (8)
1.一种像素结构，包括:
一可挠性基板；
一缓冲层，设置于该可挠性基板上；
一第一保护层，设置于该缓冲层之上，且具有一开孔区；
一第一导电电极，设置于该缓冲层上的该第一保护层中的该开孔区内；
一半导体层，设置于该第一保护层上，其中该第一导电电极未延伸至该半导体层下方；
一栅极绝缘层，设置于该半导体层上；
一电极层，设置于该栅极绝缘层上，且该电极层具有至少一栅极与至少一电容电极，其中，该栅极与该半导体层垂直投影于该可挠性基板上的投影部分重叠，该电容电极与该第一导电电极垂直投影于该可挠性基板上的投影至少一部分重叠，且该电容电极与该第一导电电极耦合成一储存电容，其中，该半导体层未延伸至该电容电极下方；
一第二保护层，设置于该栅极、该电容电极与该栅极绝缘层上，该栅极绝缘层与该第二保护层具有一第一贯孔与一第二贯孔；
一源极与一漏极，分别设置于该第二保护层上且相互分隔，该源极与该漏极分别通过该第一贯孔与该第二贯孔与该半导体层接触，其中，该栅极、该源极、该漏极以及夹设于该栅极、该源极与该漏极之间的该半导体层构成一薄膜晶体管；
一第三保护层，设置于该源极、该漏极与该第二保护层上；
一有机平坦层，设置于部分该第三保护层上，且该第三保护层与该有机平坦层具有一至少一第三贯孔；以及
一像素电极，设置于该有机平坦层上，且该像素电极通过该第三贯孔与该源极或漏极连接。
2.如权利要求1所述的像素结构，其中，该半导体层的材料包含多晶硅。
3.如权利要求1所述的像素结构，还包括一第二导电电极，设置于该缓冲层上，且其与该栅极的垂直投影于该基板上的投影至少一部分重叠。
4.如权利要求1所述的像素结构，其中，该电容电极与该第一导电电极耦合成该储存电容。
5.如权利要求1所述的像素结构，还包括:
一像素定义层，设置于该第三保护层上，且其具有一开口，以使该像素电极位于该开口中。
6.如权利要求1所述的像素结构，其中，该第一导电电极为浮置电极。
7.如权利要求1所述的像素结构，其中，该第一导电电极与该电容电极垂直投影于该可挠性基板上的投影形状或图案实质上相同。
8.一种显示面板，包含：
多个像素结构，其中该些像素结构至少一部分包含如权利要求1所述的像素结构；
另一基板，设置于该可挠性基板的对向；以及
一显示介质层，设置于该另一基板与该可挠性基板之间。
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