KR101793331B1 - 디스플레이 디바이스 - Google Patents

디스플레이 디바이스 Download PDF

Info

Publication number
KR101793331B1
KR101793331B1 KR1020150117313A KR20150117313A KR101793331B1 KR 101793331 B1 KR101793331 B1 KR 101793331B1 KR 1020150117313 A KR1020150117313 A KR 1020150117313A KR 20150117313 A KR20150117313 A KR 20150117313A KR 101793331 B1 KR101793331 B1 KR 101793331B1
Authority
KR
South Korea
Prior art keywords
layer
substrate
display device
opening
width
Prior art date
Application number
KR1020150117313A
Other languages
English (en)
Other versions
KR20160052315A (ko
Inventor
유충 리우
태유 리
콴유 치우
차오시앙 왕
Original Assignee
이노럭스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이노럭스 코포레이션 filed Critical 이노럭스 코포레이션
Publication of KR20160052315A publication Critical patent/KR20160052315A/ko
Application granted granted Critical
Publication of KR101793331B1 publication Critical patent/KR101793331B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H01L27/3262—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Theoretical Computer Science (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

디스플레이 디바이스는 제1 기판 및 제1 기판 위의 절연 층을 포함한다. 디스플레이 디바이스는, 절연 층 위의 반도체 층, 및 반도체 층 위의 유전체 층으로서, 반도체 층 및 절연 층을 부분적으로 노출시키는 개구를 가지며, 개구는 제1 방향을 따라 제1 폭을 갖는 것인, 상기 유전체 층을 더 포함한다. 또한, 디스플레이 디바이스는, 유전체 층 위에 제1 방향과 상이한 제2 방향을 따라 연장하며 개구에 의해 노출된 반도체 층에 전기적으로 연결되도록 개구를 채우는 전도성 라인을 더 포함한다. 전도성 라인은 유전체 층의 상부 표면 위의 제1 부분 및 개구 내의 제2 부분을 포함한다. 전도성 라인의 제1 부분은 제1 방향을 따라 제2 폭을 갖는다. 제1 폭은 제2 폭보다 더 크다.

Description

디스플레이 디바이스{DISPLAY DEVICE}
관련 출원에 대한 상호 참조
본 출원은 2014년 11월 4일 출원된 대만 특허 출원 번호 제103138139호의 우선권을 주장하며, 이의 전부가 참조에 의해 여기에 포함된다.
기술분야
본 발명은 디스플레이 디바이스에 관한 것으로, 보다 상세하게는 디스플레이 디바이스용 어레이 기판에 관한 것이다.
고속 이미지 프로세싱 및 고품질 이미지 디스플레이의 요건을 충족시키기 위하여, 컬러 액정 디스플레이(LCD; liquid-crystal display)와 같은 평판 패널 디스플레이가 대중화되었다. LCD는 통상적으로 그 위에 전극을 갖는 상부 기판 및 하부 기판을 갖는다. 이들 기판은 접착제 재료로 실링되고(sealed), 액정 재료가 이들 두 기판 사이에 실링된다. 액정 주입 전에, 기판 사이에 일정 간격을 유지하기 위하여 그 사이에 스페이서가 스프레이된다.
박막 트랜지스터(TFT; thin film transistor)는 통상적으로 스위칭 디바이스로서 하부 기판 위에 형성된다. 각각의 TFT는, 스캐닝 라인에 연결된 게이트 전극, 데이터 라인과 연결된 소스 전극, 및 픽셀 전극에 연결된 드레인 전극을 갖는다. 상부 기판은 하부 기판 위에 배치되고, 컬러 필터 및 복수의 차광 재료(예를 들어, 수지 블랙 매트릭스로 형성됨)를 포함한다. 하부 기판과 상부 기판의 에지들은 접착제 재료로 실링되고, 액정 재료가 상부 기판과 하부 기판 사이에 제공된다. 하부 기판은 또한 제1 기판으로도 불리며, 통상적으로 여러 포토리소그래피 단계들을 수행함으로써 정의되는 TFT 및 전기 컨택과 같은 소자들이 그 위에 형성된다.
그러나, 디스플레이 디바이스의 이미지 해상도의 개선이 이루어짐에 따라, 디스플레이 디바이스의 이미지 디스플레이 및 광 투과율 성능을 유지하거나 개선하기 위한 디스플레이 디바이스가 필요하며, 특히 하부 기판 위에 형성된 TFT 및 컨택과 같은 소자들의 크기가 더욱 감소됨에 따라 그러하다.
예시적인 디스플레이 디바이스는 제1 기판 및 제1 기판 위의 절연 층을 포함한다. 디스플레이 디바이스는, 절연 층 위의 반도체 층, 및 반도체 층 위의 유전체 층으로서, 반도체 층 및 절연 층을 부분적으로 노출시키는 개구를 가지며, 개구는 제1 방향을 따라 제1 폭을 갖는 것인, 상기 유전체 층을 더 포함한다. 또한, 디스플레이 디바이스는, 유전체 층 위에 제1 방향과 상이한 제2 방향을 따라 연장하며 개구에 의해 노출된 반도체 층에 전기적으로 연결되도록 개구를 채우는 전도성 라인을 더 포함한다. 전도성 라인은 유전체 층의 상부 표면 위의 제1 부분 및 개구 내의 제2 부분을 포함한다. 전도성 라인의 제1 부분은 제1 방향을 따라 제2 폭을 갖고, 제1 폭은 제2 폭보다 더 크다.
또다른 예시적인 디스플레이 디바이스는 제1 기판 및 제1 기판 위의 절연 층을 포함한다. 디스플레이 디바이스는, 절연 층 위의 유전체 층으로서, 절연 층을 부분적으로 노출시키는 개구를 갖는 유전체 층, 및 절연 층에 형성되며 개구와 연결되는 트렌치를 더 포함한다. 또한, 디스플레이 디바이스는, 개구 위에 그리고 트렌치 내의 전도성 라인으로서, 개구 및 트렌치에 의해 노출된 절연 층을 덮고, 개구에 의해 노출된 유전체 층의 측벽을 부분적으로 덮는 전도성 라인을 더 포함한다.
예시적인 디스플레이 디바이스는, 상기의 예시적인 제1 기판 중의 하나에 기재된 제1 기판, 제2 기판, 및 제2 기판과 제1 기판 사이에 배치된 디스플레이 층을 포함한다.
첨부 도면을 참조하여 다음의 실시예에서 상세한 설명이 제공된다.
첨부 도면을 참조하여 다음의 상세한 설명 및 예를 읽음으로써 본 발명이 보다 충분히 이해될 수 있다.
도 1은 본 발명의 비교 실시예에 따른 제1 기판의 레이아웃을 도시한 개략 평면도이다.
도 2는 도 1의 영역 A의 확대를 도시한 개략도이다.
도 3은 도 1의 라인 3-3을 따라 제1 기판의 단면을 도시한 개략도이다.
도 4는 도 1의 라인 4-4를 따라 제1 기판의 단면을 도시한 개략도이다.
도 5는 본 발명의 또다른 비교 실시예에 따라 도 1의 라인 3-3을 따라 제1 기판의 단면을 도시한 개략도이다.
도 6은 본 발명의 또다른 비교 실시예에 따라 도 1의 라인 4-4를 따라 제1 기판의 단면을 도시한 개략도이다.
도 7은 본 발명의 실시예에 따른 제1 기판의 레이아웃을 도시한 개략 평면도이다.
도 8은 도 7의 영역 B의 확대를 도시한 개략도이다.
도 9는 도 7의 라인 9-9를 따라 제1 기판의 단면을 도시한 개략도이다.
도 10은 도 7의 라인 10-10을 따라 제1 기판의 단면을 도시한 개략도이다.
도 11은 본 발명의 또다른 실시예에 따라 도 7의 라인 9-9를 따라 제1 기판의 단면을 도시한 개략도이다.
도 12는 본 발명의 또다른 실시예에 따라 도 7의 라인 10-10을 따라 제1 기판의 단면을 도시한 개략도이다.
도 13은 본 발명의 실시예에 따른 디스플레이 디바이스를 도시한 개략 단면도이다.
다음의 설명은 본 발명을 수행하기 위해 최적으로 고려되는 모드로 이루어진다. 이 설명은 본 발명의 일반적인 원리를 예시하는 목적을 위해 이루어지며, 한정하는 의미로 취해져서는 안 된다. 본 발명의 범위는 첨부된 청구항을 참조하여 가장 잘 결정된다.
도 1 내지 도 3은 본 발명의 비교 실시예에 따른 제1 기판을 도시한 개략도이다. 여기에서, 도 1 내지 도 3에 도시된 제1 기판은 발명자들이 아는 어레이 기판이며, 제1 기판 위에 형성된 소자들, 예를 들어 TFT 및 전도성 컨택의 크기 감소 경향이 지속됨에 따라, 발명자들이 발견한 데이터 라인의 불연속, 그리고 개구율(aperture ratio) 및 콘트라스트의 감소와 같은 원치않는 전기적 및 디스플레이 성능에 대해 기재한다.
도 1은 본 발명의 비교 실시예에 따른 제1 기판의 레이아웃을 도시한 개략 평면도이다. 여기에서, 제1 기판은 주로, 기판(100)(여기에 도시되지 않고, 도 2 및 도 3에 도시됨) 및 기판(100) 위에 개별적으로 형성된 복수의 U형 반도체 층들(104)을 포함한다. 제1 전도성 라인(108)은 X 방향과 같은 제1 방향을 따라 기판(100) 위로 연장하며, 반도체 층들(104)의 부분들을 부분적으로 덮는다. 기판(100), 반도체 층(104), 및 제1 전도성 라인(108) 위에 제2 유전체 층(112)이 형성된다. 복수의 제2 전도성 라인들(116)이 Y 방향과 같은 제2 방향을 따라 유전체 층(112) 위로 연장하며, 반도체 층들(104) 중의 하나의 반도체 층의 부분을 부분적으로 덮는다. 금속 층(118)이 반도체 층의 또다른 부분을 부분적으로 덮도록 2개의 인접한 제2 전도성 라인들(116) 사이에 제2 유전체 층(112)의 또다른 부분 위에 형성된다. 반도체 층들(104)의 복수의 부분들의 상부 표면을 각자 노출시키도록 복수의 개구들(114)이 제2 유전체 층(112)에 개별적으로 배치되고, 제2 전도성 라인(116) 및 금속 라인(118)의 부분은 각자 개구들(114) 중의 하나를 채움으로써, 반도체 층들(104)과의 전기 연결을 형성한다.
도 1에 도시된 바와 같이, X 방향과 같은 제1 방향을 따라 연장하는 제1 전도성 라인(108)은 게이트 라인으로서 기능할 수 있고, Y 방향과 같은 제2 방향을 따라 연장하는 제2 전도성 라인(116)은 데이터 라인으로서 기능할 수 있으며, 개구(114)는 컨택 홀로서 기능할 수 있고, 개구(114)에 형성된 제2 전도성 라인(116) 및 금속 층(118)의 부분은 전기 연결 소자로서 형성된다. 여기에서, 제1 전도성 라인(108)은 실질적으로 균일한 선폭을 가질 수 있고, 제2 전도성 라인들(116)은 2개의 균일하지 않은 선폭(W1 및 W2)을 가질 수 있으며, 선폭(W2)은 선폭(W1)보다 더 크다. 선폭(W1 및 W2)의 각각은 제1 방향을 따라 정의된 개구(114)의 폭(D)보다 더 크고, 폭(D)은 개구(114)의 최대 폭이다. 또한, 개구(114) 아래의 반도체 층(104)은 2개의 균일하지 않은 선폭(W3 및 W4)을 가질 수 있으며, 선폭(W3)은 선폭(W4)보다 더 크고, 선폭(W3)은 제1 방향을 따라 개구(114)의 폭(D)보다 더 크고, 선폭(W4)은 제1 방향을 따라 개구(114)의 폭(D)과 같다. 개구(114)에 인접하지 않은 제2 전도성 라인(116)의 부분은 더 큰 선폭(W2)을 가질 수 있다. 이러한 균일하지 않은 선폭 구성을 통해, 개구(114)에 의해 노출된 제2 유전체 층(112) 및 반도체 층(104)의 표면 위에 제2 전도성 라인(116)이 충분히 채워질 수 있다는 것이 보장되며, 그에 의해 제2 전도성 라인(116)과 반도체 층(104) 사이의 전기 연결을 형성하고 보장할 수 있다. 도 2는 제2 전도성 라인(116)의 선폭(W1 및 W2), 개구(114)의 최대 폭(D), 개구(114) 아래의 반도체 층(104)의 선폭(W3 및 W4)의 상대적 구성을 명확하게 보여주도록 도 1의 영역 A의 확대를 도시한다.
도 3 및 도 4는 각각, 본 발명의 비교 실시예에 따라 도 1의 라인 3-3 및 라인 4-4를 따른 제1 기판의 단면들을 도시한 개략도이다.
도 3 및 도 4에 도시된 바와 같이, 제1 절연 층(102)이 기판(100)과 반도체 층(104) 사이의 버퍼 층으로서 기능하도록 반도체 층(104)과 기판(100) 사이에 더 형성되고, 반도체 층(104)은 제1 절연 층(102) 위에 형성된다. 또한, 제2 절연 층(106)이 게이트 절연 층으로서 기능하도록 제1 전도성 라인(108)과 반도체 층(104) 사이에 더 형성되고, 제1 유전체 층(110)이 제2 유전체 층(112)과 제1 전도성 라인(108) 사이에 더 형성된다. 개구(114)는 반도체 층(104)의 소스 영역(104a)을 부분적으로 노출시키도록 제1 유전체 층(110) 및 제2 절연 층(106)의 부분을 관통한다. 제2 전도성 라인(116)은 또한, 개구(114)에 의해 노출된 제2 유전체 층(112) 및 제2 절연 층(106)의 표면 위에 형성된다. 또한, 도 3 및 도 4에 도시된 바와 같이, 제2 전도성 라인(116)은 반도체 층(104)의 소스 영역(104a)의 상부 표면과 물리적 접촉하며, 그리하여 그 사이에 전기 연결이 형성된다.
도 3 및 도 4에 도시된 바와 같이, 기판(100), 반도체 층(104), 제2 절연 층(106) 및 전도성 층(108)의 막(film) 층들이 상부 게이트(top-gate) 트랜지스터 디바이스 구성으로서 형성되지만, 본 발명의 제1 기판은 이에 한정되지 않는다.
도 5 및 도 6은 본 발명의 또다른 비교 실시예에 따라 도 1의 라인 3-3 및 라인 4-4를 따른 제1 기판의 단면들을 도시한 개략도이다. 여기에서는, 기판(100), 반도체 층(104), 제2 절연 층(106) 및 전도성 층(108)의 막 층들이 하부 게이트(bottom-gate) 트랜지스터 디바이스 구성으로서 형성되고, 그에 의해 도 3 및 도 4에 도시된 바와는 상이한 단면을 갖는다. 그러나, 도 5 및 도 6에 도시된 바와 같이, 절연 층(102)의 사용이 생략될 수 있으며, 그리하여 제1 전도성 층(108)이 기판(100)의 부분 바로 위에 형성될 수 있고, 제2 절연 층(106)은 기판(100) 및 제1 전도성 라인(108) 위에 형성된다. 반도체 층(104)은 절연 층(106)의 부분 위에 형성되고, 제1 유전체 층(110) 및 제2 유전체 층(112)은 반도체 층(104) 및 제2 절연 층(106) 위에 순차적으로 형성되며, 개구(114)는 반도체 층(104)의 드레인 영역(104a)의 상부 표면과 같은 반도체 층(104)의 상부 표면을 부분적으로 노출시키도록 제1 유전체 층(110) 및 제2 유전체 층(112)을 관통하고, 제2 전도성 라인(116)은 또한 개구(114)에 의해 노출된 제1 유전체 층(110) 및 제2 유전체 층(112)의 표면 위에 형성된다. 여기에서, 도 5 및 도 6에 도시된 제1 기판의 평면도는 도 1에 도시된 제1 기판의 평면도와 동일하고, 간략하게 하기 위해 여기에서 다시 설명되지 않는다.
그러나, 제1 기판 위에 형성된 TFT 및 전도성 컨택과 같은 소자들의 크기 감소 경향이 지속됨에 따라, 도 1 내지 도 6에 도시된 개구(114) 내의 제2 전도성 라인(116)은 박리(peeling)의 문제를 겪을 수 있고, 선폭(W1 및 W2)을 갖는 제2 전도성 라인(116)의 구성은 디스플레이 소자의 각 픽셀의 개구율 및 콘트라스트와 같은 디스플레이 성능을 증가시키는 데 도움이 되지 않으며, 그리하여 도 1 내지 도 6에 도시된 제1 기판을 포함하는 디스플레이 디바이스의 광투과율 및 이미지 디스플레이와 같은 성능에 영향을 미친다.
따라서, 제1 기판 위에 형성된 TFT 및 전도성 컨택과 같은 소자들의 크기 감소 경향이 지속됨에 따라 디스플레이 디바이스의 광투과율 및 이미지 디스플레이와 같은 성능을 유지하거나 증가시키기 위한 개선된 제1 기판이 제공된다.
도 7 내지 도 12는 본 발명의 실시예에 따른 제1 기판을 도시한 개략도이다. 여기에서, 도 7 내지 도 12에 도시된 제1 기판은 도 1 내지 도 6에 도시된 제1 기판을 수정함으로써 얻어진다. 따라서, 도 7 내지 도 12에서 동일한 참조 번호는 동일한 컴포넌트를 나타내며, 그 사이의 차이점이 다음과 같이 설명된다.
도 7에서, 제1 기판은 주로, 기판(100)(여기에 도시되지 않으며, 도 9 및 도 10 참조) 및 기판(100) 위에 개별적으로 형성된 복수의 U형 반도체 층들(104)을 포함한다. 제1 전도성 라인(108)이 X 방향과 같은 제1 방향을 따라 기판(100) 위로 연장하며, 반도체 층들(104)의 부분들을 부분적으로 덮는다. 제2 유전체 층(112)이 기판(100), 반도체 층(104), 및 제1 전도성 라인(108) 위에 형성된다. 복수의 제2 전도성 라인들(116')이 제2 유전체 층(112) 위에 개별적으로 형성되고 Y 방향과 같은 제2 방향을 따라 연장하며, 반도체 층들(104) 중의 하나의 반도체 층의 부분을 부분적으로 덮는다. 금속 층(118)이 2개의 인접한 제2 전도성 라인들(116') 사이에 제2 유전체 층(112)의 또다른 부분 위에 형성되고, 제2 절연 층(106)(여기에 도시되지 않으며, 도 7 및 도 8 참조)의 복수의 부분들의 상부 표면을 각자 노출시키도록 복수의 개구들(114')이 제2 유전체 층(112)에 개별적으로 배치된다. 전도성 라인(116')의 부분 및 금속 라인(118)의 부분은 각각 개구들(114') 중의 하나를 채우며, 그리하여 반도체 층(104)과의 전기 연결을 형성한다.
도 7에 도시된 바와 같이, X 방향과 같은 제1 방향을 따라 연장하는 제1 전도성 라인(108)은 게이트 라인으로서 기능할 수 있고, Y 방향과 같은 제2 방향을 따라 연장하는 제2 전도성 라인(116')은 데이터 라인으로서 기능할 수 있다. 개구(114')는 컨택 홀로서 기능할 수 있고, 개구(114')에 형성된 제2 전도성 라인(116')의 부분 및 금속 층(118)의 부분은 전기 연결 소자로서 기능할 수 있다. 여기에서, 제1 전도성 라인(108)은 실질적으로 균일한 선폭을 가질 수 있고, 제2 전도성 라인(116)은 3개의 균일하지 않은 선폭(W1', W2' 및 W3')을 가질 수 있으며, 선폭(W2')은 선폭(W1')보다 더 크고 선폭(W1')은 선폭(W3')보다 더 크다. 선폭(W1', W2' 및 W3')의 각각은 제1 방향을 따라 개구(114')의 폭(D')보다 더 작고, 폭(D')은 개구(114)의 최대 폭이다. 또한, 반도체 층(104)은 개구(114')의 폭(D')보다 더 작은 균일한 선폭(W')을 가질 수 있고, 반도체 층(104)의 에지는 라운드된 코너 구조를 가질 수 있다(도 8 참조). 제2 전도성 라인(116')은, 제2 유전체 층(112) 위에 형성된 선폭(W1')을 갖는 제1 부분(S1), 개구(114')에 형성된 선폭(W2')을 갖는 제2 부분(S2), 및 제2 유전체 층(112) 위에 형성되며 개구(114')에 인접한, 선폭(W3')을 갖는 제3 부분(S3)을 포함할 수 있다. 이러한 균일하지 않은 선폭 구성을 통해, 제2 전도성 라인(116')이 단지 개구(114')에 인접한 제2 유전체 층(112)의 부분 위에 형성되고, 개구(114')를 부분적으로 채우며 개구(114')에 의해 노출된 제2 유전체 층(112)을 덮는 것이 보장되며, 그리하여 개구(114')에 의해 노출된 반도체 층(104)과 전기적으로 연결되고, 제2 전도성 라인(116')과 반도체 층(104) 사이의 전기 연결을 보장한다. 도 8은 제2 전도성 라인(116')의 부분들(S1, S2, 및 S3)의 선폭(W1', W2', 및 W3')의 상대적 구성을 명확하게 보여주도록 도 7의 영역 B의 확대를 도시한다. 이는 또한 반도체 층(104)의 선폭(W') 및 개구(114)의 폭(D')을 도시한다. 도 8에 도시된 바와 같이, 개구(114')에서 선폭(W2')을 갖는 제2 부분(S2)의 하나의 단부는 제2 유전체 층(112) 위에 형성된 선폭(W3')을 갖는 제3 부분(S3)을 통해 제2 유전체 층(112) 위에 선폭(W1')을 갖는 제1 부분(S1)과 연결된다. 개구(114')에서 선폭(W2')을 갖는 제2 부분(S2)의 다른 단부는 제2 유전체 층(112) 위에 형성된 선폭(W1')을 갖는 부분(S1)과 직접 연결된다.
도 9 및 도 10은 본 발명의 실시예에 따라 도 7에서 각각 라인 9-9 및 라인 10-10을 따른 제1 기판의 단면들을 도시한 개략도이다.
도 9 및 도 10에 도시된 바와 같이, 제1 절연 층(102)이 기판(100)과 반도체 층(104) 사이의 버퍼 층으로서 기능하도록 반도체 층(104)과 기판(100) 사이에 더 형성된다. 반도체 층(104)은 제1 절연 층(102)의 부분 위에 형성된다. 또한, 제2 절연 층(106)이 게이트 절연 층으로서 기능하도록 제1 전도성 라인(108)과 반도체 층(104) 사이에 더 배치된다. 제1 유전체 층(110)이 제2 유전체 층(112)과 제1 전도성 라인(108) 사이에 더 형성된다. 도 9에 도시된 바와 같이, 개구(114')는 위에서 아래로 감소된 크기를 갖는 테이퍼드(tapered) 구성을 가질 수 있고, 제1 유전체 층(110) 및 제2 절연 층(106)의 부분을 관통할 뿐만 아니라, 반도체 층(104)의 소스 영역(104a)을 노출시키도록 반도체 층(104)을 관통하며, 그에 의해 반도체 층(104)의 소스 영역(104a)의 부분의 상부 표면 및 측면 표면 그리고 제1 절연 층(102)의 상부 표면을 노출시키고, 그리하여 제2 전도성 라인(116')이 또한 개구(114')에 의해 노출된 제2 유전체 층(112), 제2 절연 층(106), 반도체 층(104) 및 제1 절연 층(102)의 표면 위에 형성된다. 또한, 도 9에 도시된 바와 같이, 제2 전도성 라인(116')은 반도체 층(104)의 소스 영역(104a)의 상부 표면 및 측벽 표면의 부분과 물리적으로 접촉하고, 반도체 층(104)의 상부 표면과만 접촉하는 것이 아니며, 그리하여 반도체 층(104)에서 소스 영역(104a) 사이에 전기 연결을 형성한다. 도 10에 도시된 바와 같이, 개구(114')에 의해 노출된 반도체 층(104)의 소스 영역(104a)의 부분은 제거되고 도 10에는 도시되지 않으며, 개구(114')에 의해 노출된 반도체 층(104)의 소스 영역(104a)에 인접한 제1 절연 층(102)에 복수의 트렌치들(150)이 형성되고, 트렌치(150)에 의해 노출된 제1 절연 층(102)의 상부 표면 및 측벽 표면 위에 또한 제2 전도성 라인(116')이 형성된다. 따라서, 개구(114')에 의해 노출된 제1 절연 층(102)의 상부 표면과 기판(100) 사이의 간격(h1)은, 제1 절연 층(102)의 상부 표면 위에 형성된 제2 전도성 라인(116')과 기판(100) 사이의 간격(h2)보다 더 크다. 개구(114')에 의해 노출된 제1 절연 층(102)의 상부 표면과 트렌치(150)에 의해 노출된 제1 절연 층(102)의 상부 표면 사이에 갭이 형성되고, 갭은 계단형 갭의 계면(160)(점선으로 예시됨)을 더 포함한다.
도 9 및 도 10에 도시된 바와 같이, 기판(100), 반도체 층(104), 제2 절연 층(106) 및 전도성 층(108)의 막 층들이 상부 게이트 트랜지스터 디바이스 구성으로서 형성되지만, 본 발명의 제1 기판은 이에 한정되지 않는다.
도 11 및 도 12는 본 발명의 또다른 실시예에 따라 도 7의 라인 9-9 및 라인 10-10을 따른 제1 기판의 단면들을 도시한 개략도이다. 여기에서는, 기판(100), 반도체 층(104), 제2 절연 층(106) 및 전도성 층(108)의 막 층들이 하부 게이트 트랜지스터 디바이스 구성으로서 형성되며, 그에 의해 도 9 및 도 10에 도시된 바와는 상이한 단면을 갖는다. 그러나, 도 11 및 도 12에 도시된 바와 같이, 절연 층(102)이 생략될 수 있고, 제1 전도성 층(108)은 기판(100)의 부분 바로 위에 배치될 수 있으며, 제2 절연 층(106)은 기판(100) 및 제1 전도성 라인(108) 위에 배치되며, 반도체 층(104)은 절연 층(106)의 부분 위에 배치되고, 제1 유전체 층(110) 및 제2 유전체 층은 반도체 층(104) 및 제2 절연 층(106) 위에 순차적으로 배치된다. 여기에서, 개구(114')는 제1 유전체 층(110) 및 제2 유전체 층(112)을 관통할 뿐만 아니라, 반도체 층(104)도 관통하며, 반도체 층(104)의 소스 영역(104a)의 상부 표면 및 측벽 표면을 노출시키고, 그리하여 제2 전도성 층(116')이 또한 개구(114')에 의해 노출된 제2 유전체 층(112), 제1 유전체 층(110) 및 제2 유전체 층(112), 제2 절연 층(106), 및 반도체 층(104)의 표면 위에 형성된다. 또한, 도 11에 도시된 바와 같이, 제2 전도성 라인(116')은 반도체 층(104)의 소스 영역(104a)의 부분의 상부 표면 및 측벽의 부분과 물리적으로 접촉하고, 반도체 층(104)의 부분의 상부 표면에만 접촉하는 것이 아니며, 그리하여 반도체 층(104)의 소스 영역(104a)과의 전기 연결을 형성한다. 도 12에 도시된 바와 같이, 개구(114')에 의해 노출된 반도체 층(104)의 부분은 제거되고 도 12에 도시되지 않으며, 개구(114')에 인접한 반도체 층(104)의 소스 영역(104a)에 인접한 제2 절연 층(106)의 부분에 복수의 트렌치들(150)이 형성되고, 제2 전도성 라인(116)은 또한 트렌치(150)에 의해 노출된 제2 절연 층(106)의 상부 표면 및 측벽 표면에 형성된다. 따라서, 개구(114')에 의해 노출된 제2 절연 층(106)의 상부 표면과 기판(100) 사이의 간격(h1)은, 제2 절연 층(106)의 상부 표면 위에 형성된 제2 전도성 라인(116')과 기판(100) 사이의 간격(h2)보다 더 크다. 개구(114')에 의해 노출된 제2 절연 층(106)의 상부 표면과 트렌치(150)에 의해 노출된 제2 절연 층(106)의 상부 표면 사이에 갭이 형성되고, 갭은 계단형 갭의 계면(160)(점선으로 예시됨)을 더 포함한다. 여기에서, 도 11 및 도 12에 도시된 제1 기판의 평면도는 도 7에 도시된 제1 기판의 평면도와 동일하고, 간략하게 하기 위해 여기에서 다시 기재되지 않는다.
하나의 실시예에서, 도 7 내지 도 12에 도시된 개구(114')의 폭(D')은 도 1 내지 도 6에 도시된 개구(114)의 폭(D)과 동일한 것이므로, 도 7 내지 도 12에 도시된 제1 기판의 여러 실시예에서, 제2 전도성 라인(116) 및 개구(114')의 형성을 통해, 제2 전도성 라인(116')의 선폭은 도 1 내지 도 6에 도시된 제1 기판에 비교하여 더 감소될 수 있다. 3개의 선폭(W1', W2' 및 W3')은 개구(114)의 최대 폭(D')보다 작으므로, 디스플레이 소자의 픽셀의 개구율 및 콘트라스트는 더 증가될 수 있다. 또한, 도 10 및 도 12에 도시된 제1 기판의 실시예에서, 개구(114')에 형성된 제2 전도성 라인(116')의 부분은 반도체 층(104) 아래의 제1 절연 층(102) 또는 제2 절연 층(106)의 부분으로 아래로 연장하고, 반도체 층(104)의 상부 표면 및 측벽 표면 둘 다와 접촉하고, 컨택 구조를 형성하기 위한 그의 상부 표면에만 접촉하는 것이 아니며, 그에 의해 개구(114')의 제2 전도성 라인(116')의 접착을 더 보장하고 제2 전도성 라인(116')과 반도체 층(104) 사이의 접촉 영역을 증가시킨다. 이는 디스플레이 소자의 각 픽셀에서 데이터 라인과 반도체 층 사이의 컨택 성능 및 컨택 저항을 개선하는 데 도움이 되고, 도 1 내지 도 6에 도시된 바와 같이 개구(114)에 제2 전도성 라인(116)을 갖는 구성에서 발생할 수 있는 박리의 문제를 겪지 않을 것이다.
도 1 내지 도 6 그리고 도 7 내지 도 12에 도시된 실시예에서, 기판(100)은 유리 또는 플라스틱과 같은 재료를 포함할 수 있고, 제1 절연 층(102)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합과 같은 재료를 포함할 수 있고, 반도체 층(104)은 폴리실리콘과 같은 재료를 포함할 수 있고, 제1 절연 층(106)은 실리콘 산화물과 같은 재료를 포함할 수 있고, 제1 전도성 라인은 텅스텐 또는 알루미늄과 같은 재료를 포함할 수 있고, 제1 유전체 층(110) 및 제2 유전체 층(112)은 실리콘 산화물 또는 실리콘 질화물과 같은 상이한 재료를 포함할 수 있고, 제2 전도성 라인(116, 116') 및 금속 라인(118)은 텅스텐 및 알루미늄과 같은 재료를 포함할 수 있고 동시에 형성될 수 있다. 상기 컴포넌트들의 제조는 종래의 제1 기판 제조에 의해 달성될 수 있고, 단순화 목적을 위해 여기에서는 설명되지 않는다.
도 13은 본 발명의 실시예에 따른 디스플레이 디바이스(500)를 도시한 개략 단면도이다.
도 13에 도시된 바와 같이, 디스플레이 디바이스(500)는 제1 기판(300), 제2 기판(350), 및 제2 기판(350)과 제1 기판(300) 사이에 배치된 디스플레이 층(400)을 포함한다. 하나의 실시예에서, 디스플레이 디바이스의 제1 기판(300)은 도 7 내지 도 12에 도시된 제1 기판을 포함할 수 있고, 픽셀 전극과 공통 전극(도시되지 않음)과 같은 다른 컴포넌트를 더 포함할 수 있다. 액정 디스플레이(LCD) 및 유기 발광 다이오드(OLED; organic light-emitting diode) 디바이스와 같은 디스플레이 디바이스(500)의 다양한 실시예에 따라, 디스플레이 층(400)은 액정 층 또는 유기 발광 다이오드 층을 포함할 수 있다. 액정 디스플레이(LCD) 및 유기 발광 다이오드(OLED) 디바이스와 같은 디스플레이 디바이스(500)의 다양한 실시예에 따라, 제2 기판(350)은 컬러 필터(도시되지 않음)와 같은 다른 컴포넌트를 포함할 수 있고, 제2 기판(350)은 유리 또는 플라스틱과 같은 투명 재료를 포함할 수 있다.
본 발명이 예로써 그리고 바람직한 실시예에 관련하여 기재되었지만, 본 발명은 개시된 실시예에 한정되지 않음을 이해하여야 한다. 반대로, 본 발명은 다양한 수정 및 유사 구성을 포함하도록 의도된다(당해 기술 분야에서의 숙련자에게 명백하듯이). 따라서, 첨부된 청구항의 범위는 모든 이러한 수정 및 유사 구성을 망라하도록 가장 넓은 해석이 부여되어야 한다.

Claims (19)

  1. 디스플레이 디바이스에 있어서,
    제1 기판;
    상기 제1 기판 위의 절연 층;
    상기 절연 층 위의 반도체 층;
    상기 반도체 층 위의 유전체 층으로서, 상기 반도체 층 및 상기 절연 층을 부분적으로 노출시키는 개구를 가지며, 상기 개구는 제1 방향을 따라 제1 폭을 갖는 것인, 상기 유전체 층;
    상기 유전체 층 위의 전도성 라인으로서, 상기 제1 방향과는 상이한 제2 방향을 따라 연장하며, 상기 개구를 채우고, 상기 개구에 의해 노출된 반도체 층에 전기적으로 연결되며, 상기 전도성 라인은 상기 유전체 층의 상부 표면 위의 제1 부분 및 상기 개구 내의 제2 부분을 포함하고, 상기 전도성 라인의 제1 부분은 상기 제1 방향을 따라 제2 폭을 가지며, 상기 제1 폭은 상기 제2 폭보다 더 큰 것인, 상기 전도성 라인;
    제2 기판; 및
    상기 제1 기판과 상기 제2 기판 사이에 배치된 디스플레이 층을 포함하고,
    상기 반도체 층은 상기 제1 방향을 따라 제3 폭을 가지며, 상기 제3 폭은 상기 제1 폭보다 작은 것인, 디스플레이 디바이스.
  2. 청구항 1에 있어서, 상기 제1 폭은 상기 개구의 최대 폭인 것인 디스플레이 디바이스.
  3. 청구항 1에 있어서, 상기 제3 폭은 상기 제2 폭보다 큰 것인 디스플레이 디바이스.
  4. 청구항 3에 있어서, 상기 전도성 라인은 상기 제1 부분 및 상기 제2 부분과 연결되는 제3 부분을 더 포함하며, 상기 제3 부분은 상기 유전체 층의 상부 표면 위에 그리고 상기 개구에 인접하게 있고, 상기 전도성 라인의 제3 부분은 상기 제1 방향을 따라 제4 폭을 가지며, 상기 제4 폭은 상기 제2 폭보다 작은 것인 디스플레이 디바이스.
  5. 청구항 1에 있어서, 상기 전도성 라인의 제2 부분은 상기 개구에 의해 노출된 반도체 층의 상부 표면 및 측벽 표면을 덮는 것인 디스플레이 디바이스.
  6. 청구항 1에 있어서, 상기 반도체 층은 폴리실리콘, 비정질 실리콘, 또는 금속 산화물을 포함하는 것인 디스플레이 디바이스.
  7. 청구항 1에 있어서, 상기 반도체 층은 U형 구조를 갖는 것인 디스플레이 디바이스.
  8. 청구항 1에 있어서, 상기 반도체 층의 에지는 라운드된(rounded) 코너 구조를 갖는 것인 디스플레이 디바이스.
  9. 청구항 1에 있어서, 상기 절연 층은 버퍼 층 또는 게이트 절연 층인 것인 디스플레이 디바이스.
  10. 청구항 1에 있어서, 상기 전도성 라인은 데이터 라인인 것인 디스플레이 디바이스.
  11. 청구항 1에 있어서, 상기 디스플레이 층은 액정 층 또는 유기 발광 다이오드 층인 것인 디스플레이 디바이스.
  12. 디스플레이 디바이스에 있어서,
    제1 기판;
    상기 제1 기판 위에 배치되는 절연층으로서, 두 개의 트렌치들 및 상기 두 개의 트렌치들 사이에 위치하는 돌출부를 포함하는 절연 층;
    상기 절연 층 위에 배치되는 유전체 층으로서, 상기 두 개의 트렌치들과 연결되는 개구를 갖는 유전체 층;
    상기 유전체 층 위에 배치되는 전도성 라인으로서, 제1 부 및 제2 부를 포함하는 전도성 라인;
    제2 기판; 및
    상기 제1 기판과 상기 제2 기판 사이에 배치된 디스플레이 층을 포함하고,
    상기 제1 부는 상기 돌출부와 겹치고, 상기 제2 부는 상기 두 개의 트렌치들과 겹치고, 상기 제1 기판과 상기 제1 부의 상부 표면 사이의 최소 간격(h1)은 상기 제1 기판과 상기 제2 부의 상부 표면 사이의 최소 간격(h2) 보다 큰 것인, 디스플레이 디바이스.
  13. 청구항 12에 있어서, 상기 절연 층은 버퍼 층 또는 게이트 절연 층인 것인 디스플레이 디바이스.
  14. 청구항 12에 있어서, 상기 개구에 의해 노출된 절연 층의 상부 표면과 상기 두 개의 트렌치들 중 하나의 하부 표면 사이에 갭이 형성되는 것인 디스플레이 디바이스.
  15. 청구항 14에 있어서, 상기 두 개의 트렌치들 중 하나는, 상기 개구에 의해 노출된 절연 층의 상부 표면과 상기 두 개의 트렌치들 중 상기 하나의 트렌치의 하부 표면을 연결하는 연결 표면을 더 포함하는 것인 디스플레이 디바이스.
  16. 청구항 12에 있어서, 상기 전도성 라인은 데이터 라인인 것인 디스플레이 디바이스.
  17. 청구항 12에 있어서, 상기 절연 층과 상기 유전체 층 사이에 배치된 반도체 층을 더 포함하며, 상기 전도성 라인은 상기 개구를 통해 상기 반도체 층과 전기적으로 연결되는 것인 디스플레이 디바이스.
  18. 청구항 17에 있어서, 상기 전도성 라인은 상기 개구에 의해 노출된 반도체 층의 상부 표면 및 측벽 표면을 덮는 것인 디스플레이 디바이스.
  19. 청구항 12에 있어서, 상기 디스플레이 층은 액정 층 또는 유기 발광 다이오드 층인 것인 디스플레이 디바이스.
KR1020150117313A 2014-11-04 2015-08-20 디스플레이 디바이스 KR101793331B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW103138139 2014-11-04
TW103138139A TWI577031B (zh) 2014-11-04 2014-11-04 顯示裝置

Publications (2)

Publication Number Publication Date
KR20160052315A KR20160052315A (ko) 2016-05-12
KR101793331B1 true KR101793331B1 (ko) 2017-11-02

Family

ID=52986133

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150117313A KR101793331B1 (ko) 2014-11-04 2015-08-20 디스플레이 디바이스

Country Status (4)

Country Link
US (1) US9490273B2 (ko)
JP (1) JP3196476U (ko)
KR (1) KR101793331B1 (ko)
TW (1) TWI577031B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110808268A (zh) * 2019-11-07 2020-02-18 京东方科技集团股份有限公司 一种基板及其制备方法、显示面板、显示器
CN116387326A (zh) * 2019-12-06 2023-07-04 群创光电股份有限公司 电子装置
WO2024057380A1 (ja) * 2022-09-13 2024-03-21 シャープディスプレイテクノロジー株式会社 表示装置、及び、表示装置の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020054037A1 (en) * 2000-07-10 2002-05-09 Kabushiki Kaisha Toshiba Matrix array substrate

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101116817B1 (ko) * 2004-06-30 2012-02-28 엘지디스플레이 주식회사 유기 절연막을 포함하는 액정 패널 및 그 제조 방법
JP2009014950A (ja) * 2007-07-04 2009-01-22 Seiko Epson Corp 液晶装置及び電子機器
EP2357672A1 (en) * 2008-11-20 2011-08-17 Sharp Kabushiki Kaisha Semiconductor layer and method for forming same
TWI518915B (zh) * 2012-03-30 2016-01-21 群康科技(深圳)有限公司 陣列基板結構與顯示面板及其製造方法
TWI513003B (zh) * 2013-02-08 2015-12-11 Innolux Corp 液晶顯示面板及液晶顯示裝置
JP6083089B2 (ja) 2013-03-27 2017-02-22 株式会社Ｊｏｌｅｄ 半導体装置、表示装置および電子機器

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020054037A1 (en) * 2000-07-10 2002-05-09 Kabushiki Kaisha Toshiba Matrix array substrate

Also Published As

Publication number Publication date
KR20160052315A (ko) 2016-05-12
US20160126254A1 (en) 2016-05-05
JP3196476U (ja) 2015-03-12
US9490273B2 (en) 2016-11-08
TWI577031B (zh) 2017-04-01
TW201618310A (zh) 2016-05-16

Similar Documents

Publication Publication Date Title
US9529236B2 (en) Pixel structure and display panel
US7623194B2 (en) Pixel structure and liquid crystal display and method for manufacturing the same
US20100044708A1 (en) Thin film transistor, pixel structure and fabrication methods thereof
US8018013B2 (en) Pixel structure and method for manufacturing thereof
US9164340B2 (en) Pixel structure and liquid crystal panel
US8189130B2 (en) Array substrate, liquid crystal display panel and method for manufacturing the same
US10503038B2 (en) Display device
KR101793331B1 (ko) 디스플레이 디바이스
US20220271060A1 (en) Display device
CN105824160B (zh) 显示面板
US10600817B2 (en) Thin film transistor and flat display device
US9001298B1 (en) Pixel structure, display panel and manufacturing method of pixel structure
US7924353B2 (en) Pixel structure and active device array substrate
CN113096539B (zh) 显示面板
US7411213B2 (en) Pixel structure, thin film transistor array substrate and liquid crystal display panel
CN110112145B (zh) 显示装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant