CN105097805B - 半导体结构及显示面板 - Google Patents

Abstract

一种半导体结构及显示面板。该半导体结构具有一基底层。第一导电层形成在基底层之上。第一绝缘层形成在第一导电层之上。半导体层形成在第一绝缘层之上。第二导电层形成在半导体层之上，并具有一第一部分以及一第二部分。第一部分及第二部分彼此独立。第二绝缘层形成在第二导电层之上。第三导电层形成在第二绝缘层之上。第一导电层、半导体层、第一部分及第二部分构成一第一晶体管。第三导电层、半导体层、第一部分及第二部分构成一第二晶体管。在一第一期间，第一导电层具有一第一电压电平，第三导电层具有一第二电压电平。在一第二期间，第一导电层具有一第三电压电平，第三导电层具有一第四电压电平。

Description

半导体结构及显示面板

技术领域

本发明涉及一种半导体结构，特别涉及一种具有双栅极的半导体结构。

背景技术

晶体管是一种具有三个端点的电子元件，分为双载子接面晶体管(BipolarJunction Transistor；BJT)和场效应晶体管(Field-Effect Transistor；FET)两类。场效应晶体管具有三个端点，分别是栅极、源极和漏极。当场效应晶体管的栅极与源极之间的跨压大于一临界电压(threshold voltage)时，便可在晶体管的源极与漏极之间形成一通道。然而，若长时间施加电压至栅极时，很容易造成临界电压发生漂移(shift)。

发明内容

本发明提供一种半导体结构，包括一基底层、一第一导电层、一第一绝缘层、一半导体层、一第二导电层、一第二绝缘层以及一第三导电层。第一导电层形成在基底层之上。第一绝缘层形成在第一导电层之上。半导体层形成在第一绝缘层之上。第二导电层形成在半导体层之上，并具有一第一部分以及一第二部分。第一部分及第二部分彼此独立。第二绝缘层形成在第二导电层之上。第三导电层形成在第二绝缘层之上。第一导电层、半导体层、第一部分及第二部分构成一第一晶体管。第三导电层、半导体层、第一部分及第二部分构成一第二晶体管。在一第一期间，第一导电层具有一第一电压电平，第三导电层具有一第二电压电平。在一第二期间，第一导电层具有一第三电压电平，第三导电层具有一第四电压电平。

本发明还提供一种显示面板，包括一元件基板、一对向基板以及一显示介质。元件基板具有上述的半导体结构。对向基板相对元件基板设置。显示介质位于元件基板与对向基板之间。

为让本发明的特征和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下：

附图说明

图1为一显示面板示意图。

图2为一元件基板示意图。

图3为一控制电路示意图。

图4A至图4D为本发明的半导体结构的俯视图。

图5A至图5D为本发明的半导体结构的剖面示意图。

图6为本发明的控制方法的一可能流程图。

【符号说明】

10：显示面板； 11：对向基板；

12：显示介质； 13：元件基板；

14：栅极驱动电路； 15：显示区域；

100：控制电路； 110、120：控制单元；

130：下拉单元； 140：上拉单元；

300、400：半导体结构； 310、410：基底层；

320、420：第一导电层； 330、430：第一绝缘层；

340、440：半导体层； 350、450：第二导电层；

360、460：第二绝缘层； 370、470：第三导电层；

351、352、451～453：部分； S510、S520：步骤；

341、441：下表面； 342、442：上表面；

OUT：输出节点； D、D1、D2：漏极；

AL：主动层； E1：第一侧；

E2：第二侧； SR：移位寄存器；

S：源极； GE1、GE2：栅极；

Z、Za、CK1、CK7、Rst、Out+2、Out-2：信号；

T7、T7a、T12、T12a、T10、T10a、T9、T6a、T5、T5a、T4、T4a：晶体管；

VSSG、VSSA、VDD1、VDD2：电平。

具体实施方式

图1为本发明的显示面板的示意图。如图所示，显示面板10包括一对向基板11、一显示介质12以及一元件基板13。对向基板11相对元件基板13而设置。显示介质12位于元件基板13与对向基板11之间。

图2为本发明的元件基板的一可能实施例。如图所示，元件基板13包括一栅极驱动电路14以及一显示区域15。本发明并不限定栅极驱动电路14的实施方式。在一可能实施例中，栅极驱动电路14具有多个移位寄存器SR。移位寄存器SR以串行方式连接。

图3为一控制电路的示意图。如图所示，控制电路100包括第一控制单元110、第二控制单元120、下拉单元130以及上拉单元140。第一控制单元110用以控制下拉单元130。第二控制单元120用以控制上拉单元140。下拉单元130用以将输出节点OUT的电平下拉至电平VSSA。下拉单元130用以令输出节点OUT的电平等于信号CK1。在本实施例中，控制电路100为图2的移位寄存器SR中的一个。

如图所示，下拉单元130的晶体管T10及T10a的漏极均耦接节点P，其源极均接收电平VSSG，其栅极分别接收信号Z及Za，其中信号Z及Za为反相信号。换句话说，当晶体管T10及T10a中的一个导通时，晶体管T10及T10a中的另一个不导通。

图4A～图4D为本发明的半导体结构的可能俯视图。在一可能实施例中，图4A～图4D所示的半导体结构设置在图2的移位寄存器SR的一个中。请参考图4A，漏极D与源极S设置在栅极GE1与GE2之间，主动层AL与漏极D与源极S接触。本发明并不限定主动层AL与漏极D与源极S之间的关系。在本实施例中，漏极D重叠主动层AL的第一侧E1的末端，而源极S重叠主动层AL的第二侧E2的末端。在其它实施例中，请参考图4C，漏极D并未重叠主动层AL的第一侧E1的末端，并且源极S亦重叠主动层AL的第二侧E2的末端。换句话说，主动层AL的第一侧E1往左延伸，并超过漏极D的左侧边缘，并且主动层AL的第二侧E2往右延伸，并超过源极S的右侧边缘。

另外，在图4A及图4C中，栅极GE1、主动层AL、漏极D与源极S可构成一第一晶体管，而栅极GE2、主动层AL、漏极D与源极S可构成一第二晶体管。以图3的晶体管T10与T10a为例，当栅极GE1接收信号Z、漏极D耦接节点P以及源极S接收电平VSSG时，便可使第一晶体管作为晶体管T10。同样地，提供信号Za给栅极GE2，便可令第二晶体管作为晶体管T10a。

在本实施例中，由于晶体管T10及T10a共用源极S与漏极D，因此，图4A及图4C的半导体结构可称为2合1结构。藉由2合1结构实现两晶体管，可大幅节省电路空间。因此，若将共用源极S与漏极D的技术应用在显示器的驱动电路中，则可大幅减少显示面板的边缘(border)空间。

然而，本发明的2合1结构并非只能应用在显示器中。只要晶体管的漏极与源极分别耦接在一起的电路架构，均可使用本发明的半导体结构。因此，以图3为例，下拉单元130的晶体管T5及T5a或是晶体管T9与T6a也可使用图4A或图4C所显示的共用架构。举例而言，当漏极D耦接输出节点OUT，并且源极S接收电平VSSA时，便可实现晶体管T5及T5a。另外，若将漏极D耦接节点P，并且令源极S接收电平VSSG，则可实现晶体管T9与T6a。

请参考图4B及图4D，在其它实施例中，源极S与漏极D1及D2设置在栅极GE1与GE2之间，主动层AL与漏极D与源极S接触。在图4B中，漏极D1重叠主动层AL的第一侧E1的末端。漏极D2重叠主动层AL的第二侧E2的末端。在图4D中，漏极D1并未重叠主动层AL的第一侧E1的末端。漏极D2亦未重叠主动层AL的第二侧E2的末端。

在本实施例中，栅极GE1、主动层AL、源极S与漏极D1构成第一晶体管；栅极GE2、主动层AL、源极S与漏极D1构成第二晶体管；栅极GE1、主动层AL、源极S与漏极D2构成第三晶体管；栅极GE2、主动层AL、源极S与漏极D2构成第四晶体管。

在一可能实施例中，藉由提供相对应的信号给栅极GE1、GE2、源极S、漏极D1及D2，便可令第一至第四晶体管分别作为图3中的晶体管T10、T10a、T5及T5a。在本实施例中，四个晶体管共用同一源极，故图4B及图4D的半导体结构也可称为4合1结构。相较于2合1结构，4合1结构还可节省电路空间。以图3为例，在一可能实施例中，晶体管T10与T10a为第一2合1结构；晶体管T9与T6a为第二2合1结构；晶体管T5与T5a为第三2合1结构。

在另一可能实施例中，晶体管T9与T6a为2合1结构，而晶体管T10、T10a、T5与T5a为4合1结构。由于晶体管T9与T6a的栅极信号不同于晶体管T5与T5a的栅极信号，故晶体管T9与T6a无法与晶体管T5与T5a构成一4合1结构。

图5A～图5D分别为本发明的图4A～图4D的A-A’、B-B’、C-C’及D-D’剖面示意图。如图5A所示，半导体结构300包括一基底层310、一第一导电层320、一第一绝缘层330、一半导体层340、一第二导电层350、一第二绝缘层360以及一第三导电层370。在本实施例中，半导体结构300属背通道蚀刻(back channel etched；BCE)结构，但并非用以限制本发明。在其它实施例中，可利用蚀刻阻挡层(etching stop layer)技术。

第一导电层320形成在基底层310上。第一绝缘层330形成在第一导电层320之上。半导体层340形成在第一绝缘层330之上。在本实施例中，半导体层340作为一主动层(active layer)。在一可能实施例中，半导体层340为非晶硅(A-si)、低温多晶硅(LTPS)、氧化铟镓锌(IGZO)所构成。当有信号产生时，半导体层340为导通状态。当没有信号产生时，半导体层340作为一绝缘层。

第二导电层350形成在半导体层340上，并具有第一部分351及第二部分352。第一部分351与第二部分352各自独立。在本实施例中，第一部分351覆盖半导体层340的第一侧E1，并且第二部分352覆盖半导体层340的第二侧E2。第二绝缘层360形成在第二导电层350之上。第三导电层370形成在第二绝缘层360之上。

在本实施例中，第一导电层320、半导体层340、第一部分351及第二部分352构成一第一晶体管，其中第一导电层320作为第一晶体管的栅极、第一部分351作为第一晶体管的源极、第二部分352作为第一晶体管的漏极。另外，第三导电层370、半导体层340、第一部分351及第二部分352构成一第二晶体管，其中第三导电层370作为第二晶体管的栅极、第一部分351作为第二晶体管的源极、第二部分352作为第二晶体管的漏极。

在本实施例中，在一第一期间，提供一第一电压电平给第一导电层320，并且提供一第二电压电平给第三导电层370，用以导通第一晶体管，并且不导通第二晶体管。在一第二期间，改变第一导电层320及第三导电层370的电压电平，用以导通第二晶体管，并且不导通第一晶体管。

在一可能实施例中，在第二期间，提供第三电压电平给第一导电层320，并且提供第四电压电平给第三导电层370。第三电压电平可能等于或不等于第二电压电平。第四电压电平可能等于或不等于第一电压电平。在其它实施例中，第一电压电平为一正电平，如+19V，第二电压电平为一负电平，如-5V。

由于第一及第二晶体管交替导通，故可避免载子长时间陷(trap)于相同的通道中。请参考图5A，当第一晶体管导通，并且第二晶体管不导通时，载子陷在半导体层340的下表面341。当载子数量足够时，便可在下表面341形成一第一通道(channel)。当第一晶体管不导通，并且第二晶体管导通时，载子移动至半导体层340的上表面342。当载子数量足够时，便可在上表面342形成一第二通道。因此，在图5A的半导体结构中，载子不会固定陷在相同的通道中。

然而，在已知的晶体管结构中，当长时间导通晶体管时，载子将长时间陷于相同的通道中，因而造成晶体管的临界电压(threshold voltage)发生漂移。当环境温度上升时，漂移的现象更为严重。为了解决漂移现象，已知技术是增加晶体管的尺寸，但却减少电路可使用空间。然而，藉由上述的2合1结构，交替导通两晶体管，便可避免载子长时间陷于同一通道中，并克服临界电压漂移现象。

在另一可能实施例中，若将图4A的半导体结构应用于显示器中，则第一期间可能为第一帧时间(frame time)，而第二期间为第二帧时间。换句话说，第一期间是指显示器的奇数帧时间，而第二期间是指显示器的偶数帧时间。另外，本发明并不限定第一部分351及第二部分352的电压电平。在一可能实施例中，在第一期间，提供相对应的电压电平给第一部分351及第二部分352，在第二期间，维持第一部分351及第二部分352的电压电平。在另一可能实施例中，在第二期间，改变第一部分351及第二部分352的电压电平。

图5B为图4B的B-B’剖面示意图。图5B相似图5A，不同之处在于图5B的第二导电层450具有第一部分451、第二部分451及第三部分453。第一部分451、第二部分451及第三部分453各自独立。在本实施例中，第一导电层410、半导体层440、第一部分451及第二部分452构成一第一晶体管，其中第一导电层410作为第一晶体管的栅极，第一部分451作为第一晶体管的漏极或源极，而第二部分452作为第一晶体管的源极或漏极。在一可能实施例中，第一晶体管可作为图1中的晶体管T10。

第三导电层470、半导体层440、第一部分451及第二部分452构成一第二晶体管。第三导电层470作为第二晶体管的栅极，第一部分451作为第二晶体管的漏极或源极，并且第二部分452作为第二晶体管的源极或漏极。在一可能实施例中，第二晶体管可作为图3中的晶体管T10a。

第一导电层410、半导体层440、第二部分452及第三部分453构成一第三晶体管。第一导电层410作为第三晶体管的栅极，第二部分452作为第三晶体管的源极或漏极，第三部分453作为第三晶体管的漏极或源极。在一可能实施例中，第三晶体管可作为图3中的晶体管T5。

第三导电层470、半导体层440、第二部分452及第三部分453构成一第四晶体管。第三导电层470作为第四晶体管的栅极，第二部分452作为第四晶体管的源极或漏极，第三部分453作为第四晶体管的漏极或源极。在一可能实施例中，第四晶体管可作为图3中的晶体管T5a。

在其它实施例中，藉由控制半导体层440上的漏极与源极的数量，就可令不同数量的晶体管整合在相同的半导体结构中。举例而言，若半导体层440上的第二导电层450具有四部分，则可形成6合1结构，也就是六个晶体管整合在同一半导体结构中。

图5C相似图5A，不同之处在于图5C的第一部分351并未覆盖半导体层340的第一侧E1，并且第二部分352亦未覆盖半导体层340的第二侧E2。由于图5C的其它结构与图5A相同，故不再赘述。

另外，图5D相似图5B，不同之处在于图5D的第一部分451并未覆盖半导体层440的第一侧E1，并且第三部分453亦未覆盖半导体层440的第二侧E2。由于图5D的其它结构与图5B相同，故不再赘述。

图6为本发明的控制方法的一可能流程图。本发明的控制方法用以控制一第一晶体管及一第二晶体管，其中第一及第二晶体管共用一源极以及一漏极。在其它实施例中，本发明的控制方法可控制四晶体管，其中四晶体管共用同一源极或漏极，以及共用两漏极或两源极。

首先，在一第一期间，提供一第一电压电平给第一晶体管的栅极以及提供一第二电压电平给第二晶体管的栅极(步骤S510)。在一可能实施例中，当第一晶体管的栅极接收到第一电压电平时，第一晶体管进入一导通状态；当第二晶体管的栅极接收到第二电压电平时，第二晶体管进入一不导通状态。

本发明并不限定第一及第二电压电平的极性。在一可能实施例中，第一及第二电压电平均为正电平或均为负电平。在本实施例中，第一电压电平为正电平，而第二电压电平为负电平。

在一第二期间，改变第一及第二晶体管的栅极的电平(步骤S520)。在一可能实施例中，提供一第三电压电平给第一晶体管的栅极以及提供一第四电压电平给第二晶体管的栅极。第三电压电平可能等于或不等于第二电压电平，第四电压电平等于或不等于第一电压电平。在一可能实施例中，第一电压电平为+19V，第二电压电平为-5V。

在其它实施例中，在第一期间，还提供一第五电压电平给第一及第二晶体管的漏极，以及提供一第六电压电平给第一及第二晶体管的源极。在第二期间，维持或改变第一及第二晶体管的漏极与源极中的至少一个的电压电平。

由于共用结构的晶体管交替导通，故可避免载子长时间陷于相同的通道中，因而减少晶体管临界电压漂移现象。再者，藉由共用结构，可大幅增加电路可使用空间。

除非另作定义，在此所有词汇(包含技术与科学词汇)均属本发明所属领域技术人员的一般理解。此外，除非明白表示，词汇在一般字典中的定义应解释为与其相关技术领域的文章中意义一致，而不应解释为理想状态或过分正式的语态。

虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定者为准。

Claims (9)

1.一种半导体结构，包括：

基底层；

第一导电层，形成在该基底层之上；

第一绝缘层，形成在该第一导电层之上；

半导体层，形成在该第一绝缘层之上；

第二导电层，形成在该半导体层之上，并具有第一部分以及第二部分，该第一部分及第二部分彼此独立；

第二绝缘层，形成在该第二导电层之上；以及

第三导电层，形成在该第二绝缘层之上，

其中，该第一导电层、该半导体层、该第一部分及该第二部分构成第一晶体管，该第三导电层、该半导体层、该第一部分及该第二部分构成第二晶体管；

其中，在第一期间，该第一导电层具有第一电压电平，该第三导电层具有第二电压电平，在第二期间，该第一导电层具有第三电压电平，该第三导电层具有第四电压电平。

2.如权利要求1所述的半导体结构，其中该第三电压电平等于该第二电压电平，该第四电压电平等于该第一电压电平。

3.如权利要求1所述的半导体结构，其中该第三电压电平不等于该第二电压电平，该第四电压电平不等于该第一电压电平。

4.如权利要求1所述的半导体结构，其中该第一电压电平为正电平，该第二电压电平为负电平。

5.如权利要求1所述的半导体结构，其中在该第一期间，该第一晶体管导通，该第二晶体管不导通；在该第二期间，该第二晶体管导通，该第一晶体管不导通。

6.如权利要求1所述的半导体结构，其中该第一部分及该第二部分的电压电平保持不变。

7.如权利要求1所述的半导体结构，其中该第二导电层还包括一第三部分，该第一部分、第二部分及该第三部分各自独立，该第一导电层、该半导体层、该第二部分及该第三部分构成一第三晶体管，该第三导电层、该半导体层、该第二部分及该第三部分构成一第四晶体管。

8.一种显示面板，包括：

元件基板，包括如权利要求1所述的该半导体结构；

对向基板，相对该元件基板设置；以及

显示介质，位于该元件基板与该对向基板之间。

9.如权利要求8所述的显示面板，其中该元件基板包括移位寄存器，该移位寄存器包括该半导体结构。