JPH0677500A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0677500A JPH0677500A JP4248801A JP24880192A JPH0677500A JP H0677500 A JPH0677500 A JP H0677500A JP 4248801 A JP4248801 A JP 4248801A JP 24880192 A JP24880192 A JP 24880192A JP H0677500 A JPH0677500 A JP H0677500A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】記憶容量の大幅な増大を図れる半導体記憶装置
を実現する。 【構成】第１の半導体層１３に所定の間隔を隔てて形成
された２つの拡散領域１４，１５と、第１の半導体層１
３上に第１の絶縁膜１６を介して形成された第１のフロ
ーティングゲート１７と、第１のフローティングゲート
１７上に第２の絶縁膜１８を介して形成されたコントロ
ールゲート１９と、コントロールゲート１９上に第３の
絶縁膜２０を介して形成された第２のフローティングゲ
ート２１と、第２のフローティングゲート２１上に第４
の絶縁膜２２を介して積層された第２の半導体層２３
に、所定の間隔を隔ててそれぞれ第２のフローティング
ゲート２１の端部側に位置するように形成された２つの
拡散領域２４，２５とを設け、コントロールゲート１９
にワード線を接続し、拡散領域１４，１５および２４，
２５にビット線を接続して、記憶容量の増大を図る。
を実現する。 【構成】第１の半導体層１３に所定の間隔を隔てて形成
された２つの拡散領域１４，１５と、第１の半導体層１
３上に第１の絶縁膜１６を介して形成された第１のフロ
ーティングゲート１７と、第１のフローティングゲート
１７上に第２の絶縁膜１８を介して形成されたコントロ
ールゲート１９と、コントロールゲート１９上に第３の
絶縁膜２０を介して形成された第２のフローティングゲ
ート２１と、第２のフローティングゲート２１上に第４
の絶縁膜２２を介して積層された第２の半導体層２３
に、所定の間隔を隔ててそれぞれ第２のフローティング
ゲート２１の端部側に位置するように形成された２つの
拡散領域２４，２５とを設け、コントロールゲート１９
にワード線を接続し、拡散領域１４，１５および２４，
２５にビット線を接続して、記憶容量の増大を図る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特にフローティングゲートを有する不揮発性半導体
記憶装置のセル構造の改良に関するものである。
り、特にフローティングゲートを有する不揮発性半導体
記憶装置のセル構造の改良に関するものである。
【０００２】
【従来の技術】不揮発性半導体記憶装置、たとえばＥＰ
ＲＯＭ(Erasable Programmable ReadOnly Memory)のメ
モリセルには、フローティングゲート不揮発性メモリと
ＭＩＯＳ（Metal Insulator Oxide Semiconductor ）不
揮発性メモリとがあり、フローティングゲート不揮発性
メモリには、メモリセル内に素子分離を必要とするもの
と、必要としないものとがある。
ＲＯＭ(Erasable Programmable ReadOnly Memory)のメ
モリセルには、フローティングゲート不揮発性メモリと
ＭＩＯＳ（Metal Insulator Oxide Semiconductor ）不
揮発性メモリとがあり、フローティングゲート不揮発性
メモリには、メモリセル内に素子分離を必要とするもの
と、必要としないものとがある。
【０００３】フローティングゲート（以下、ＦＧとい
う）不揮発性メモリは、基本的には図６に示すような構
造を有している。すなわち、ｐ形シリコン基板あるいは
Ｐ−Ｗｅｌｌ１上に、ｎ形拡散層からなるソース領域２
とｎ形拡散層からなるドレイン領域３とが所定間隔をお
いて形成され、これらソース領域２およびドレイン領域
３間上に、ＳｉＯ2 からなる第１のゲート絶縁膜４を介
してＦＧ５が形成され、さらにこの上にＳｉＯ2 および
Ｓｉ3 Ｎ4 およびＳｉ０2 の３層構造からなる第２のゲ
ート絶縁膜６を介してポリシリコンからなるコントロー
ルゲート（以下、ＣＧという）７が形成された、２層の
ポリシリコンゲートを有する構造となっている。
う）不揮発性メモリは、基本的には図６に示すような構
造を有している。すなわち、ｐ形シリコン基板あるいは
Ｐ−Ｗｅｌｌ１上に、ｎ形拡散層からなるソース領域２
とｎ形拡散層からなるドレイン領域３とが所定間隔をお
いて形成され、これらソース領域２およびドレイン領域
３間上に、ＳｉＯ2 からなる第１のゲート絶縁膜４を介
してＦＧ５が形成され、さらにこの上にＳｉＯ2 および
Ｓｉ3 Ｎ4 およびＳｉ０2 の３層構造からなる第２のゲ
ート絶縁膜６を介してポリシリコンからなるコントロー
ルゲート（以下、ＣＧという）７が形成された、２層の
ポリシリコンゲートを有する構造となっている。
【０００４】このような構造を有するＦＧ不揮発性メモ
リにおいて、ＦＧ５は、周囲を完全に絶縁物により完全
に覆われており、書き込みによって注入された電子の保
持用のゲートとして機能する。
リにおいて、ＦＧ５は、周囲を完全に絶縁物により完全
に覆われており、書き込みによって注入された電子の保
持用のゲートとして機能する。
【０００５】メモリセル内に素子分離領域（ＬＯＣＯ
Ｓ）を必要とするＦＧ不揮発性メモリには、インテル型
とＮＡＮＤ型があり、それぞれの基本構造は図７および
図８に示すようになっている。図中、８は素子分離領
域、９はコンタクト領域をそれぞれ示している。
Ｓ）を必要とするＦＧ不揮発性メモリには、インテル型
とＮＡＮＤ型があり、それぞれの基本構造は図７および
図８に示すようになっている。図中、８は素子分離領
域、９はコンタクト領域をそれぞれ示している。
【０００６】これに対して、メモリセル内に素子分離を
必要としないＦＧ不揮発性メモリには、フラット型があ
り、その基本構造は図９に示すようになっている。
必要としないＦＧ不揮発性メモリには、フラット型があ
り、その基本構造は図９に示すようになっている。
【０００７】実際にメモリマトリクスを構成する場合に
は、たとえばｐ形シリコン基板１およびソース領域２が
接地され、ドレイン領域３が図示しないコンタクトホー
ルなどを介してビット線に接続される。
は、たとえばｐ形シリコン基板１およびソース領域２が
接地され、ドレイン領域３が図示しないコンタクトホー
ルなどを介してビット線に接続される。
【０００８】
【発明が解決しようとする課題】ところで、近年、半導
体記憶装置の記憶容量の増大および高集積化に対する要
望が強く、不揮発性半導体記憶装置においても高容量化
が進められている。しかし、メモリセル内に素子分離が
必要なインテル型やＮＡＮＤ型のＦＧ不揮発性メモリで
は、素子分離領域８の存在のために高集積化は困難であ
る。一方、フラット型メモリは、メモリセル内に素子分
離領域８が必要でないため、高集積化には向いている。
体記憶装置の記憶容量の増大および高集積化に対する要
望が強く、不揮発性半導体記憶装置においても高容量化
が進められている。しかし、メモリセル内に素子分離が
必要なインテル型やＮＡＮＤ型のＦＧ不揮発性メモリで
は、素子分離領域８の存在のために高集積化は困難であ
る。一方、フラット型メモリは、メモリセル内に素子分
離領域８が必要でないため、高集積化には向いている。
【０００９】しかし、いずれのタイプのセルにしても、
一層の高集積化を図る場合には、ＦＧ５を薄くし、面積
を小さくする必要があるが、ＦＧ５を薄くしたり、小面
積にすると、ＣＧ７との容量結合が小さくなり、電荷の
注入効率、すなわち書き込み効率が低下するなどの不都
合がある。また、第２のゲート絶縁膜６を薄くして容量
結合を大きくすることも考えられるが、絶縁が不十分に
なるため、余り薄くすることもできない。その結果、セ
ルの平面的なサイズの縮小には限界があり、現状では半
導体記憶装置の記憶容量の増大に限界を生じ、たとえ
ば、セル単位で２倍あるいはそれ以上の記憶容量を得る
ことは極めて困難な状況にある。
一層の高集積化を図る場合には、ＦＧ５を薄くし、面積
を小さくする必要があるが、ＦＧ５を薄くしたり、小面
積にすると、ＣＧ７との容量結合が小さくなり、電荷の
注入効率、すなわち書き込み効率が低下するなどの不都
合がある。また、第２のゲート絶縁膜６を薄くして容量
結合を大きくすることも考えられるが、絶縁が不十分に
なるため、余り薄くすることもできない。その結果、セ
ルの平面的なサイズの縮小には限界があり、現状では半
導体記憶装置の記憶容量の増大に限界を生じ、たとえ
ば、セル単位で２倍あるいはそれ以上の記憶容量を得る
ことは極めて困難な状況にある。
【００１０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、記憶容量の大幅な増大を図れる
半導体記憶装置を提供することにある。
のであり、その目的は、記憶容量の大幅な増大を図れる
半導体記憶装置を提供することにある。
【００１１】
【発明が解決しようとする課題】上記目的を達成するた
め、本発明の半導体記憶装置では、第１の半導体層に所
定の間隔を隔てて形成された２つの拡散領域と、少なく
とも上記第１の半導体層上に第１の絶縁膜を介して形成
された第１のフローティングゲートと、第１のフローテ
ィングゲート上に第２の絶縁膜を介して形成されたコン
トロールゲートと、コントロールゲート上に第３の絶縁
膜を介して形成された第２のフローティングゲートと、
第２のフローティングゲート上に第４の絶縁膜を介して
積層された第２の半導体層に、所定の間隔を隔ててそれ
ぞれ当該第２のフローティングゲートの端部側に位置す
るように形成された２つの拡散領域とを有するようにし
た。
め、本発明の半導体記憶装置では、第１の半導体層に所
定の間隔を隔てて形成された２つの拡散領域と、少なく
とも上記第１の半導体層上に第１の絶縁膜を介して形成
された第１のフローティングゲートと、第１のフローテ
ィングゲート上に第２の絶縁膜を介して形成されたコン
トロールゲートと、コントロールゲート上に第３の絶縁
膜を介して形成された第２のフローティングゲートと、
第２のフローティングゲート上に第４の絶縁膜を介して
積層された第２の半導体層に、所定の間隔を隔ててそれ
ぞれ当該第２のフローティングゲートの端部側に位置す
るように形成された２つの拡散領域とを有するようにし
た。
【００１２】本発明の半導体記憶装置では、上記コント
ロールゲートにワード線を接続し、少なくとも上記２つ
の拡散領域にビット線を直接接続した。
ロールゲートにワード線を接続し、少なくとも上記２つ
の拡散領域にビット線を直接接続した。
【００１３】本発明の半導体記憶装置では、上述した半
導体記憶装置を多段に重ねて構成した。
導体記憶装置を多段に重ねて構成した。
【００１４】
【作用】本発明の半導体記憶装置によれば、コントロー
ルゲートを介してメモリセルが選択され、一方の２つの
拡散領域および他方の２つの拡散領域を介して、コント
ロールゲートを共有する２つの単位セルに対するデータ
の書き込みまたは読み出しが行われる。
ルゲートを介してメモリセルが選択され、一方の２つの
拡散領域および他方の２つの拡散領域を介して、コント
ロールゲートを共有する２つの単位セルに対するデータ
の書き込みまたは読み出しが行われる。
【００１５】本発明の半導体記憶装置によれば、コント
ロールゲートを介してメモリセルが選択され、たとえば
一方の２つの拡散領域に直接接続されたおよび他方の拡
散領域に接続されたビット線を介して、コントロールゲ
ートを共有する２つの単位セルに対するデータの書き込
みまたは読み出しが行われる。
ロールゲートを介してメモリセルが選択され、たとえば
一方の２つの拡散領域に直接接続されたおよび他方の拡
散領域に接続されたビット線を介して、コントロールゲ
ートを共有する２つの単位セルに対するデータの書き込
みまたは読み出しが行われる。
【００１６】本発明の半導体記憶装置によれば、コント
ロールゲートを共有する２つのセルからなる単位メモリ
セルが複数個３次元的に多段に重ねあ合わされて１メモ
リセルが構成され、単純計算で、１メモリセル当たりの
記録容量が、従来のメモリセルの記憶容量の２倍以上と
なる。
ロールゲートを共有する２つのセルからなる単位メモリ
セルが複数個３次元的に多段に重ねあ合わされて１メモ
リセルが構成され、単純計算で、１メモリセル当たりの
記録容量が、従来のメモリセルの記憶容量の２倍以上と
なる。
【００１７】
【実施例】図１は本発明に係る半導体記憶装置の一実施
例を示す外観図、図２は図１のＡ−Ａ線矢視方向の断面
図である。図中、１０はｐ形シリコン基板（図１では省
略）、１１はＳｉＯ2 からなる絶縁層、１２ａ，１２ｂ
は下ビット線、１３は第１の半導体層としての下ポリシ
リコン層、１４はｎ形拡散層からなる下ソース領域、１
５はｎ形拡散層からなる下ドレイン領域、１６は第１の
ゲート絶縁膜、１７は第１のＦＧ（フローティングゲー
ト）としての下ＦＧ、１８は第２のゲート絶縁膜、１９
はＣＧ（コントロールゲート）、２０は第３のゲート絶
縁膜、２１は第２のＦＧとしての上ＦＧ、２２は第４の
ゲート絶縁膜、２３は第２の半導体層としての上ポリシ
リコン層、２４はｎ形拡散層からなる上ソース領域、２
５はｎ形拡散層からなる上ドレイン領域、２６はＳｉＯ
2 からなる層間絶縁膜、２７ａ，２７ｂは上ビット線を
それぞれ示している。
例を示す外観図、図２は図１のＡ−Ａ線矢視方向の断面
図である。図中、１０はｐ形シリコン基板（図１では省
略）、１１はＳｉＯ2 からなる絶縁層、１２ａ，１２ｂ
は下ビット線、１３は第１の半導体層としての下ポリシ
リコン層、１４はｎ形拡散層からなる下ソース領域、１
５はｎ形拡散層からなる下ドレイン領域、１６は第１の
ゲート絶縁膜、１７は第１のＦＧ（フローティングゲー
ト）としての下ＦＧ、１８は第２のゲート絶縁膜、１９
はＣＧ（コントロールゲート）、２０は第３のゲート絶
縁膜、２１は第２のＦＧとしての上ＦＧ、２２は第４の
ゲート絶縁膜、２３は第２の半導体層としての上ポリシ
リコン層、２４はｎ形拡散層からなる上ソース領域、２
５はｎ形拡散層からなる上ドレイン領域、２６はＳｉＯ
2 からなる層間絶縁膜、２７ａ，２７ｂは上ビット線を
それぞれ示している。
【００１８】絶縁層１１は、ｐ形シリコン基板上にＳｉ
Ｏ2 を所定の厚さに積層して構成されている。１２ａ，
１２ｂは下ビット線で、たとえばポリシリコンあるいは
W Siからなり、絶縁層１１内に、図中に設定したｘｙｚ
座標系のｙ方向に平行となるように埋設されている。な
お、下ビット線１２ａ，１２ｂの上面は、絶縁層１２の
上面とほぼ同一平面を構成するように埋設されている。
Ｏ2 を所定の厚さに積層して構成されている。１２ａ，
１２ｂは下ビット線で、たとえばポリシリコンあるいは
W Siからなり、絶縁層１１内に、図中に設定したｘｙｚ
座標系のｙ方向に平行となるように埋設されている。な
お、下ビット線１２ａ，１２ｂの上面は、絶縁層１２の
上面とほぼ同一平面を構成するように埋設されている。
【００１９】下ポリシリコン層１３は、絶縁層１１の上
面で、かつ、ビット線１２ａおよび１２ｂ間にポリシリ
コンを所定の厚さに積層して構成されている。下ソース
領域１４は、下ポリシリコン層１３の図中左側に並設さ
れ、その下面は下ビット線１２ａの上面と接触するよう
に構成されている。この下ソース領域１４は、下ポリシ
リコン層１３と同一工程で積層されたポリシリコン層の
下ビット線１２ａの上面に対応する領域を含む領域に対
して、たとればリン（Ｐ）などのｎ形不純物をイオン注
入し、熱拡散することにより形成される。下ドレイン領
域１５は、下ポリシリコン層１３の図中右側に並設さ
れ、その下面は下ビット線１２ｂの上面と接触するよう
に構成されている。この下ドレイン領域１５は、下ポリ
シリコン層１３と同一工程で積層されたポリシリコン層
の下ビット線１２ｂの上面に対応する領域を含む領域に
対して、たとればリンなどのｎ形不純物をイオン注入
し、熱拡散することにより形成される。
面で、かつ、ビット線１２ａおよび１２ｂ間にポリシリ
コンを所定の厚さに積層して構成されている。下ソース
領域１４は、下ポリシリコン層１３の図中左側に並設さ
れ、その下面は下ビット線１２ａの上面と接触するよう
に構成されている。この下ソース領域１４は、下ポリシ
リコン層１３と同一工程で積層されたポリシリコン層の
下ビット線１２ａの上面に対応する領域を含む領域に対
して、たとればリン（Ｐ）などのｎ形不純物をイオン注
入し、熱拡散することにより形成される。下ドレイン領
域１５は、下ポリシリコン層１３の図中右側に並設さ
れ、その下面は下ビット線１２ｂの上面と接触するよう
に構成されている。この下ドレイン領域１５は、下ポリ
シリコン層１３と同一工程で積層されたポリシリコン層
の下ビット線１２ｂの上面に対応する領域を含む領域に
対して、たとればリンなどのｎ形不純物をイオン注入
し、熱拡散することにより形成される。
【００２０】第１のゲート絶縁膜１６は、たとえばＳｉ
Ｏ2 からなり、下ポリシリコン層１３，下ソース領域１
４および下ドレイン領域１５の上面にＳｉＯ2 を所定の
厚さに積層して構成されている。下ＦＧ１７は、たとえ
ばポリシリコンからなり、第１のゲート絶縁膜１６の上
面で、かつ、下ポリシリコン層１３の上面および下ソー
ス領域１４および下ドレイン領域１５の端部上面に対応
するようにポリシリコンを所定の厚さに積層して構成さ
れている。第２のゲート絶縁膜１８は、たとえばＳｉＯ
2 およびＳｉ3 Ｎ4 およびＳｉＯ2 の３層構造からな
り、下ＦＧ１７の上面にＳｉＯ2 およびＳｉ3 Ｎ4 を所
定の厚さに積層して構成されている。ＣＧ１９は、たと
えばポリシリコンからなり、第２のゲート絶縁膜１８の
上面で、図中に設定したｘｙｚ座標系のｘ方向に延びる
ようにポリシリコンを所定の厚さに積層して構成されて
いる。
Ｏ2 からなり、下ポリシリコン層１３，下ソース領域１
４および下ドレイン領域１５の上面にＳｉＯ2 を所定の
厚さに積層して構成されている。下ＦＧ１７は、たとえ
ばポリシリコンからなり、第１のゲート絶縁膜１６の上
面で、かつ、下ポリシリコン層１３の上面および下ソー
ス領域１４および下ドレイン領域１５の端部上面に対応
するようにポリシリコンを所定の厚さに積層して構成さ
れている。第２のゲート絶縁膜１８は、たとえばＳｉＯ
2 およびＳｉ3 Ｎ4 およびＳｉＯ2 の３層構造からな
り、下ＦＧ１７の上面にＳｉＯ2 およびＳｉ3 Ｎ4 を所
定の厚さに積層して構成されている。ＣＧ１９は、たと
えばポリシリコンからなり、第２のゲート絶縁膜１８の
上面で、図中に設定したｘｙｚ座標系のｘ方向に延びる
ようにポリシリコンを所定の厚さに積層して構成されて
いる。
【００２１】第３のゲート絶縁膜２０は、たとえばＳｉ
Ｏ2 およびＳｉ3 Ｎ4 およびＳｉＯ2 の３層構造からな
り、ＣＧ１９の上面にＳｉＯ2 およびＳｉ3 Ｎ4 を所定
の厚さに積層して構成されている。上ＦＧ２１は、たと
えばポリシリコンからなり、第３のゲート絶縁膜２０の
上面で、かつ、その下面が下ＦＧ１７の上面に対向する
ようにポリシリコンを所定の厚さに積層して構成されて
いる。第４のゲート絶縁膜２２は、たとえばＳｉＯ2 か
らなり、上ＣＧ２１の上面にＳｉＯ2 を所定の厚さに積
層して構成されている。
Ｏ2 およびＳｉ3 Ｎ4 およびＳｉＯ2 の３層構造からな
り、ＣＧ１９の上面にＳｉＯ2 およびＳｉ3 Ｎ4 を所定
の厚さに積層して構成されている。上ＦＧ２１は、たと
えばポリシリコンからなり、第３のゲート絶縁膜２０の
上面で、かつ、その下面が下ＦＧ１７の上面に対向する
ようにポリシリコンを所定の厚さに積層して構成されて
いる。第４のゲート絶縁膜２２は、たとえばＳｉＯ2 か
らなり、上ＣＧ２１の上面にＳｉＯ2 を所定の厚さに積
層して構成されている。
【００２２】上ポリシリコン層２３は、第４のゲート絶
縁膜２２の上面で、かつ、その下面が上ＦＧ２１の上面
と対向するようにポリシリコンを所定の厚さに積層して
構成されている。上ソース領域２４は、上ポリシリコン
層２３の図中左側に並設され、その上面は上ビット線２
７ａの上面と接触するように構成されている。この上ソ
ース領域２４は、上ポリシリコン層２３と同一工程で積
層されたポリシリコン層の所定の領域に対して、たとれ
ばリンなどのｎ形不純物をイオン注入し、熱拡散するこ
とにより形成される。上ドレイン領域２５は、上ポリシ
リコン層２３の図中右側に並設され、その上面は上ビッ
ト線２７ｂの上面と接触するように構成されている。こ
の上ドレイン領域２５は、上ポリシリコン層２３と同一
工程で積層されたポリシリコン層の所定の領域に対し
て、たとればリンなどのｎ形不純物をイオン注入し、熱
拡散することにより形成される。
縁膜２２の上面で、かつ、その下面が上ＦＧ２１の上面
と対向するようにポリシリコンを所定の厚さに積層して
構成されている。上ソース領域２４は、上ポリシリコン
層２３の図中左側に並設され、その上面は上ビット線２
７ａの上面と接触するように構成されている。この上ソ
ース領域２４は、上ポリシリコン層２３と同一工程で積
層されたポリシリコン層の所定の領域に対して、たとれ
ばリンなどのｎ形不純物をイオン注入し、熱拡散するこ
とにより形成される。上ドレイン領域２５は、上ポリシ
リコン層２３の図中右側に並設され、その上面は上ビッ
ト線２７ｂの上面と接触するように構成されている。こ
の上ドレイン領域２５は、上ポリシリコン層２３と同一
工程で積層されたポリシリコン層の所定の領域に対し
て、たとればリンなどのｎ形不純物をイオン注入し、熱
拡散することにより形成される。
【００２３】層間絶縁膜２６は、たとえばＳｉＯ2 から
なり、上ポリシリコン層２３，上ソース領域２４および
上ドレイン領域２５の上面にＳｉＯ2 を所定の厚さに積
層して構成され、かつ、上ソース領域２４および上ドレ
イン領域２５の上面部分には、上ソース領域２４および
上ドレイン領域２５の上面に対して上ビット線２７ａお
よび２７ｂを接触させるためのいわゆるコンタクトホー
ルとしての略Ｕ字形状の溝２６ａ，２６ｂがｙ方向に互
いに平行に延びるように形成されている。上ビット線２
７ａは、たとえばアルミニウム（Ａｌ）あるいはW Siか
らなり、その下面が上ソース領域２４の上面に対して所
定の面積をもって接触して、ｙ方向に延びるように、層
間絶縁膜２６に形成された溝２６ａ内に形成されてい
る。上ビット線２７ｂは、たとえばアルミニウムあるい
はW Siからなり、その下面が上ドレイン領域２５の上面
に対して所定の面積をもって接触して、ｙ方向に延びる
ように、層間絶縁膜２６に形成された溝２６ｂ内に形成
されている。
なり、上ポリシリコン層２３，上ソース領域２４および
上ドレイン領域２５の上面にＳｉＯ2 を所定の厚さに積
層して構成され、かつ、上ソース領域２４および上ドレ
イン領域２５の上面部分には、上ソース領域２４および
上ドレイン領域２５の上面に対して上ビット線２７ａお
よび２７ｂを接触させるためのいわゆるコンタクトホー
ルとしての略Ｕ字形状の溝２６ａ，２６ｂがｙ方向に互
いに平行に延びるように形成されている。上ビット線２
７ａは、たとえばアルミニウム（Ａｌ）あるいはW Siか
らなり、その下面が上ソース領域２４の上面に対して所
定の面積をもって接触して、ｙ方向に延びるように、層
間絶縁膜２６に形成された溝２６ａ内に形成されてい
る。上ビット線２７ｂは、たとえばアルミニウムあるい
はW Siからなり、その下面が上ドレイン領域２５の上面
に対して所定の面積をもって接触して、ｙ方向に延びる
ように、層間絶縁膜２６に形成された溝２６ｂ内に形成
されている。
【００２４】このような構造を採用することにより、下
ビット線１２ａ，１２ｂ、下ポリシリコン層１３、下ソ
ース領域１４、下ドレイン領域１５、第１のゲート絶縁
膜１６、下ＦＧ１７、第２のゲート絶縁膜１８およびＣ
Ｇ１９からなる下単位メモリセルＬＭＣと、上ビット線
２７ａ，２７ｂ、上ポリシリコン層２６、上ソース領域
２４、上ドレイン領域２５、第３のゲート絶縁膜２１、
上ＦＧ２１、第４のゲート絶縁膜２２およびＣＧ１９か
らなる上単位メモリセルＵＭＣとの２段メモリセル構造
を実現でき、従来の１段のメモリセルに比べて少なくと
も２倍の記憶容量を実現できる。
ビット線１２ａ，１２ｂ、下ポリシリコン層１３、下ソ
ース領域１４、下ドレイン領域１５、第１のゲート絶縁
膜１６、下ＦＧ１７、第２のゲート絶縁膜１８およびＣ
Ｇ１９からなる下単位メモリセルＬＭＣと、上ビット線
２７ａ，２７ｂ、上ポリシリコン層２６、上ソース領域
２４、上ドレイン領域２５、第３のゲート絶縁膜２１、
上ＦＧ２１、第４のゲート絶縁膜２２およびＣＧ１９か
らなる上単位メモリセルＵＭＣとの２段メモリセル構造
を実現でき、従来の１段のメモリセルに比べて少なくと
も２倍の記憶容量を実現できる。
【００２５】図３は、図１および図２に示すようなメモ
リセルをマトリクス上に配置した半導体記憶装置の等価
回路例を示している。図３において、破線で囲んだ領域
が本発明に係る２段構成の１メモリセル領域を示してい
る。このような構成においては、ワード線としてのＣＧ
１９を介して１メモリセルが選択され、下ソース領域１
４，下ドレイン領域１５に接続されたビット線１２ａ，
１２ｂおよび上ソース領域２４，上ドレイン領域２５に
接続されたビット線２６ａ，２６ｂを介して下単位セル
または上単位セルに対するデータの書き込みまたは読み
出しが行われる。このように、上記した構造を有する半
導体記憶装置は、データの書き込み、読み出し時に同一
ワード線上の２単位メモリセルＬＭＣおよびＵＭＣとを
容易に選択することができる。したがって、単純に単位
メモリセルを多段に重ね合わせたメモリセルの場合に比
べて、周辺回路の複雑化を防止できる利点がある。
リセルをマトリクス上に配置した半導体記憶装置の等価
回路例を示している。図３において、破線で囲んだ領域
が本発明に係る２段構成の１メモリセル領域を示してい
る。このような構成においては、ワード線としてのＣＧ
１９を介して１メモリセルが選択され、下ソース領域１
４，下ドレイン領域１５に接続されたビット線１２ａ，
１２ｂおよび上ソース領域２４，上ドレイン領域２５に
接続されたビット線２６ａ，２６ｂを介して下単位セル
または上単位セルに対するデータの書き込みまたは読み
出しが行われる。このように、上記した構造を有する半
導体記憶装置は、データの書き込み、読み出し時に同一
ワード線上の２単位メモリセルＬＭＣおよびＵＭＣとを
容易に選択することができる。したがって、単純に単位
メモリセルを多段に重ね合わせたメモリセルの場合に比
べて、周辺回路の複雑化を防止できる利点がある。
【００２６】次に、図１および図２に示すメモリセルの
製造方法の一例を、図４および図５に基づいて説明す
る。まず、ｐ形シリコン基板１０の表面に、熱酸化ある
いはＳｉＯ2 のＣＶＤ(Chemical Vapour Deposition)に
より絶縁層１１を形成した後、図４(a) に示すように、
絶縁層１１の表面の所定の位置に、ポリシリコンまたは
W SiのＣＶＤにより、下ビット線１２ａ，１２ｂの形成
およびパターニングを行う。次いで、下ビット線１２
ａ，１２ｂの上面にのみマスクを施し、ＳｉＯ2 のＣＶ
Ｄにより、下ビット線１２ａ，１２ｂの絶縁層１１に対
す埋め込みおよび平坦化を行う。
製造方法の一例を、図４および図５に基づいて説明す
る。まず、ｐ形シリコン基板１０の表面に、熱酸化ある
いはＳｉＯ2 のＣＶＤ(Chemical Vapour Deposition)に
より絶縁層１１を形成した後、図４(a) に示すように、
絶縁層１１の表面の所定の位置に、ポリシリコンまたは
W SiのＣＶＤにより、下ビット線１２ａ，１２ｂの形成
およびパターニングを行う。次いで、下ビット線１２
ａ，１２ｂの上面にのみマスクを施し、ＳｉＯ2 のＣＶ
Ｄにより、下ビット線１２ａ，１２ｂの絶縁層１１に対
す埋め込みおよび平坦化を行う。
【００２７】次に、下ビット線１２ａ，１２ｂの上面に
施したマスクを除去した後、これら下ビット線１２ａ，
１２ｂの表面および絶縁層１１の上面に対して、アモル
ファスシリコン（ａ−Ｓｉ）のＣＶＤによりａ−Ｓｉ層
を積層し、さらにこれを再結晶化することにより、図４
(b) に示すように、ポリシリコン層１３０を形成する。
施したマスクを除去した後、これら下ビット線１２ａ，
１２ｂの表面および絶縁層１１の上面に対して、アモル
ファスシリコン（ａ−Ｓｉ）のＣＶＤによりａ−Ｓｉ層
を積層し、さらにこれを再結晶化することにより、図４
(b) に示すように、ポリシリコン層１３０を形成する。
【００２８】次に、図４(c) に示すように、ポリシリコ
ン層１３０の上面に対し、ＳｉＯ2のＣＶＤによりＳｉ
Ｏ2 を積層し、第１のゲート絶縁膜１６を形成する。次
いで、第１のゲート絶縁膜１６の上面にａ−ＳｉのＣＶ
Ｄによりａ−Ｓｉ層を積層し、さらにこれを再結晶化す
ることにより、ＦＧ層を形成した後、図４(d) に示すよ
うに、たとえば反応性イオンエッチング（ＲＩＥ）など
によりｙ方向にカッティングを行って所定パターンに加
工し、下ＦＧ１７を形成する。
ン層１３０の上面に対し、ＳｉＯ2のＣＶＤによりＳｉ
Ｏ2 を積層し、第１のゲート絶縁膜１６を形成する。次
いで、第１のゲート絶縁膜１６の上面にａ−ＳｉのＣＶ
Ｄによりａ−Ｓｉ層を積層し、さらにこれを再結晶化す
ることにより、ＦＧ層を形成した後、図４(d) に示すよ
うに、たとえば反応性イオンエッチング（ＲＩＥ）など
によりｙ方向にカッティングを行って所定パターンに加
工し、下ＦＧ１７を形成する。
【００２９】次に、たとればリンなどのｎ形不純物をポ
リシリコン層１３０に対してイオン注入し、熱拡散する
ことにより、下ソース領域１４および下ドレイン領域１
５を形成した後、図４(e) に示すように、ＳｉＯ2 のＣ
ＶＤにより下ＦＧ１７の埋め込みおよび平坦化を行う。
なお、下ソース領域１４および下ドレイン領域１５の形
成によりポリシリコン層１３０の中央部に下ポリシリコ
ン層１３が構成される。
リシリコン層１３０に対してイオン注入し、熱拡散する
ことにより、下ソース領域１４および下ドレイン領域１
５を形成した後、図４(e) に示すように、ＳｉＯ2 のＣ
ＶＤにより下ＦＧ１７の埋め込みおよび平坦化を行う。
なお、下ソース領域１４および下ドレイン領域１５の形
成によりポリシリコン層１３０の中央部に下ポリシリコ
ン層１３が構成される。
【００３０】次に、平坦化した下ＦＧ１７の上面および
ＳｉＯ2 層の上面に対し、たとえば熱酸化によりＳｉＯ
2 を積層し、さらにＳｉ3 Ｎ4 のＣＶＤおよびＳｉＯ2
のＣＶＤによりＳｉ3 Ｎ4 およびＳｉＯ2 を積層して第
２のゲート絶縁膜１８を形成した後、図４(f) に示すよ
うに、その上面に対してａ−ＳｉのＣＶＤによりａ−Ｓ
ｉ層を積層し、さらにこれを再結晶化することにより、
ＣＧ１９を形成する。これにより、下単位メモリセルＬ
ＭＣが作製される。
ＳｉＯ2 層の上面に対し、たとえば熱酸化によりＳｉＯ
2 を積層し、さらにＳｉ3 Ｎ4 のＣＶＤおよびＳｉＯ2
のＣＶＤによりＳｉ3 Ｎ4 およびＳｉＯ2 を積層して第
２のゲート絶縁膜１８を形成した後、図４(f) に示すよ
うに、その上面に対してａ−ＳｉのＣＶＤによりａ−Ｓ
ｉ層を積層し、さらにこれを再結晶化することにより、
ＣＧ１９を形成する。これにより、下単位メモリセルＬ
ＭＣが作製される。
【００３１】ＣＧ１９を形成した後、図５(a) に示すよ
うに、ＣＧ１９の上面に対し、たとえば熱酸化によりＳ
ｉＯ2 を積層し、さらにＳｉ3 Ｎ4 のＣＶＤおよびＳｉ
Ｏ2のＣＶＤによりＳｉＯ2 を積層して第３のゲート絶
縁膜２０を形成した後、その上面に対してａ−ＳｉのＣ
ＶＤによりａ−Ｓｉ層を積層し、さらにこれを再結晶化
することにより、ＦＧ層を形成した後、ワード線方向、
すなわちｘ方向に下ＦＧ１７までカッティングを行う。
次いで、ＳｉＯ2 のＣＶＤにより埋め込みおよび平坦化
を行った後、図５(b)に示すようにビット線方向、すな
わちｙ方向にカッティングを行って、上ＦＧ２１のパタ
ーニングを行う。
うに、ＣＧ１９の上面に対し、たとえば熱酸化によりＳ
ｉＯ2 を積層し、さらにＳｉ3 Ｎ4 のＣＶＤおよびＳｉ
Ｏ2のＣＶＤによりＳｉＯ2 を積層して第３のゲート絶
縁膜２０を形成した後、その上面に対してａ−ＳｉのＣ
ＶＤによりａ−Ｓｉ層を積層し、さらにこれを再結晶化
することにより、ＦＧ層を形成した後、ワード線方向、
すなわちｘ方向に下ＦＧ１７までカッティングを行う。
次いで、ＳｉＯ2 のＣＶＤにより埋め込みおよび平坦化
を行った後、図５(b)に示すようにビット線方向、すな
わちｙ方向にカッティングを行って、上ＦＧ２１のパタ
ーニングを行う。
【００３２】次に、ＳｉＯ2 のＣＶＤにより埋め込みお
よび平坦化を行った後、平坦化した上ＦＧ２１の上面お
よびＳｉＯ2 層の上面に対し、ＳｉＯ2 のＣＶＤにより
ＳｉＯ2 を積層して第４のゲート絶縁膜２２を形成した
後、第４の絶縁膜２２の上面に対して、ａ−ＳｉのＣＶ
Ｄによりａ−Ｓｉ層を積層し、さらにこれを再結晶化す
ることにより、ポリシリコン層を形成する。次に、図４
(c) に示すように、たとればリンなどのｎ形不純物をポ
リシリコン層の所定の領域に対してイオン注入し、熱拡
散することにより、上ソース領域２４および上ドレイン
領域２５を形成する。これにより、ポリシリコン層の中
央部に上ポリシリコン層２３が構成される。
よび平坦化を行った後、平坦化した上ＦＧ２１の上面お
よびＳｉＯ2 層の上面に対し、ＳｉＯ2 のＣＶＤにより
ＳｉＯ2 を積層して第４のゲート絶縁膜２２を形成した
後、第４の絶縁膜２２の上面に対して、ａ−ＳｉのＣＶ
Ｄによりａ−Ｓｉ層を積層し、さらにこれを再結晶化す
ることにより、ポリシリコン層を形成する。次に、図４
(c) に示すように、たとればリンなどのｎ形不純物をポ
リシリコン層の所定の領域に対してイオン注入し、熱拡
散することにより、上ソース領域２４および上ドレイン
領域２５を形成する。これにより、ポリシリコン層の中
央部に上ポリシリコン層２３が構成される。
【００３３】次に、上ポリシリコン層２３、上ソース領
域２４および上ドレイン領域２５の上面に対し、ＳｉＯ
2 のＣＶＤによりＳｉＯ2 を積層して層間絶縁膜２６を
形成し、さらに、図５(d) に示すように、上ソース領域
２４および上ドレイン領域２５上に位置する層間絶縁膜
２６にビット線コンタクト用の溝２６ａ，２６ｂを形成
する。次いで、溝２６ａ，２６ｂ内に入り込むように、
上ビット線２７ａ，２７ｂとなるアルミニウム製の金属
配線層をスパッタリングなどにより形成する。これによ
り、図１および図２に示す半導体記憶装置が得られる。
域２４および上ドレイン領域２５の上面に対し、ＳｉＯ
2 のＣＶＤによりＳｉＯ2 を積層して層間絶縁膜２６を
形成し、さらに、図５(d) に示すように、上ソース領域
２４および上ドレイン領域２５上に位置する層間絶縁膜
２６にビット線コンタクト用の溝２６ａ，２６ｂを形成
する。次いで、溝２６ａ，２６ｂ内に入り込むように、
上ビット線２７ａ，２７ｂとなるアルミニウム製の金属
配線層をスパッタリングなどにより形成する。これによ
り、図１および図２に示す半導体記憶装置が得られる。
【００３４】なお、本発明に係る半導体記憶装置の製造
方法は、上述した製造方法に限定されるものでないこと
はいうまでもない。また、本実施例では、ＣＧ１９を中
心に上下対称の構造の２つの単位メモリセルにより１メ
モリセルを構成したが、本発明はこの構造に限定される
ものではなく、ＳＯＩ技術、ＴＦＴ技術、埋め込み配線
技術を導入することにより、図１の構造のものを複数
組、多段に重ね合わせたものなど、周辺回路が上記した
構造に比べて複雑になるものの、種々の態様が可能であ
り、１メモリセルとしてより大きな記憶容量を得ること
ができる。
方法は、上述した製造方法に限定されるものでないこと
はいうまでもない。また、本実施例では、ＣＧ１９を中
心に上下対称の構造の２つの単位メモリセルにより１メ
モリセルを構成したが、本発明はこの構造に限定される
ものではなく、ＳＯＩ技術、ＴＦＴ技術、埋め込み配線
技術を導入することにより、図１の構造のものを複数
組、多段に重ね合わせたものなど、周辺回路が上記した
構造に比べて複雑になるものの、種々の態様が可能であ
り、１メモリセルとしてより大きな記憶容量を得ること
ができる。
【００３５】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、従来の１段のメモリセルに比べて１メ
モリセル単位で２倍以上の記憶容量を実現できる。ま
た、コントロールゲートを中心に対称構造の２つの単位
メモリセルにより１メモリセルを構成することにより、
データの書き込み、読み出し時に同一ワード線上の２単
位メモリセルを容易に選択することができる。したがっ
て、単純に単位メモリセルを多段に重ね合わせたメモリ
セルの場合に比べて、周辺回路の複雑化を防止できる利
点がある。
憶装置によれば、従来の１段のメモリセルに比べて１メ
モリセル単位で２倍以上の記憶容量を実現できる。ま
た、コントロールゲートを中心に対称構造の２つの単位
メモリセルにより１メモリセルを構成することにより、
データの書き込み、読み出し時に同一ワード線上の２単
位メモリセルを容易に選択することができる。したがっ
て、単純に単位メモリセルを多段に重ね合わせたメモリ
セルの場合に比べて、周辺回路の複雑化を防止できる利
点がある。
【図１】本発明に係る半導体記憶装置の一実施例を示す
外観図である。
外観図である。
【図２】図１のＡ−Ａ線矢視方向の断面図である。
【図３】図１および図２に示すようなメモリセルをマト
リクス上に配置した半導体記憶装置の等価回路例を示す
図である。
リクス上に配置した半導体記憶装置の等価回路例を示す
図である。
【図４】図１および図２に示すメモリセルの製造方法の
説明図である。
説明図である。
【図５】図１および図２に示すメモリセルの製造方法の
説明図である。
説明図である。
【図６】従来のｎチャネル形ＦＧ不揮発性メモリの構成
例を示す断面図である。
例を示す断面図である。
【図７】インテル型ＦＧ不揮発性メモリの構成例を示す
図である。
図である。
【図８】ＮＡＮＤ型ＦＧ不揮発性メモリの構成例を示す
図である。
図である。
【図９】フラット型ＦＧ不揮発性メモリの構成例を示す
図である。
図である。
１０…ｐ形シリコン基板 １１…絶縁層 １２ｂ，１２ｃ…下ビット線 １３…下ポリシリコン層（第１の半導体層） １４…下ソース領域 １５…下ドレイン領域 １６…第１のゲート絶縁膜 １７…下ＦＧ（第１のフローティングゲート） １８…第２のゲート絶縁膜 １９…ＣＧ（コントロールゲート） ２０…第３のゲート絶縁膜 ２１…上ＦＧ（第２のフローティングゲート） ２２…第４のゲート絶縁膜 ２３…上ポリシリコン層（第２の半導体層） ２４…上ソース領域 ２５…上ドレイン領域 ２６…層間絶縁膜 ２７ａ，２７ｂ…上ビット線
Claims (3)
- 【請求項１】 第１の半導体層に所定の間隔を隔てて形
成された２つの拡散領域と、 少なくとも上記第１の半導体層上に第１の絶縁膜を介し
て形成された第１のフローティングゲートと、 第１のフローティングゲート上に第２の絶縁膜を介して
形成されたコントロールゲートと、 コントロールゲート上に第３の絶縁膜を介して形成され
た第２のフローティングゲートと、 第２のフローティングゲート上に第４の絶縁膜を介して
積層された第２の半導体層に、所定の間隔を隔ててそれ
ぞれ当該第２のフローティングゲートの端部側に位置す
るように形成された２つの拡散領域とを有することを特
徴とする半導体記憶装置。 - 【請求項２】 上記コントロールゲートにワード線が接
続され、少なくとも上記２つの拡散領域にビット線が直
接接続された請求項１記載の半導体記憶装置。 - 【請求項３】 請求項１または請求項２記載の半導体記
憶装置を多段に重ねて構成されたことを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4248801A JPH0677500A (ja) | 1992-08-25 | 1992-08-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4248801A JPH0677500A (ja) | 1992-08-25 | 1992-08-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677500A true JPH0677500A (ja) | 1994-03-18 |
Family
ID=17183609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4248801A Pending JPH0677500A (ja) | 1992-08-25 | 1992-08-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677500A (ja) |
Cited By (7)
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|---|---|---|---|---|
| JP2006005363A (ja) * | 2004-06-17 | 2006-01-05 | Samsung Electronics Co Ltd | 相補型不揮発性メモリ素子、その動作方法、その製造方法、及びそれを含む論理素子、並びに半導体装置とその読み込み動作回路 |
| JP2008140898A (ja) * | 2006-11-30 | 2008-06-19 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| WO2011024213A1 (ja) * | 2009-08-25 | 2011-03-03 | 株式会社 東芝 | 不揮発性半導体記憶装置 |
| EP2323164A3 (en) * | 2000-08-14 | 2011-07-13 | SanDisk 3D LLC | Dense arrays and charge storage devices, and methods for making same |
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| JP2012178473A (ja) * | 2011-02-25 | 2012-09-13 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
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-
1992
- 1992-08-25 JP JP4248801A patent/JPH0677500A/ja active Pending
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