JPH11186414A - 不揮発性記憶装置およびその製造方法 - Google Patents
不揮発性記憶装置およびその製造方法Info
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- JPH11186414A JPH11186414A JP9347931A JP34793197A JPH11186414A JP H11186414 A JPH11186414 A JP H11186414A JP 9347931 A JP9347931 A JP 9347931A JP 34793197 A JP34793197 A JP 34793197A JP H11186414 A JPH11186414 A JP H11186414A
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- 238000004519 manufacturing process Methods 0.000 title description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 238000000034 method Methods 0.000 claims abstract description 30
- 238000001312 dry etching Methods 0.000 claims abstract description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 39
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 238000000206 photolithography Methods 0.000 claims description 8
- 238000007521 mechanical polishing technique Methods 0.000 claims description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- 230000006978 adaptation Effects 0.000 abstract 1
- 229920005591 polysilicon Polymers 0.000 description 35
- 229910052581 Si3N4 Inorganic materials 0.000 description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 238000002955 isolation Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 239000010410 layer Substances 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 4
- -1 arsenic ions Chemical class 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 238000001459 lithography Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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Abstract
(57)【要約】
【課題】 セル面積を増大させることなく、ＣＭＰ技術
とドライエッチング技術との適合により、コントロール
ゲート、フローティングゲート間の接合容量を増大し、
低電圧、高速動作を実現する。 【解決手段】 第１のゲート絶縁膜３を介して半導体基
板１上に形成したフローティングゲート４，６と、フロ
ーティングゲート４，６と第２のゲート絶縁膜７を介し
て容量接合するコントロールゲート８とを有しており、
フローティングゲート４，６は、下地形状を反映して形
成される凹形状より深い凹形状となっており、フローテ
ィングゲート４，６の少なくとも凹状の内側側壁表面に
第２のゲート絶縁膜７を有している。
とドライエッチング技術との適合により、コントロール
ゲート、フローティングゲート間の接合容量を増大し、
低電圧、高速動作を実現する。 【解決手段】 第１のゲート絶縁膜３を介して半導体基
板１上に形成したフローティングゲート４，６と、フロ
ーティングゲート４，６と第２のゲート絶縁膜７を介し
て容量接合するコントロールゲート８とを有しており、
フローティングゲート４，６は、下地形状を反映して形
成される凹形状より深い凹形状となっており、フローテ
ィングゲート４，６の少なくとも凹状の内側側壁表面に
第２のゲート絶縁膜７を有している。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に係わり、特にフラッシュメモリのメモリセルの
構造および製造方法に関する。
憶装置に係わり、特にフラッシュメモリのメモリセルの
構造および製造方法に関する。
【０００２】
【従来の技術】図７は、一般的な従来のフローティング
ゲート型半導体不揮発性記憶装置を示す断面図である。
図７に示す従来例のフローティングゲート型半導体不揮
発性記憶装置では、Ｐ型シリコン基板１の表面のフィー
ルド絶縁膜２により、隣り合う領域と電気的に絶縁され
たメモリセル領域に互いに離間してＮ型のソース９・ド
レイン１０が形成され、ドレインとソースとにより挟ま
れた領域にメモリセルのチャネル領域１６が形成され
る。またチャネル領域１６上には第１のゲート絶縁膜３
を介してフローティングゲート４が形成され、フローテ
ィングゲート４上には第２のゲート絶縁膜７を介してコ
ントロールゲート８が形成される。
ゲート型半導体不揮発性記憶装置を示す断面図である。
図７に示す従来例のフローティングゲート型半導体不揮
発性記憶装置では、Ｐ型シリコン基板１の表面のフィー
ルド絶縁膜２により、隣り合う領域と電気的に絶縁され
たメモリセル領域に互いに離間してＮ型のソース９・ド
レイン１０が形成され、ドレインとソースとにより挟ま
れた領域にメモリセルのチャネル領域１６が形成され
る。またチャネル領域１６上には第１のゲート絶縁膜３
を介してフローティングゲート４が形成され、フローテ
ィングゲート４上には第２のゲート絶縁膜７を介してコ
ントロールゲート８が形成される。
【０００３】図７に示す従来例のフローティングゲート
型半導体不揮発性記憶装置を製造するには、シリコン基
板１上にフィールド絶縁膜２、第１のゲート絶縁膜３、
チャネル領域１６等を形成し、その後、基板全面に多結
晶シリコン膜を堆積し、これをフローティングゲートの
形状に加工し、その後、Ｎ型不純物を導入してフローテ
ィングゲート４、ドレイン１０、およびソース９をそれ
ぞれ形成し、表面に熱酸化によるシリコン酸化膜を形成
し、このシリコン酸化膜のみ、あるいはシリコン窒化膜
との積層膜からなる第２のゲート絶縁膜７を形成する。
さらに、コントロールゲート８を形成し、フローティン
グゲート型半導体不揮発性記憶装置が形成される。
型半導体不揮発性記憶装置を製造するには、シリコン基
板１上にフィールド絶縁膜２、第１のゲート絶縁膜３、
チャネル領域１６等を形成し、その後、基板全面に多結
晶シリコン膜を堆積し、これをフローティングゲートの
形状に加工し、その後、Ｎ型不純物を導入してフローテ
ィングゲート４、ドレイン１０、およびソース９をそれ
ぞれ形成し、表面に熱酸化によるシリコン酸化膜を形成
し、このシリコン酸化膜のみ、あるいはシリコン窒化膜
との積層膜からなる第２のゲート絶縁膜７を形成する。
さらに、コントロールゲート８を形成し、フローティン
グゲート型半導体不揮発性記憶装置が形成される。
【０００４】ところで、不揮発性記憶装置の書込特性
は、第１のゲート絶縁膜によるチャネル領域、フローテ
ィングゲート間の容量接合、および第２のゲート絶縁膜
によるフローティングゲート、コントロールゲート間の
容量接合の間の容量分割により定まり、第２ゲート絶縁
膜によるフローティングゲート、コントロールゲート間
の容量接合を大きくする必要性がある。
は、第１のゲート絶縁膜によるチャネル領域、フローテ
ィングゲート間の容量接合、および第２のゲート絶縁膜
によるフローティングゲート、コントロールゲート間の
容量接合の間の容量分割により定まり、第２ゲート絶縁
膜によるフローティングゲート、コントロールゲート間
の容量接合を大きくする必要性がある。
【０００５】これに対する対処方法として、フローティ
ングゲートをフィールド絶縁膜上に平面的に延在させて
いた。このため、フローティングゲート型半導体不揮発
装置の大容量化は困難であった。
ングゲートをフィールド絶縁膜上に平面的に延在させて
いた。このため、フローティングゲート型半導体不揮発
装置の大容量化は困難であった。
【０００６】そこで、図６に示されるように、第１のゲ
ート酸化膜３を介して半導体基板１上に形成したフロー
ティングゲート１７と、フローティングゲート１７と第
２ゲート絶縁膜７を介して容量接合するコントロールゲ
ート８とからなるフローティングゲート型半導体不揮発
性記憶装置において、下地形状を反映して形成される凹
形状より深い凹形状のフローティングゲートを有し、フ
ローティングゲートの少なくとも凹状の内側側壁表面に
第２のゲート絶縁膜が形成されている構造が開発されて
いる。
ート酸化膜３を介して半導体基板１上に形成したフロー
ティングゲート１７と、フローティングゲート１７と第
２ゲート絶縁膜７を介して容量接合するコントロールゲ
ート８とからなるフローティングゲート型半導体不揮発
性記憶装置において、下地形状を反映して形成される凹
形状より深い凹形状のフローティングゲートを有し、フ
ローティングゲートの少なくとも凹状の内側側壁表面に
第２のゲート絶縁膜が形成されている構造が開発されて
いる。
【０００７】
【発明が解決しようとする課題】しかしながら、フロー
ティングゲート１７を図６に示すような凹形状に加工す
るためには、溝形成に使用するリソグラフィー工程を増
加させる必要があり、しかも凹形状フローティングゲー
トの内側側壁間の寸法がフォトリソグラフィーの最小寸
法以上必要である。このため、目合わせが困難になり、
フローティングゲート形状のばらつきが生じ、容量接合
のばらつきが大きくなるという問題が生じている。ま
た、それを回避するため、フローティングゲートの幅を
大きくすると、大容量化に不向きになってしまうという
問題がある。
ティングゲート１７を図６に示すような凹形状に加工す
るためには、溝形成に使用するリソグラフィー工程を増
加させる必要があり、しかも凹形状フローティングゲー
トの内側側壁間の寸法がフォトリソグラフィーの最小寸
法以上必要である。このため、目合わせが困難になり、
フローティングゲート形状のばらつきが生じ、容量接合
のばらつきが大きくなるという問題が生じている。ま
た、それを回避するため、フローティングゲートの幅を
大きくすると、大容量化に不向きになってしまうという
問題がある。
【０００８】
【発明の目的】本発明の目的は、セル面積を増大させる
ことなく、化学機械的研磨技術とドライエッチング技術
との適合により、コントロールゲート、フローティング
ゲート間の接合容量を増大し、低電圧、高速動作を実現
した不揮発性記憶装置およびその製造方法を提供するこ
とにある。
ことなく、化学機械的研磨技術とドライエッチング技術
との適合により、コントロールゲート、フローティング
ゲート間の接合容量を増大し、低電圧、高速動作を実現
した不揮発性記憶装置およびその製造方法を提供するこ
とにある。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る不揮発性記憶装置は、第１のゲート絶
縁膜を介して半導体基板上に形成したフローティングゲ
ートと、前記フローティングゲートと第２のゲート絶縁
膜を介して容量接合するコントロールゲートとからなる
スタックゲート型半導体不揮発性記憶装置であって、下
地形状を反映して形成される凹形状より深い凹形状のフ
ローティングゲートを有し、前記フローティングゲート
の少なくとも凹状の内側側壁表面に第２のゲート絶縁膜
を有するものである。
め、本発明に係る不揮発性記憶装置は、第１のゲート絶
縁膜を介して半導体基板上に形成したフローティングゲ
ートと、前記フローティングゲートと第２のゲート絶縁
膜を介して容量接合するコントロールゲートとからなる
スタックゲート型半導体不揮発性記憶装置であって、下
地形状を反映して形成される凹形状より深い凹形状のフ
ローティングゲートを有し、前記フローティングゲート
の少なくとも凹状の内側側壁表面に第２のゲート絶縁膜
を有するものである。
【００１０】また、前記フローティングゲートにおける
前記凹形状の溝方向に対して、コントロールゲートが特
定の姿勢に形成され、前記コントロールゲートが前記凹
形状内に配設されたものである。
前記凹形状の溝方向に対して、コントロールゲートが特
定の姿勢に形成され、前記コントロールゲートが前記凹
形状内に配設されたものである。
【００１１】また前記フローティングゲートにおける前
記凹形状の溝方向に対して、コントロールゲートが平行
に形成されたものである。
記凹形状の溝方向に対して、コントロールゲートが平行
に形成されたものである。
【００１２】また、前記フローティングゲートにおける
前記凹形状の溝方向に対して、コントロールゲートが直
交に形成されたものである。
前記凹形状の溝方向に対して、コントロールゲートが直
交に形成されたものである。
【００１３】また、本発明に係る不揮発性記憶装置の製
造方法は、第１のゲート絶縁膜を介して半導体基板上に
形成したフローティングゲートと、前記フローティング
ゲートと第２のゲート絶縁膜を介して容量接合するコン
トロールゲートとからなるスタックゲート型半導体不揮
発性記憶装置の製造方法であって、非晶質シリコン膜，
多結晶シリコン膜もしくはその組み合わせによる前記フ
ローティングゲートを形成する工程と、フォトリソグラ
フィー技術とシリコンのドライエッチング技術との組み
合わせによることなく、化学機械的研磨技術とシリコン
のドライエッチング技術とを組み合わせることによって
前記フローティングゲートを前記凹形状に形成する工程
とを有するものである。
造方法は、第１のゲート絶縁膜を介して半導体基板上に
形成したフローティングゲートと、前記フローティング
ゲートと第２のゲート絶縁膜を介して容量接合するコン
トロールゲートとからなるスタックゲート型半導体不揮
発性記憶装置の製造方法であって、非晶質シリコン膜，
多結晶シリコン膜もしくはその組み合わせによる前記フ
ローティングゲートを形成する工程と、フォトリソグラ
フィー技術とシリコンのドライエッチング技術との組み
合わせによることなく、化学機械的研磨技術とシリコン
のドライエッチング技術とを組み合わせることによって
前記フローティングゲートを前記凹形状に形成する工程
とを有するものである。
【００１４】本発明に係るスタックゲート型半導体不揮
発性記憶装置（スタックゲート型メモリセル）において
は、化学機械的研磨技術とドライエッチング技術との適
合により、新たにリソグラフィー技術を導入することな
く、自己整合的にフローティングゲートの形状を凹状に
形成し、それに沿うように第２のゲート絶縁膜及びコン
トロールゲートを形成することにより、コントロールゲ
ート、フローティングゲート間の接合容量を増大し、そ
の結果メモリセル占有面積を増大させることなく、低電
圧、高速動作を可能にする。
発性記憶装置（スタックゲート型メモリセル）において
は、化学機械的研磨技術とドライエッチング技術との適
合により、新たにリソグラフィー技術を導入することな
く、自己整合的にフローティングゲートの形状を凹状に
形成し、それに沿うように第２のゲート絶縁膜及びコン
トロールゲートを形成することにより、コントロールゲ
ート、フローティングゲート間の接合容量を増大し、そ
の結果メモリセル占有面積を増大させることなく、低電
圧、高速動作を可能にする。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。
を用いて説明する。
【００１６】（実施形態１）図１は、本発明の実施形態
１に係るスタックゲート型半導体不揮発性記憶装置（ス
タックゲート型メモリセル）を示す図であって、図１
（ａ）は、図１（ｃ）のＡ−Ａ’線断面図、図１（ｂ）
は、図１（ｃ）のＢ−Ｂ’線断面図、図１（ｃ）は平面
図である。
１に係るスタックゲート型半導体不揮発性記憶装置（ス
タックゲート型メモリセル）を示す図であって、図１
（ａ）は、図１（ｃ）のＡ−Ａ’線断面図、図１（ｂ）
は、図１（ｃ）のＢ−Ｂ’線断面図、図１（ｃ）は平面
図である。
【００１７】図に示すように本発明の実施形態１に係る
スタックゲート型半導体不揮発性記憶装置（スタックゲ
ート型メモリセル）は、第１のゲート絶縁膜３を介して
半導体基板１上に形成したフローティングゲート４，６
と、フローティングゲート４，６と第２のゲート絶縁膜
７を介して容量接合するコントロールゲート８とからな
るスタックゲート型半導体不揮発性記憶装置であり、フ
ローティングゲート４，６は、下地形状を反映して形成
される凹形状より深い凹形状をなし、フローティングゲ
ート４，６の少なくとも凹状の内側側壁表面に第２のゲ
ート絶縁膜７を有することを特徴とするものである。
スタックゲート型半導体不揮発性記憶装置（スタックゲ
ート型メモリセル）は、第１のゲート絶縁膜３を介して
半導体基板１上に形成したフローティングゲート４，６
と、フローティングゲート４，６と第２のゲート絶縁膜
７を介して容量接合するコントロールゲート８とからな
るスタックゲート型半導体不揮発性記憶装置であり、フ
ローティングゲート４，６は、下地形状を反映して形成
される凹形状より深い凹形状をなし、フローティングゲ
ート４，６の少なくとも凹状の内側側壁表面に第２のゲ
ート絶縁膜７を有することを特徴とするものである。
【００１８】さらにフローティングゲート４，６におけ
る凹形状の溝方向に対して、コントロールゲート８は特
定の姿勢に、例えば平行或いは直交に形成され、コント
ロールゲート８は、フローティングゲート４，６の凹形
状内に配設されている。
る凹形状の溝方向に対して、コントロールゲート８は特
定の姿勢に、例えば平行或いは直交に形成され、コント
ロールゲート８は、フローティングゲート４，６の凹形
状内に配設されている。
【００１９】また、図１に示す不揮発性記憶装置を製造
するには、まず、非晶質シリコン膜，多結晶シリコン膜
もしくはその組み合わせによる深い凹形状のフローティ
ングゲート４，６を形成する処理を行い、さらにフォト
リソグラフィー技術とシリコンのドライエッチング技術
との組み合わせによることなく、化学機械的研磨（以
下、ＣＭＰという）技術とシリコンのドライエッチング
技術とを組み合わせることによってフローティングゲー
ト４，６を深い凹形状に形成する処理を行う。
するには、まず、非晶質シリコン膜，多結晶シリコン膜
もしくはその組み合わせによる深い凹形状のフローティ
ングゲート４，６を形成する処理を行い、さらにフォト
リソグラフィー技術とシリコンのドライエッチング技術
との組み合わせによることなく、化学機械的研磨（以
下、ＣＭＰという）技術とシリコンのドライエッチング
技術とを組み合わせることによってフローティングゲー
ト４，６を深い凹形状に形成する処理を行う。
【００２０】（実施形態１）次に、本発明の具体例を実
施形態１として図１に基づいて説明する。図２（ａ）〜
（ｉ）は、本発明の実施形態１に係るスタックゲート型
半導体不揮発性記憶装置（スタックゲート型メモリセ
ル）の製造方法を工程順に示す断面図、図２（ｊ）は、
ソース・ドレイン方向における断面図である。なお、本
発明の実施形態に係るメモリセルでは、半導体膜として
シリコン膜、ゲート酸化膜としてシリコン酸化膜、絶縁
膜としてシリコン酸化膜、半導体基板としてシリコン基
板を用いている。
施形態１として図１に基づいて説明する。図２（ａ）〜
（ｉ）は、本発明の実施形態１に係るスタックゲート型
半導体不揮発性記憶装置（スタックゲート型メモリセ
ル）の製造方法を工程順に示す断面図、図２（ｊ）は、
ソース・ドレイン方向における断面図である。なお、本
発明の実施形態に係るメモリセルでは、半導体膜として
シリコン膜、ゲート酸化膜としてシリコン酸化膜、絶縁
膜としてシリコン酸化膜、半導体基板としてシリコン基
板を用いている。
【００２１】まず、図２（ａ）に示すように、ＬＯＣＯ
Ｓ分離法でフィールド絶縁膜２を形成したシリコン基板
１上の素子領域に、膜厚８０Åの第１の（トンネル）ゲ
ート酸化膜３を熱酸化法により形成する。その後、浮遊
ゲート電極（フローティングゲート４）用の膜厚３００
０Åのポリシリコン膜４をＣＶＤ法で形成する。
Ｓ分離法でフィールド絶縁膜２を形成したシリコン基板
１上の素子領域に、膜厚８０Åの第１の（トンネル）ゲ
ート酸化膜３を熱酸化法により形成する。その後、浮遊
ゲート電極（フローティングゲート４）用の膜厚３００
０Åのポリシリコン膜４をＣＶＤ法で形成する。
【００２２】次にポリシリコン膜４をフォトリソグラフ
ィ技術とドライエッチング技術によりストライプ状に加
工し、フローティングゲート４を形成する。
ィ技術とドライエッチング技術によりストライプ状に加
工し、フローティングゲート４を形成する。
【００２３】引き続いて図２（ｂ）に示すように、基板
全面に膜厚４０００Åのシリコン窒化膜（埋込絶縁膜）
５をＣＶＤ法で形成し、さらに図２（ｄ）に示すよう
に、フローティングゲート４が露出するまで、ＣＭＰに
よってシリコン窒化膜（埋込絶縁膜）５を平坦に研磨す
る。
全面に膜厚４０００Åのシリコン窒化膜（埋込絶縁膜）
５をＣＶＤ法で形成し、さらに図２（ｄ）に示すよう
に、フローティングゲート４が露出するまで、ＣＭＰに
よってシリコン窒化膜（埋込絶縁膜）５を平坦に研磨す
る。
【００２４】その後、図２（ｅ）に示すように、フロー
ティングゲート４を、その膜厚が１５００Åになるまで
ドライエッチング技術によって掘り下げる。
ティングゲート４を、その膜厚が１５００Åになるまで
ドライエッチング技術によって掘り下げる。
【００２５】次に図２（ｆ）に示すように、基板全面に
膜厚１５００Åのポリシリコン膜（フローティングゲー
ト）６をＣＶＤ法によって形成する。
膜厚１５００Åのポリシリコン膜（フローティングゲー
ト）６をＣＶＤ法によって形成する。
【００２６】次に図２（ｇ）に示すように、異方性ドラ
イエッチングを用いてシリコン窒化膜５が露出するま
で、ポリシリコン膜６をエッチバックすることにより、
シリコン窒化膜５の凹部側壁にポリシリコン膜６による
サイドウォールを形成し、このサイドウォールをフロー
ティングゲート６として用いる。したがって、本発明の
実施形態１では、フローティングゲート４の両端からフ
ローティングゲート６が立上がり、浮遊ゲート電極は、
フローティングゲート４と６との組み合わせから構成さ
れ、かつフローティングゲート４からフローティングゲ
ート６が立上がった分だけ深い凹形状をなす溝として構
築される。
イエッチングを用いてシリコン窒化膜５が露出するま
で、ポリシリコン膜６をエッチバックすることにより、
シリコン窒化膜５の凹部側壁にポリシリコン膜６による
サイドウォールを形成し、このサイドウォールをフロー
ティングゲート６として用いる。したがって、本発明の
実施形態１では、フローティングゲート４の両端からフ
ローティングゲート６が立上がり、浮遊ゲート電極は、
フローティングゲート４と６との組み合わせから構成さ
れ、かつフローティングゲート４からフローティングゲ
ート６が立上がった分だけ深い凹形状をなす溝として構
築される。
【００２７】次に図２（ｈ）に示すように、基板上から
埋込用シリコン窒化膜５をウェットエッチングによって
除去し、さらに図２（ｉ）に示すように、基板全面に第
２のゲート絶縁膜であるＯＮＯ膜７を形成する。さら
に、基板全面に制御ゲート電極用ポリシリコン膜（コン
トロールゲート）８を堆積し、図２（ｊ）に示すよう
に、フォトリソグラフィ技術とドライエッチングによっ
て、ストライプ状のフローティングゲート４，６と直交
するストライプ状のパターンにポリシリコン膜８をエッ
チング加工し、ポリシリコン膜からなるコントロールゲ
ート８を形成する。この場合、第１のゲート絶縁膜３が
露出するまで、コントロールゲート（制御ゲート電極）
８、第２のゲート絶縁膜７、フローティングゲート（浮
遊ゲート電極）４，６をエッチング加工する。コントロ
ールゲート（制御ゲート電極）８は、ワード線に該当す
る制御ゲート電極パターンとなる。
埋込用シリコン窒化膜５をウェットエッチングによって
除去し、さらに図２（ｉ）に示すように、基板全面に第
２のゲート絶縁膜であるＯＮＯ膜７を形成する。さら
に、基板全面に制御ゲート電極用ポリシリコン膜（コン
トロールゲート）８を堆積し、図２（ｊ）に示すよう
に、フォトリソグラフィ技術とドライエッチングによっ
て、ストライプ状のフローティングゲート４，６と直交
するストライプ状のパターンにポリシリコン膜８をエッ
チング加工し、ポリシリコン膜からなるコントロールゲ
ート８を形成する。この場合、第１のゲート絶縁膜３が
露出するまで、コントロールゲート（制御ゲート電極）
８、第２のゲート絶縁膜７、フローティングゲート（浮
遊ゲート電極）４，６をエッチング加工する。コントロ
ールゲート（制御ゲート電極）８は、ワード線に該当す
る制御ゲート電極パターンとなる。
【００２８】最後に、コントロールゲート（制御ゲート
電極）８をマスクにして、砒素のイオン注入を行い、ソ
ース１１・ドレイン拡散層１２を形成する。
電極）８をマスクにして、砒素のイオン注入を行い、ソ
ース１１・ドレイン拡散層１２を形成する。
【００２９】以上のように本発明の実施形態において
は、ＣＭＰ技術とドライエッチング技術との適合によ
り、新たにリソグラフィー技術を導入することなく、自
己整合的にフローティングゲート４，６の形状を深い凹
形状に形成し、それに沿うように第２のゲート絶縁膜７
及びコントロールゲート８を形成することにより、コン
トロールゲート８とフローティングゲート４，６間の接
合容量を増大することができ、メモリセル占有面積を増
大させることなく、低電圧、高速動作を実現することが
できる。
は、ＣＭＰ技術とドライエッチング技術との適合によ
り、新たにリソグラフィー技術を導入することなく、自
己整合的にフローティングゲート４，６の形状を深い凹
形状に形成し、それに沿うように第２のゲート絶縁膜７
及びコントロールゲート８を形成することにより、コン
トロールゲート８とフローティングゲート４，６間の接
合容量を増大することができ、メモリセル占有面積を増
大させることなく、低電圧、高速動作を実現することが
できる。
【００３０】（実施形態２）図３（ａ）〜（ｉ）は、本
発明の実施形態２に係るスタックゲート型半導体不揮発
性記憶装置（スタックゲート型メモリセル）の製造方法
を工程順に示す断面図、図３（ｊ）は、ソース・ドレイ
ン方向における断面図である。
発明の実施形態２に係るスタックゲート型半導体不揮発
性記憶装置（スタックゲート型メモリセル）の製造方法
を工程順に示す断面図、図３（ｊ）は、ソース・ドレイ
ン方向における断面図である。
【００３１】まず、図３（ａ）に示すように、ＬＯＣＯ
Ｓ分離法でフィールド絶縁膜２を形成したシリコン基板
１上の素子領域に、膜厚８０Åの第１のゲート絶縁膜３
を熱酸化法により形成する。その後、浮遊ゲート電極用
としての膜厚１５００Åのポリシリコン（フローティン
グゲート）膜４とＣＭＰストッパー用の膜厚３００Åの
シリコン酸化膜１３と膜厚１８００Åのシリコン窒化膜
１４をＣＶＤ法で順次形成する。
Ｓ分離法でフィールド絶縁膜２を形成したシリコン基板
１上の素子領域に、膜厚８０Åの第１のゲート絶縁膜３
を熱酸化法により形成する。その後、浮遊ゲート電極用
としての膜厚１５００Åのポリシリコン（フローティン
グゲート）膜４とＣＭＰストッパー用の膜厚３００Åの
シリコン酸化膜１３と膜厚１８００Åのシリコン窒化膜
１４をＣＶＤ法で順次形成する。
【００３２】次に図３（ｂ）に示すように、ポリシリコ
ン膜４とシリコン酸化膜１３とシリコン窒化膜１４をフ
ォトリソグラフィ技術とドライエッチング技術によりス
トライプ状に加工する。
ン膜４とシリコン酸化膜１３とシリコン窒化膜１４をフ
ォトリソグラフィ技術とドライエッチング技術によりス
トライプ状に加工する。
【００３３】次に図３（ｃ）に示すように、基板全面に
膜厚４０００Åのシリコン酸化膜１５をＣＶＤ法で形成
し、続いて図３（ｄ）に示すように、ＣＭＰストッパー
用のシリコン窒化膜１４が露出するまで、ＣＭＰによっ
て平坦に研磨する。
膜厚４０００Åのシリコン酸化膜１５をＣＶＤ法で形成
し、続いて図３（ｄ）に示すように、ＣＭＰストッパー
用のシリコン窒化膜１４が露出するまで、ＣＭＰによっ
て平坦に研磨する。
【００３４】その後、図３（ｅ）に示すように、ＣＭＰ
ストッパー用のシリコン窒化膜１４と、その下層のシリ
コン酸化膜１３をウェットエッチングにより除去する。
ストッパー用のシリコン窒化膜１４と、その下層のシリ
コン酸化膜１３をウェットエッチングにより除去する。
【００３５】次に図３（ｆ）に示すように、基板全面に
膜厚１５００Åのポリシリコン膜（フローティングゲー
ト）６をＣＶＤ法によって形成する。
膜厚１５００Åのポリシリコン膜（フローティングゲー
ト）６をＣＶＤ法によって形成する。
【００３６】引き続いて図３（ｇ）に示すように、異方
性ドライエッチングを用いてシリコン酸化膜１５が露出
するまで、ポリシリコン膜６をエッチバックすることに
より、シリコン酸化膜１５の凹部側壁にポリシリコン６
のサイドウォールを形成し、このサイドウォールをフロ
ーティングゲート６として用いる。したがって、本発明
の実施形態２では、フローティングゲート４の両端から
フローティングゲート６が立上がり、浮遊ゲート電極
は、フローティングゲート４と６との組み合わせから構
成され、かつフローティングゲート４からフローティン
グゲート６が立上がった分だけ深い凹形状をなす溝とし
て構築される。
性ドライエッチングを用いてシリコン酸化膜１５が露出
するまで、ポリシリコン膜６をエッチバックすることに
より、シリコン酸化膜１５の凹部側壁にポリシリコン６
のサイドウォールを形成し、このサイドウォールをフロ
ーティングゲート６として用いる。したがって、本発明
の実施形態２では、フローティングゲート４の両端から
フローティングゲート６が立上がり、浮遊ゲート電極
は、フローティングゲート４と６との組み合わせから構
成され、かつフローティングゲート４からフローティン
グゲート６が立上がった分だけ深い凹形状をなす溝とし
て構築される。
【００３７】次に図３（ｈ）に示すように、シリコン酸
化膜１５をウェットエッチングによって除去する。
化膜１５をウェットエッチングによって除去する。
【００３８】次に図３（ｉ）に示すように、基板全面に
第２のゲート電極であるＯＮＯ膜７を形成し、さらに、
基板全面に制御ゲート電極用ポリシリコン膜（コントロ
ールゲート）８を堆積し、図３（ｊ）に示すように、フ
ォトリソグラフィ技術とドライエッチングによって、ス
トライプ状のフローティングゲート４，６と直交するス
トライプ状のパターンにポリシリコン膜８をエッチング
加工し、ポリシリコン膜からなるコントロールゲート８
を形成する。この場合、第１のゲート絶縁膜３が露出す
るまで、コントロールゲート（制御ゲート電極）８、第
２のゲート絶縁膜７、フローティングゲート（浮遊ゲー
ト電極）４，６をエッチング加工する。コントロールゲ
ート（制御ゲート電極）８は、ワード線に該当する制御
ゲート電極パターンとなる。
第２のゲート電極であるＯＮＯ膜７を形成し、さらに、
基板全面に制御ゲート電極用ポリシリコン膜（コントロ
ールゲート）８を堆積し、図３（ｊ）に示すように、フ
ォトリソグラフィ技術とドライエッチングによって、ス
トライプ状のフローティングゲート４，６と直交するス
トライプ状のパターンにポリシリコン膜８をエッチング
加工し、ポリシリコン膜からなるコントロールゲート８
を形成する。この場合、第１のゲート絶縁膜３が露出す
るまで、コントロールゲート（制御ゲート電極）８、第
２のゲート絶縁膜７、フローティングゲート（浮遊ゲー
ト電極）４，６をエッチング加工する。コントロールゲ
ート（制御ゲート電極）８は、ワード線に該当する制御
ゲート電極パターンとなる。
【００３９】最後に、コントロールゲート（制御ゲート
電極）８をマスクにして、砒素のイオン注入を行い、ソ
ース１１・ドレイン拡散層１２を形成する。
電極）８をマスクにして、砒素のイオン注入を行い、ソ
ース１１・ドレイン拡散層１２を形成する。
【００４０】（実施形態３）図４（ａ）〜（ｉ）は、本
発明の実施形態３に係るスタックゲート型半導体不揮発
性記憶装置（スタックゲート型メモリセル）の製造方法
を工程順に示す断面図、図４（ｊ）は、ソース・ドレイ
ン方向における断面図である。素子分離はＬＯＣＯＳ分
離法に限られるものではなく、リセスＬＯＣＯＳや、Ｓ
ＴＩにおいても適用可能である。また、フローティング
ゲートの形状は、素子分離領域まで伸延している形状に
限られたものではなく、素子分離領域とオーバーラップ
していない実施形態について図４を用いて説明する。
発明の実施形態３に係るスタックゲート型半導体不揮発
性記憶装置（スタックゲート型メモリセル）の製造方法
を工程順に示す断面図、図４（ｊ）は、ソース・ドレイ
ン方向における断面図である。素子分離はＬＯＣＯＳ分
離法に限られるものではなく、リセスＬＯＣＯＳや、Ｓ
ＴＩにおいても適用可能である。また、フローティング
ゲートの形状は、素子分離領域まで伸延している形状に
限られたものではなく、素子分離領域とオーバーラップ
していない実施形態について図４を用いて説明する。
【００４１】まず、図４（ａ）に示すように、ＬＯＣＯ
Ｓ分離法でフィールド絶縁膜２を形成したシリコン基板
１上の素子領域に、膜厚８０Åの第１のゲート絶縁膜３
を熱酸化法により形成する。その後、浮遊ゲート電極用
の膜厚３０００Åのポリシリコン膜（フローティングゲ
ート）４をＣＶＤ法で形成する。
Ｓ分離法でフィールド絶縁膜２を形成したシリコン基板
１上の素子領域に、膜厚８０Åの第１のゲート絶縁膜３
を熱酸化法により形成する。その後、浮遊ゲート電極用
の膜厚３０００Åのポリシリコン膜（フローティングゲ
ート）４をＣＶＤ法で形成する。
【００４２】次に図４（ｂ）に示すように、ポリシリコ
ン膜４をフォトリソグラフィ技術とドライエッチング技
術によりストライプ状に加工し、ポリシリコン膜からな
るフローティングゲート４を形成する。フローティング
ゲート（浮遊ゲート電極）４をマスクにして、砒素のイ
オン注入を行い、ソース９・ドレイン拡散層１０を形成
する（図４（ｉ）参照）。
ン膜４をフォトリソグラフィ技術とドライエッチング技
術によりストライプ状に加工し、ポリシリコン膜からな
るフローティングゲート４を形成する。フローティング
ゲート（浮遊ゲート電極）４をマスクにして、砒素のイ
オン注入を行い、ソース９・ドレイン拡散層１０を形成
する（図４（ｉ）参照）。
【００４３】次に図４（ｃ）に示すように、基板全面に
埋込膜用の膜厚４０００Åのシリコン窒化膜５をＣＶＤ
法で形成し、図４（ｄ）に示すように、ポリシリコン膜
４が露出するまで、ＣＭＰによって平坦に研磨する。
埋込膜用の膜厚４０００Åのシリコン窒化膜５をＣＶＤ
法で形成し、図４（ｄ）に示すように、ポリシリコン膜
４が露出するまで、ＣＭＰによって平坦に研磨する。
【００４４】その後、図４（ｅ）に示すように、浮遊ゲ
ート電極用ポリシリコン膜４を、その膜厚が１５００Å
になるまでドライエッチング技術によって掘り下げる。
ート電極用ポリシリコン膜４を、その膜厚が１５００Å
になるまでドライエッチング技術によって掘り下げる。
【００４５】次に図４（ｆ）に示すように、基板全面に
膜厚１５００Åのポリシリコン膜（フローティングゲー
ト）６をＣＶＤ法によって形成する。
膜厚１５００Åのポリシリコン膜（フローティングゲー
ト）６をＣＶＤ法によって形成する。
【００４６】引き続いて図４（ｇ）に示すように、異方
性ドライエッチングを用いてシリコン窒化膜５が露出す
るまで、ポリシリコン膜６をエッチバックすることによ
り、シリコン窒化膜５の凹部側壁にポリシリコン６のサ
イドウォールを形成し、このサイドウォールをフローテ
ィングゲート６として用いる。したがって、本発明の実
施形態３では、フローティングゲート４の両端からフロ
ーティングゲート６が立上がり、浮遊ゲート電極は、フ
ローティングゲート４と６との組み合わせから構成さ
れ、かつフローティングゲート４からフローティングゲ
ート６が立上がった分だけ深い凹形状をなす溝として構
築される。
性ドライエッチングを用いてシリコン窒化膜５が露出す
るまで、ポリシリコン膜６をエッチバックすることによ
り、シリコン窒化膜５の凹部側壁にポリシリコン６のサ
イドウォールを形成し、このサイドウォールをフローテ
ィングゲート６として用いる。したがって、本発明の実
施形態３では、フローティングゲート４の両端からフロ
ーティングゲート６が立上がり、浮遊ゲート電極は、フ
ローティングゲート４と６との組み合わせから構成さ
れ、かつフローティングゲート４からフローティングゲ
ート６が立上がった分だけ深い凹形状をなす溝として構
築される。
【００４７】次に図４（ｈ）に示すように、シリコン窒
化膜５をウェットエッチングによって除去する。
化膜５をウェットエッチングによって除去する。
【００４８】次に図４（ｉ）に示すように、基板全面に
第２のゲート電極であるＯＮＯ膜７を形成し、さらに、
基板全面に制御ゲート電極用ポリシリコン膜（コントロ
ールゲート）８を堆積し、図４（ｊ）に示すように、フ
ォトリソグラフィ技術とドライエッチングによって、ス
トライプ状のフローティングゲート４，６と直交するス
トライプ状のパターンにポリシリコン膜８をエッチング
加工し、ポリシリコン膜からなるコントロールゲート８
を形成する。この場合、第１のゲート絶縁膜３が露出す
るまで、コントロールゲート（制御ゲート電極）８、第
２のゲート絶縁膜７、フローティングゲート（浮遊ゲー
ト電極）４，６をエッチング加工する。コントロールゲ
ート（制御ゲート電極）８は、ワード線に該当する制御
ゲート電極パターンとなる。
第２のゲート電極であるＯＮＯ膜７を形成し、さらに、
基板全面に制御ゲート電極用ポリシリコン膜（コントロ
ールゲート）８を堆積し、図４（ｊ）に示すように、フ
ォトリソグラフィ技術とドライエッチングによって、ス
トライプ状のフローティングゲート４，６と直交するス
トライプ状のパターンにポリシリコン膜８をエッチング
加工し、ポリシリコン膜からなるコントロールゲート８
を形成する。この場合、第１のゲート絶縁膜３が露出す
るまで、コントロールゲート（制御ゲート電極）８、第
２のゲート絶縁膜７、フローティングゲート（浮遊ゲー
ト電極）４，６をエッチング加工する。コントロールゲ
ート（制御ゲート電極）８は、ワード線に該当する制御
ゲート電極パターンとなる。
【００４９】上述した実施形態では、フィールド絶縁膜
上にフローティングゲート（浮遊ゲート）を延長配置さ
せ、フローティングゲート４，６とコントロールゲート
（制御ゲート電極）８間の容量接合を増大させていた
が、本発明の実施形態３のようにフィールド幅よりも狭
い幅をもつフローティングゲート（浮遊ゲート電極）で
も、充分に前記容量接合を増大させることができ、その
結果、セル面積を縮小することが可能となる。
上にフローティングゲート（浮遊ゲート）を延長配置さ
せ、フローティングゲート４，６とコントロールゲート
（制御ゲート電極）８間の容量接合を増大させていた
が、本発明の実施形態３のようにフィールド幅よりも狭
い幅をもつフローティングゲート（浮遊ゲート電極）で
も、充分に前記容量接合を増大させることができ、その
結果、セル面積を縮小することが可能となる。
【００５０】（実施形態４）図５（ａ）〜（ｉ）は、本
発明の実施形態３に係るスタックゲート型半導体不揮発
性記憶装置（スタックゲート型メモリセル）の製造方法
を工程順に示す断面図、図５（ｊ）は、ソース・ドレイ
ン方向における断面図である。ソース・ドレイン拡散層
はコントロールゲートの伸長方向に対し、直交方向の配
置に限られたものではなく、平行方向に配置させた実施
形態について図５を用いて説明する。
発明の実施形態３に係るスタックゲート型半導体不揮発
性記憶装置（スタックゲート型メモリセル）の製造方法
を工程順に示す断面図、図５（ｊ）は、ソース・ドレイ
ン方向における断面図である。ソース・ドレイン拡散層
はコントロールゲートの伸長方向に対し、直交方向の配
置に限られたものではなく、平行方向に配置させた実施
形態について図５を用いて説明する。
【００５１】まず、図５（ａ）に示すように、ＬＯＣＯ
Ｓ分離法でフィールド絶縁膜２を形成したシリコン基板
１上の素子領域に、膜厚８０Åの第１のゲート絶縁膜３
を熱酸化法により形成する。その後、基板全面に浮遊ゲ
ート電極用の膜厚３０００Åのポリシリコン膜（フロー
ティングゲート）４をＣＶＤ法で形成する。
Ｓ分離法でフィールド絶縁膜２を形成したシリコン基板
１上の素子領域に、膜厚８０Åの第１のゲート絶縁膜３
を熱酸化法により形成する。その後、基板全面に浮遊ゲ
ート電極用の膜厚３０００Åのポリシリコン膜（フロー
ティングゲート）４をＣＶＤ法で形成する。
【００５２】次に図５（ｂ）に示すように、ポリシリコ
ン膜４をフォトリソグラフィ技術とドライエッチング技
術によりストライプ状に加工し、ポリシリコン膜からな
るフローティングゲート４を形成する。このフローティ
ングゲート（浮遊ゲート電極）４をマスクにして、砒素
のイオン注入を行い、ソース１１・ドレイン拡散層１２
を形成する。
ン膜４をフォトリソグラフィ技術とドライエッチング技
術によりストライプ状に加工し、ポリシリコン膜からな
るフローティングゲート４を形成する。このフローティ
ングゲート（浮遊ゲート電極）４をマスクにして、砒素
のイオン注入を行い、ソース１１・ドレイン拡散層１２
を形成する。
【００５３】次に図５（ｃ）に示すように、基板全面に
埋込膜用の膜厚４０００Åのシリコン窒化膜５をＣＶＤ
法で形成し、図５（ｄ）に示すように、ポリシリコン膜
４が露出するまで、ＣＭＰによって平坦に研磨する。
埋込膜用の膜厚４０００Åのシリコン窒化膜５をＣＶＤ
法で形成し、図５（ｄ）に示すように、ポリシリコン膜
４が露出するまで、ＣＭＰによって平坦に研磨する。
【００５４】その後、図５（ｅ）に示すように、浮遊ゲ
ート電極用ポリシリコン膜４を、その膜厚が１５００Å
になるまでドライエッチング技術によって掘り下げる。
ート電極用ポリシリコン膜４を、その膜厚が１５００Å
になるまでドライエッチング技術によって掘り下げる。
【００５５】次に図５（ｆ）に示すように、基板全面に
膜厚１５００Åのポリシリコン膜（フローティングゲー
ト）６をＣＶＤ法によって形成する。
膜厚１５００Åのポリシリコン膜（フローティングゲー
ト）６をＣＶＤ法によって形成する。
【００５６】引き続いて図５（ｇ）に示すように、異方
性ドライエッチングを用いてシリコン窒化膜５が露出す
るまで、ポリシリコン膜６をエッチバックすることによ
り、シリコン窒化膜５の凹部側壁にポリシリコン６のサ
イドウォールを形成し、このサイドウォールをフローテ
ィングゲート６として用いる。したがって、本発明の実
施形態３では、フローティングゲート４の両端からフロ
ーティングゲート６が立上がり、浮遊ゲート電極は、フ
ローティングゲート４と６との組み合わせから構成さ
れ、かつフローティングゲート４からフローティングゲ
ート６が立上がった分だけ深い凹形状をなす溝として構
築される。
性ドライエッチングを用いてシリコン窒化膜５が露出す
るまで、ポリシリコン膜６をエッチバックすることによ
り、シリコン窒化膜５の凹部側壁にポリシリコン６のサ
イドウォールを形成し、このサイドウォールをフローテ
ィングゲート６として用いる。したがって、本発明の実
施形態３では、フローティングゲート４の両端からフロ
ーティングゲート６が立上がり、浮遊ゲート電極は、フ
ローティングゲート４と６との組み合わせから構成さ
れ、かつフローティングゲート４からフローティングゲ
ート６が立上がった分だけ深い凹形状をなす溝として構
築される。
【００５７】次に図５（ｈ）に示すように、シリコン窒
化膜５をウェットエッチングによって除去する。
化膜５をウェットエッチングによって除去する。
【００５８】次に図５（ｉ）に示すように、基板全面に
第２のゲート電極であるＯＮＯ膜７を形成し、さらに、
基板全面に制御ゲート電極用ポリシリコン膜（コントロ
ールゲート）８を堆積し、図５（ｊ）に示すように、フ
ォトリソグラフィ技術とドライエッチングによって、ス
トライプ状のフローティングゲート４，６と直交するス
トライプ状のパターンにポリシリコン膜８をエッチング
加工し、ポリシリコン膜からなるコントロールゲート８
を形成する。この場合、第１のゲート絶縁膜３が露出す
るまで、コントロールゲート（制御ゲート電極）８、第
２のゲート絶縁膜７、フローティングゲート（浮遊ゲー
ト電極）４，６をエッチング加工する。コントロールゲ
ート（制御ゲート電極）８は、ワード線に該当する制御
ゲート電極パターンとなる。
第２のゲート電極であるＯＮＯ膜７を形成し、さらに、
基板全面に制御ゲート電極用ポリシリコン膜（コントロ
ールゲート）８を堆積し、図５（ｊ）に示すように、フ
ォトリソグラフィ技術とドライエッチングによって、ス
トライプ状のフローティングゲート４，６と直交するス
トライプ状のパターンにポリシリコン膜８をエッチング
加工し、ポリシリコン膜からなるコントロールゲート８
を形成する。この場合、第１のゲート絶縁膜３が露出す
るまで、コントロールゲート（制御ゲート電極）８、第
２のゲート絶縁膜７、フローティングゲート（浮遊ゲー
ト電極）４，６をエッチング加工する。コントロールゲ
ート（制御ゲート電極）８は、ワード線に該当する制御
ゲート電極パターンとなる。
【００５９】
【発明の効果】以上説明したように本発明によれば、自
己整合的にフローティングゲート（浮遊ゲート）の形状
を深い凹形状に形成することができ、セル面積を変化さ
せることなく、スタックゲート型メモリセルのフローテ
ィングゲートとコントロールゲート間の容量を大きくす
ることができ、その結果、高速・低消費電力動作を実現
することができる。
己整合的にフローティングゲート（浮遊ゲート）の形状
を深い凹形状に形成することができ、セル面積を変化さ
せることなく、スタックゲート型メモリセルのフローテ
ィングゲートとコントロールゲート間の容量を大きくす
ることができ、その結果、高速・低消費電力動作を実現
することができる。
【図１】本発明の実施形態１に係るスタックゲート型半
導体不揮発性記憶装置（スタックゲート型メモリセル）
を示す図であって、図１（ａ）は、図１（ｃ）のＡ−
Ａ’線断面図、図１（ｂ）は、図１（ｃ）のＢ−Ｂ’線
断面図、図１（ｃ）は平面図である。
導体不揮発性記憶装置（スタックゲート型メモリセル）
を示す図であって、図１（ａ）は、図１（ｃ）のＡ−
Ａ’線断面図、図１（ｂ）は、図１（ｃ）のＢ−Ｂ’線
断面図、図１（ｃ）は平面図である。
【図２】図２（ａ）〜（ｉ）は、本発明の実施形態１に
係るスタックゲート型半導体不揮発性記憶装置（スタッ
クゲート型メモリセル）の製造方法を工程順に示す断面
図、図２（ｊ）は、ソース・ドレイン方向における断面
図である。
係るスタックゲート型半導体不揮発性記憶装置（スタッ
クゲート型メモリセル）の製造方法を工程順に示す断面
図、図２（ｊ）は、ソース・ドレイン方向における断面
図である。
【図３】図３（ａ）〜（ｉ）は、本発明の実施形態２に
係るスタックゲート型半導体不揮発性記憶装置（スタッ
クゲート型メモリセル）の製造方法を工程順に示す断面
図、図３（ｊ）は、ソース・ドレイン方向における断面
図である。
係るスタックゲート型半導体不揮発性記憶装置（スタッ
クゲート型メモリセル）の製造方法を工程順に示す断面
図、図３（ｊ）は、ソース・ドレイン方向における断面
図である。
【図４】図４（ａ）〜（ｉ）は、本発明の実施形態３に
係るスタックゲート型半導体不揮発性記憶装置（スタッ
クゲート型メモリセル）の製造方法を工程順に示す断面
図、図４（ｊ）は、ソース・ドレイン方向における断面
図である。
係るスタックゲート型半導体不揮発性記憶装置（スタッ
クゲート型メモリセル）の製造方法を工程順に示す断面
図、図４（ｊ）は、ソース・ドレイン方向における断面
図である。
【図５】図５（ａ）〜（ｉ）は、本発明の実施形態４に
係るスタックゲート型半導体不揮発性記憶装置（スタッ
クゲート型メモリセル）の製造方法を工程順に示す断面
図、図５（ｊ）は、ソース・ドレイン方向における断面
図である。
係るスタックゲート型半導体不揮発性記憶装置（スタッ
クゲート型メモリセル）の製造方法を工程順に示す断面
図、図５（ｊ）は、ソース・ドレイン方向における断面
図である。
【図６】（ａ）は従来例の構成を示す平面図、（ｂ）は
（ａ）のＢ−Ｂ’線断面図である。
（ａ）のＢ−Ｂ’線断面図である。
【図７】一般な構成を示す断面図である。
１ シリコン基板 ２ フィールド絶縁膜 ３ 第１のゲート絶縁膜 ４，６ フローティングゲート ５，１５ 埋込絶縁膜 ７ 層間絶縁膜 ８ コントロールゲート ９，１１ ソース拡散層 １０，１２ ドレイン拡散層 １３ ＣＭＰストッパー用シリコン酸化膜 １４ ＣＭＰストッパー用シリコン窒化膜
Claims (5)
- 【請求項１】 第１のゲート絶縁膜を介して半導体基板
上に形成したフローティングゲートと、前記フローティ
ングゲートと第２のゲート絶縁膜を介して容量接合する
コントロールゲートとからなるスタックゲート型半導体
不揮発性記憶装置であって、 下地形状を反映して形成される凹形状より深い凹形状の
フローティングゲートを有し、 前記フローティングゲートの少なくとも凹状の内側側壁
表面に第２のゲート絶縁膜を有することを特徴とする不
揮発性半導体記憶装置。 - 【請求項２】 前記フローティングゲートにおける前記
凹形状の溝方向に対して、コントロールゲートが特定の
姿勢に形成され、前記コントロールゲートが前記凹形状
内に配設されたものであることを特徴とする請求項１に
記載の不揮発性記憶装置。 - 【請求項３】 前記フローティングゲートにおける前記
凹形状の溝方向に対して、コントロールゲートが平行に
形成されたものであることを特徴とする請求項２に記載
の不揮発性記憶装置。 - 【請求項４】 前記フローティングゲートにおける前記
凹形状の溝方向に対して、コントロールゲートが直交に
形成されたものであることを特徴とする請求項２に記載
の不揮発性記憶装置。 - 【請求項５】 第１のゲート絶縁膜を介して半導体基板
上に形成したフローティングゲートと、前記フローティ
ングゲートと第２のゲート絶縁膜を介して容量接合する
コントロールゲートとからなるスタックゲート型半導体
不揮発性記憶装置の製造方法であって、 非晶質シリコン膜，多結晶シリコン膜もしくはその組み
合わせによる前記フローティングゲートを形成する工程
と、 フォトリソグラフィー技術とシリコンのドライエッチン
グ技術との組み合わせによることなく、化学機械的研磨
技術とシリコンのドライエッチング技術とを組み合わせ
ることによって前記フローティングゲートを前記凹形状
に形成する工程とを有することを特徴とする不揮発性記
憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34793197A JP3211759B2 (ja) | 1997-12-17 | 1997-12-17 | 不揮発性記憶装置の製造方法 |
| KR10-1998-0055385A KR100378563B1 (ko) | 1997-12-17 | 1998-12-16 | 비휘발성메모리와그제조방법 |
| US09/684,631 US6372617B1 (en) | 1997-12-17 | 2000-10-10 | Method of manufacturing non-volatile memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34793197A JP3211759B2 (ja) | 1997-12-17 | 1997-12-17 | 不揮発性記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11186414A true JPH11186414A (ja) | 1999-07-09 |
| JP3211759B2 JP3211759B2 (ja) | 2001-09-25 |
Family
ID=18393581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34793197A Expired - Fee Related JP3211759B2 (ja) | 1997-12-17 | 1997-12-17 | 不揮発性記憶装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6372617B1 (ja) |
| JP (1) | JP3211759B2 (ja) |
| KR (1) | KR100378563B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2001351993A (ja) * | 2000-06-05 | 2001-12-21 | Nec Corp | 半導体記憶装置及びその製造方法 |
| JP2002118185A (ja) * | 2000-10-03 | 2002-04-19 | Micronics Internatl Co Ltd | フローテイングゲート・メモリセル用のｖ形状フローテイングゲート |
| JP2012099701A (ja) * | 2010-11-04 | 2012-05-24 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6323514B1 (en) * | 1999-07-06 | 2001-11-27 | Micron Technology, Inc. | Container structure for floating gate memory device and method for forming same |
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| US6911370B2 (en) * | 2002-05-24 | 2005-06-28 | Hynix Semiconductor, Inc. | Flash memory device having poly spacers |
| US20040004863A1 (en) * | 2002-07-05 | 2004-01-08 | Chih-Hsin Wang | Nonvolatile electrically alterable memory device and array made thereby |
| KR100486651B1 (ko) * | 2002-09-17 | 2005-05-03 | 동부아남반도체 주식회사 | 플레쉬 메모리 소자의 제조 방법 |
| TWI220788B (en) * | 2003-03-26 | 2004-09-01 | Winbond Electronics Corp | Flash memory cell and fabrication thereof |
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| US7411244B2 (en) | 2005-06-28 | 2008-08-12 | Chih-Hsin Wang | Low power electrically alterable nonvolatile memory cells and arrays |
| US7619275B2 (en) * | 2005-07-25 | 2009-11-17 | Freescale Semiconductor, Inc. | Process for forming an electronic device including discontinuous storage elements |
| US7582929B2 (en) * | 2005-07-25 | 2009-09-01 | Freescale Semiconductor, Inc | Electronic device including discontinuous storage elements |
| US7619270B2 (en) * | 2005-07-25 | 2009-11-17 | Freescale Semiconductor, Inc. | Electronic device including discontinuous storage elements |
| US7642594B2 (en) * | 2005-07-25 | 2010-01-05 | Freescale Semiconductor, Inc | Electronic device including gate lines, bit lines, or a combination thereof |
| US7112490B1 (en) * | 2005-07-25 | 2006-09-26 | Freescale Semiconductor, Inc. | Hot carrier injection programmable structure including discontinuous storage elements and spacer control gates in a trench |
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| US7592224B2 (en) | 2006-03-30 | 2009-09-22 | Freescale Semiconductor, Inc | Method of fabricating a storage device including decontinuous storage elements within and between trenches |
| US7838922B2 (en) * | 2007-01-24 | 2010-11-23 | Freescale Semiconductor, Inc. | Electronic device including trenches and discontinuous storage elements |
| US7651916B2 (en) * | 2007-01-24 | 2010-01-26 | Freescale Semiconductor, Inc | Electronic device including trenches and discontinuous storage elements and processes of forming and using the same |
| US7572699B2 (en) * | 2007-01-24 | 2009-08-11 | Freescale Semiconductor, Inc | Process of forming an electronic device including fins and discontinuous storage elements |
| US8072023B1 (en) | 2007-11-12 | 2011-12-06 | Marvell International Ltd. | Isolation for non-volatile memory cell array |
| US8120088B1 (en) | 2007-12-07 | 2012-02-21 | Marvell International Ltd. | Non-volatile memory cell and array |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0334578A (ja) | 1989-06-30 | 1991-02-14 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
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| JPH0870106A (ja) | 1994-08-30 | 1996-03-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH08204031A (ja) | 1995-01-27 | 1996-08-09 | Sharp Corp | 不揮発性半導体メモリ素子の製造方法 |
| JPH09148460A (ja) | 1995-11-28 | 1997-06-06 | Sony Corp | 不揮発性半導体記憶装置及びその製造方法 |
-
1997
- 1997-12-17 JP JP34793197A patent/JP3211759B2/ja not_active Expired - Fee Related
-
1998
- 1998-12-16 KR KR10-1998-0055385A patent/KR100378563B1/ko not_active IP Right Cessation
-
2000
- 2000-10-10 US US09/684,631 patent/US6372617B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100378563B1 (ko) | 2003-08-19 |
| JP3211759B2 (ja) | 2001-09-25 |
| KR19990063105A (ko) | 1999-07-26 |
| US6372617B1 (en) | 2002-04-16 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| S533 | Written request for registration of change of name |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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