JP3211759B2 - 不揮発性記憶装置の製造方法 - Google Patents
不揮発性記憶装置の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置の製造方法に係り、特にフラッシュメモリのメモ
リセルの製造方法に関する。
憶装置の製造方法に係り、特にフラッシュメモリのメモ
リセルの製造方法に関する。
【０００２】
【従来の技術】図７は、一般的な従来のフローティング
ゲート型半導体不揮発性記憶装置を示す断面図である。
図７に示す従来例のフローティングゲート型半導体不揮
発性記憶装置では、Ｐ型シリコン基板１の表面のフィー
ルド絶縁膜２により、隣り合う領域と電気的に絶縁され
たメモリセル領域に互いに離間してＮ型のソース９・ド
レイン１０が形成され、ドレインとソースとにより挟ま
れた領域にメモリセルのチャネル領域１６が形成され
る。またチャネル領域１６上には第１のゲート絶縁膜３
を介してフローティングゲート４が形成され、フローテ
ィングゲート４上には第２のゲート絶縁膜７を介してコ
ントロールゲート８が形成される。
ゲート型半導体不揮発性記憶装置を示す断面図である。
図７に示す従来例のフローティングゲート型半導体不揮
発性記憶装置では、Ｐ型シリコン基板１の表面のフィー
ルド絶縁膜２により、隣り合う領域と電気的に絶縁され
たメモリセル領域に互いに離間してＮ型のソース９・ド
レイン１０が形成され、ドレインとソースとにより挟ま
れた領域にメモリセルのチャネル領域１６が形成され
る。またチャネル領域１６上には第１のゲート絶縁膜３
を介してフローティングゲート４が形成され、フローテ
ィングゲート４上には第２のゲート絶縁膜７を介してコ
ントロールゲート８が形成される。
【０００３】図７に示す従来例のフローティングゲート
型半導体不揮発性記憶装置を製造するには、シリコン基
板１上にフィールド絶縁膜２、第１のゲート絶縁膜３、
チャネル領域１６等を形成し、その後、基板全面に多結
晶シリコン膜を堆積し、これをフローティングゲートの
形状に加工し、その後、Ｎ型不純物を導入してフローテ
ィングゲート４、ドレイン１０、およびソース９をそれ
ぞれ形成し、表面に熱酸化によるシリコン酸化膜を形成
し、このシリコン酸化膜のみ、あるいはシリコン窒化膜
との積層膜からなる第２のゲート絶縁膜７を形成する。
さらに、コントロールゲート８を形成し、フローティン
グゲート型半導体不揮発性記憶装置が形成される。
型半導体不揮発性記憶装置を製造するには、シリコン基
板１上にフィールド絶縁膜２、第１のゲート絶縁膜３、
チャネル領域１６等を形成し、その後、基板全面に多結
晶シリコン膜を堆積し、これをフローティングゲートの
形状に加工し、その後、Ｎ型不純物を導入してフローテ
ィングゲート４、ドレイン１０、およびソース９をそれ
ぞれ形成し、表面に熱酸化によるシリコン酸化膜を形成
し、このシリコン酸化膜のみ、あるいはシリコン窒化膜
との積層膜からなる第２のゲート絶縁膜７を形成する。
さらに、コントロールゲート８を形成し、フローティン
グゲート型半導体不揮発性記憶装置が形成される。
【０００４】ところで、不揮発性記憶装置の書込特性
は、第１のゲート絶縁膜によるチャネル領域、フローテ
ィングゲート間の容量接合、および第２のゲート絶縁膜
によるフローティングゲート、コントロールゲート間の
容量接合の間の容量分割により定まり、第２ゲート絶縁
膜によるフローティングゲート、コントロールゲート間
の容量接合を大きくする必要性がある。
は、第１のゲート絶縁膜によるチャネル領域、フローテ
ィングゲート間の容量接合、および第２のゲート絶縁膜
によるフローティングゲート、コントロールゲート間の
容量接合の間の容量分割により定まり、第２ゲート絶縁
膜によるフローティングゲート、コントロールゲート間
の容量接合を大きくする必要性がある。
【０００５】これに対する対処方法として、フローティ
ングゲートをフィールド絶縁膜上に平面的に延在させて
いた。このため、フローティングゲート型半導体不揮発
装置の大容量化は困難であった。
ングゲートをフィールド絶縁膜上に平面的に延在させて
いた。このため、フローティングゲート型半導体不揮発
装置の大容量化は困難であった。
【０００６】そこで、図６に示されるように、第１のゲ
ート酸化膜３を介して半導体基板１上に形成したフロー
ティングゲート１７と、フローティングゲート１７と第
２ゲート絶縁膜７を介して容量接合するコントロールゲ
ート８とからなるフローティングゲート型半導体不揮発
性記憶装置において、下地形状を反映して形成される凹
形状より深い凹形状のフローティングゲートを有し、フ
ローティングゲートの少なくとも凹状の内側側壁表面に
第２のゲート絶縁膜が形成されている構造が開発されて
いる。
ート酸化膜３を介して半導体基板１上に形成したフロー
ティングゲート１７と、フローティングゲート１７と第
２ゲート絶縁膜７を介して容量接合するコントロールゲ
ート８とからなるフローティングゲート型半導体不揮発
性記憶装置において、下地形状を反映して形成される凹
形状より深い凹形状のフローティングゲートを有し、フ
ローティングゲートの少なくとも凹状の内側側壁表面に
第２のゲート絶縁膜が形成されている構造が開発されて
いる。
【０００７】
【発明が解決しようとする課題】しかしながら、フロー
ティングゲート１７を図６に示すような凹形状に加工す
るためには、溝形成に使用するリソグラフィー工程を増
加させる必要があり、しかも凹形状フローティングゲー
トの内側側壁間の寸法がフォトリソグラフィーの最小寸
法以上必要である。このため、目合わせが困難になり、
フローティングゲート形状のばらつきが生じ、容量接合
のばらつきが大きくなるという問題が生じている。ま
た、それを回避するため、フローティングゲートの幅を
大きくすると、大容量化に不向きになってしまうという
問題がある。
ティングゲート１７を図６に示すような凹形状に加工す
るためには、溝形成に使用するリソグラフィー工程を増
加させる必要があり、しかも凹形状フローティングゲー
トの内側側壁間の寸法がフォトリソグラフィーの最小寸
法以上必要である。このため、目合わせが困難になり、
フローティングゲート形状のばらつきが生じ、容量接合
のばらつきが大きくなるという問題が生じている。ま
た、それを回避するため、フローティングゲートの幅を
大きくすると、大容量化に不向きになってしまうという
問題がある。
【０００８】
【発明の目的】本発明の目的は、セル面積を増大させる
ことなく、化学機械的研磨技術とドライエッチング技術
との適合により、コントロールゲート、フローティング
ゲート間の接合容量を増大し、低電圧、高速動作を実現
した不揮発性記憶装置の製造方法を提供することにあ
る。
ことなく、化学機械的研磨技術とドライエッチング技術
との適合により、コントロールゲート、フローティング
ゲート間の接合容量を増大し、低電圧、高速動作を実現
した不揮発性記憶装置の製造方法を提供することにあ
る。
【０００９】
【００１０】
【００１１】
【課題を解決するための手段】 前記目的を達成するた
め、本発明に係る半導体不揮発性記憶装置の製造方法
は、 第１のゲート絶縁膜を介して半導体基板上に形成し
たフローティングゲートと、前記フローティングゲート
と第２のゲート絶縁膜を介して容量接合するコントロー
ルゲートとからなるスタックゲート型半導体不揮発性記
憶装置の製造方法であって、第１のフローティングゲー
トを形成する工程と、前記第１のフローティングゲート
を覆うように半導体基板全面に堆積した埋込絶縁膜を所
定の厚さまで研磨する工程と、自己整合を用いたエッチ
ングにより前記埋込絶縁膜と前記第１のフローティング
ゲートから成る凹型空間を形成する工程と、基板全面に
第２の非晶質シリコン膜、多結晶シリコン膜もしくはそ
の組み合わせた膜を堆積する工程と、ドライエッチング
にてエッチバックして前記凹型空間の側面に前記膜より
成るサイドウォールを形成する工程とを有するものであ
る。また、上記所定の厚さは、第１のフローティングゲ
ート上に、前記埋込絶縁膜の下の膜が露出するまでの厚
さである。
め、本発明に係る半導体不揮発性記憶装置の製造方法
は、 第１のゲート絶縁膜を介して半導体基板上に形成し
たフローティングゲートと、前記フローティングゲート
と第２のゲート絶縁膜を介して容量接合するコントロー
ルゲートとからなるスタックゲート型半導体不揮発性記
憶装置の製造方法であって、第１のフローティングゲー
トを形成する工程と、前記第１のフローティングゲート
を覆うように半導体基板全面に堆積した埋込絶縁膜を所
定の厚さまで研磨する工程と、自己整合を用いたエッチ
ングにより前記埋込絶縁膜と前記第１のフローティング
ゲートから成る凹型空間を形成する工程と、基板全面に
第２の非晶質シリコン膜、多結晶シリコン膜もしくはそ
の組み合わせた膜を堆積する工程と、ドライエッチング
にてエッチバックして前記凹型空間の側面に前記膜より
成るサイドウォールを形成する工程とを有するものであ
る。また、上記所定の厚さは、第１のフローティングゲ
ート上に、前記埋込絶縁膜の下の膜が露出するまでの厚
さである。
【００１２】また前記凹形状のフローティングゲートの
側壁を平面状のフローティングゲートの上面に形成し、
前記凹形状のフローティングゲートの側壁内側表面の形
状を凹空間に向けて膨らんだ弧を描ぐ形状に形成する。
側壁を平面状のフローティングゲートの上面に形成し、
前記凹形状のフローティングゲートの側壁内側表面の形
状を凹空間に向けて膨らんだ弧を描ぐ形状に形成する。
【００１３】
【００１４】本発明に係るスタックゲート型半導体不揮
発性記憶装置（スタックゲート型メモリセル）において
は、化学機械的研磨技術とドライエッチング技術との適
合により、新たにリソグラフィー技術を導入することな
く、自己整合的にフローティングゲートの形状を凹状に
形成し、それに沿うように第２のゲート絶縁膜及びコン
トロールゲートを形成することにより、コントロールゲ
ート、フローティングゲート間の接合容量を増大し、そ
の結果メモリセル占有面積を増大させることなく、低電
圧、高速動作を可能にする。
発性記憶装置（スタックゲート型メモリセル）において
は、化学機械的研磨技術とドライエッチング技術との適
合により、新たにリソグラフィー技術を導入することな
く、自己整合的にフローティングゲートの形状を凹状に
形成し、それに沿うように第２のゲート絶縁膜及びコン
トロールゲートを形成することにより、コントロールゲ
ート、フローティングゲート間の接合容量を増大し、そ
の結果メモリセル占有面積を増大させることなく、低電
圧、高速動作を可能にする。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。
を用いて説明する。
【００１６】（実施形態１）図１は、本発明の実施形態
１に係るスタックゲート型半導体不揮発性記憶装置（ス
タックゲート型メモリセル）を示す図であって、図１
（ａ）は、図１（ｃ）のＡ−Ａ’線断面図、図１（ｂ）
は、図１（ｃ）のＢ−Ｂ’線断面図、図１（ｃ）は平面
図である。
１に係るスタックゲート型半導体不揮発性記憶装置（ス
タックゲート型メモリセル）を示す図であって、図１
（ａ）は、図１（ｃ）のＡ−Ａ’線断面図、図１（ｂ）
は、図１（ｃ）のＢ−Ｂ’線断面図、図１（ｃ）は平面
図である。
【００１７】図に示すように本発明の実施形態１に係る
スタックゲート型半導体不揮発性記憶装置（スタックゲ
ート型メモリセル）は、第１のゲート絶縁膜３を介して
半導体基板１上に形成したフローティングゲート４，６
と、フローティングゲート４，６と第２のゲート絶縁膜
７を介して容量接合するコントロールゲート８とからな
るスタックゲート型半導体不揮発性記憶装置であり、フ
ローティングゲート４，６は、下地形状を反映して形成
される凹形状より深い凹形状をなし、フローティングゲ
ート４，６の少なくとも凹状の内側側壁表面に第２のゲ
ート絶縁膜７を有することを特徴とするものである。
スタックゲート型半導体不揮発性記憶装置（スタックゲ
ート型メモリセル）は、第１のゲート絶縁膜３を介して
半導体基板１上に形成したフローティングゲート４，６
と、フローティングゲート４，６と第２のゲート絶縁膜
７を介して容量接合するコントロールゲート８とからな
るスタックゲート型半導体不揮発性記憶装置であり、フ
ローティングゲート４，６は、下地形状を反映して形成
される凹形状より深い凹形状をなし、フローティングゲ
ート４，６の少なくとも凹状の内側側壁表面に第２のゲ
ート絶縁膜７を有することを特徴とするものである。
【００１８】さらにフローティングゲート４，６におけ
る凹形状の溝方向に対して、コントロールゲート８は特
定の姿勢に、例えば平行或いは直交に形成され、コント
ロールゲート８は、フローティングゲート４，６の凹形
状内に配設されている。
る凹形状の溝方向に対して、コントロールゲート８は特
定の姿勢に、例えば平行或いは直交に形成され、コント
ロールゲート８は、フローティングゲート４，６の凹形
状内に配設されている。
【００１９】また、図１に示す不揮発性記憶装置を製造
するには、まず、非晶質シリコン膜，多結晶シリコン膜
もしくはその組み合わせによる深い凹形状のフローティ
ングゲート４，６を形成する処理を行い、さらにフォト
リソグラフィー技術とシリコンのドライエッチング技術
との組み合わせによることなく、化学機械的研磨（以
下、ＣＭＰという）技術とシリコンのドライエッチング
技術とを組み合わせることによってフローティングゲー
ト４，６を深い凹形状に形成する処理を行う。
するには、まず、非晶質シリコン膜，多結晶シリコン膜
もしくはその組み合わせによる深い凹形状のフローティ
ングゲート４，６を形成する処理を行い、さらにフォト
リソグラフィー技術とシリコンのドライエッチング技術
との組み合わせによることなく、化学機械的研磨（以
下、ＣＭＰという）技術とシリコンのドライエッチング
技術とを組み合わせることによってフローティングゲー
ト４，６を深い凹形状に形成する処理を行う。
【００２０】（実施形態１）次に、本発明の具体例を実
施形態１として図１に基づいて説明する。図２（ａ）〜
（ｉ）は、本発明の実施形態１に係るスタックゲート型
半導体不揮発性記憶装置（スタックゲート型メモリセ
ル）の製造方法を工程順に示す断面図、図２（ｊ）は、
ソース・ドレイン方向における断面図である。なお、本
発明の実施形態に係るメモリセルでは、半導体膜として
シリコン膜、ゲート酸化膜としてシリコン酸化膜、絶縁
膜としてシリコン酸化膜、半導体基板としてシリコン基
板を用いている。
施形態１として図１に基づいて説明する。図２（ａ）〜
（ｉ）は、本発明の実施形態１に係るスタックゲート型
半導体不揮発性記憶装置（スタックゲート型メモリセ
ル）の製造方法を工程順に示す断面図、図２（ｊ）は、
ソース・ドレイン方向における断面図である。なお、本
発明の実施形態に係るメモリセルでは、半導体膜として
シリコン膜、ゲート酸化膜としてシリコン酸化膜、絶縁
膜としてシリコン酸化膜、半導体基板としてシリコン基
板を用いている。
【００２１】まず、図２（ａ）に示すように、ＬＯＣＯ
Ｓ分離法でフィールド絶縁膜２を形成したシリコン基板
１上の素子領域に、膜厚８０Åの第１の（トンネル）ゲ
ート酸化膜３を熱酸化法により形成する。その後、浮遊
ゲート電極（フローティングゲート４）用の膜厚３００
０Åのポリシリコン膜４をＣＶＤ法で形成する。
Ｓ分離法でフィールド絶縁膜２を形成したシリコン基板
１上の素子領域に、膜厚８０Åの第１の（トンネル）ゲ
ート酸化膜３を熱酸化法により形成する。その後、浮遊
ゲート電極（フローティングゲート４）用の膜厚３００
０Åのポリシリコン膜４をＣＶＤ法で形成する。
【００２２】次にポリシリコン膜４をフォトリソグラフ
ィ技術とドライエッチング技術によりストライプ状に加
工し、フローティングゲート４を形成する。
ィ技術とドライエッチング技術によりストライプ状に加
工し、フローティングゲート４を形成する。
【００２３】引き続いて図２（ｂ）に示すように、基板
全面に膜厚４０００Åのシリコン窒化膜（埋込絶縁膜）
５をＣＶＤ法で形成し、さらに図２（ｄ）に示すよう
に、フローティングゲート４が露出するまで、ＣＭＰに
よってシリコン窒化膜（埋込絶縁膜）５を平坦に研磨す
る。
全面に膜厚４０００Åのシリコン窒化膜（埋込絶縁膜）
５をＣＶＤ法で形成し、さらに図２（ｄ）に示すよう
に、フローティングゲート４が露出するまで、ＣＭＰに
よってシリコン窒化膜（埋込絶縁膜）５を平坦に研磨す
る。
【００２４】その後、図２（ｅ）に示すように、フロー
ティングゲート４を、その膜厚が１５００Åになるまで
ドライエッチング技術によって掘り下げる。
ティングゲート４を、その膜厚が１５００Åになるまで
ドライエッチング技術によって掘り下げる。
【００２５】次に図２（ｆ）に示すように、基板全面に
膜厚１５００Åのポリシリコン膜（フローティングゲー
ト）６をＣＶＤ法によって形成する。
膜厚１５００Åのポリシリコン膜（フローティングゲー
ト）６をＣＶＤ法によって形成する。
【００２６】次に図２（ｇ）に示すように、異方性ドラ
イエッチングを用いてシリコン窒化膜５が露出するま
で、ポリシリコン膜６をエッチバックすることにより、
シリコン窒化膜５の凹部側壁にポリシリコン膜６による
サイドウォールを形成し、このサイドウォールをフロー
ティングゲート６として用いる。したがって、本発明の
実施形態１では、フローティングゲート４の両端からフ
ローティングゲート６が立上がり、浮遊ゲート電極は、
フローティングゲート４と６との組み合わせから構成さ
れ、かつフローティングゲート４からフローティングゲ
ート６が立上がった分だけ深い凹形状をなす溝として構
築される。
イエッチングを用いてシリコン窒化膜５が露出するま
で、ポリシリコン膜６をエッチバックすることにより、
シリコン窒化膜５の凹部側壁にポリシリコン膜６による
サイドウォールを形成し、このサイドウォールをフロー
ティングゲート６として用いる。したがって、本発明の
実施形態１では、フローティングゲート４の両端からフ
ローティングゲート６が立上がり、浮遊ゲート電極は、
フローティングゲート４と６との組み合わせから構成さ
れ、かつフローティングゲート４からフローティングゲ
ート６が立上がった分だけ深い凹形状をなす溝として構
築される。
【００２７】次に図２（ｈ）に示すように、基板上から
埋込用シリコン窒化膜５をウェットエッチングによって
除去し、さらに図２（ｉ）に示すように、基板全面に第
２のゲート絶縁膜であるＯＮＯ膜７を形成する。さら
に、基板全面に制御ゲート電極用ポリシリコン膜（コン
トロールゲート）８を堆積し、図２（ｊ）に示すよう
に、フォトリソグラフィ技術とドライエッチングによっ
て、ストライプ状のフローティングゲート４，６と直交
するストライプ状のパターンにポリシリコン膜８をエッ
チング加工し、ポリシリコン膜からなるコントロールゲ
ート８を形成する。この場合、第１のゲート絶縁膜３が
露出するまで、コントロールゲート（制御ゲート電極）
８、第２のゲート絶縁膜７、フローティングゲート（浮
遊ゲート電極）４，６をエッチング加工する。コントロ
ールゲート（制御ゲート電極）８は、ワード線に該当す
る制御ゲート電極パターンとなる。
埋込用シリコン窒化膜５をウェットエッチングによって
除去し、さらに図２（ｉ）に示すように、基板全面に第
２のゲート絶縁膜であるＯＮＯ膜７を形成する。さら
に、基板全面に制御ゲート電極用ポリシリコン膜（コン
トロールゲート）８を堆積し、図２（ｊ）に示すよう
に、フォトリソグラフィ技術とドライエッチングによっ
て、ストライプ状のフローティングゲート４，６と直交
するストライプ状のパターンにポリシリコン膜８をエッ
チング加工し、ポリシリコン膜からなるコントロールゲ
ート８を形成する。この場合、第１のゲート絶縁膜３が
露出するまで、コントロールゲート（制御ゲート電極）
８、第２のゲート絶縁膜７、フローティングゲート（浮
遊ゲート電極）４，６をエッチング加工する。コントロ
ールゲート（制御ゲート電極）８は、ワード線に該当す
る制御ゲート電極パターンとなる。
【００２８】最後に、コントロールゲート（制御ゲート
電極）８をマスクにして、砒素のイオン注入を行い、ソ
ース１１・ドレイン拡散層１２を形成する。
電極）８をマスクにして、砒素のイオン注入を行い、ソ
ース１１・ドレイン拡散層１２を形成する。
【００２９】以上のように本発明の実施形態において
は、ＣＭＰ技術とドライエッチング技術との適合によ
り、新たにリソグラフィー技術を導入することなく、自
己整合的にフローティングゲート４，６の形状を深い凹
形状に形成し、それに沿うように第２のゲート絶縁膜７
及びコントロールゲート８を形成することにより、コン
トロールゲート８とフローティングゲート４，６間の接
合容量を増大することができ、メモリセル占有面積を増
大させることなく、低電圧、高速動作を実現することが
できる。
は、ＣＭＰ技術とドライエッチング技術との適合によ
り、新たにリソグラフィー技術を導入することなく、自
己整合的にフローティングゲート４，６の形状を深い凹
形状に形成し、それに沿うように第２のゲート絶縁膜７
及びコントロールゲート８を形成することにより、コン
トロールゲート８とフローティングゲート４，６間の接
合容量を増大することができ、メモリセル占有面積を増
大させることなく、低電圧、高速動作を実現することが
できる。
【００３０】（実施形態２）図３（ａ）〜（ｉ）は、本
発明の実施形態２に係るスタックゲート型半導体不揮発
性記憶装置（スタックゲート型メモリセル）の製造方法
を工程順に示す断面図、図３（ｊ）は、ソース・ドレイ
ン方向における断面図である。
発明の実施形態２に係るスタックゲート型半導体不揮発
性記憶装置（スタックゲート型メモリセル）の製造方法
を工程順に示す断面図、図３（ｊ）は、ソース・ドレイ
ン方向における断面図である。
【００３１】まず、図３（ａ）に示すように、ＬＯＣＯ
Ｓ分離法でフィールド絶縁膜２を形成したシリコン基板
１上の素子領域に、膜厚８０Åの第１のゲート絶縁膜３
を熱酸化法により形成する。その後、浮遊ゲート電極用
としての膜厚１５００Åのポリシリコン（フローティン
グゲート）膜４とＣＭＰストッパー用の膜厚３００Åの
シリコン酸化膜１３と膜厚１８００Åのシリコン窒化膜
１４をＣＶＤ法で順次形成する。
Ｓ分離法でフィールド絶縁膜２を形成したシリコン基板
１上の素子領域に、膜厚８０Åの第１のゲート絶縁膜３
を熱酸化法により形成する。その後、浮遊ゲート電極用
としての膜厚１５００Åのポリシリコン（フローティン
グゲート）膜４とＣＭＰストッパー用の膜厚３００Åの
シリコン酸化膜１３と膜厚１８００Åのシリコン窒化膜
１４をＣＶＤ法で順次形成する。
【００３２】次に図３（ｂ）に示すように、ポリシリコ
ン膜４とシリコン酸化膜１３とシリコン窒化膜１４をフ
ォトリソグラフィ技術とドライエッチング技術によりス
トライプ状に加工する。
ン膜４とシリコン酸化膜１３とシリコン窒化膜１４をフ
ォトリソグラフィ技術とドライエッチング技術によりス
トライプ状に加工する。
【００３３】次に図３（ｃ）に示すように、基板全面に
膜厚４０００Åのシリコン酸化膜１５をＣＶＤ法で形成
し、続いて図３（ｄ）に示すように、ＣＭＰストッパー
用のシリコン窒化膜１４が露出するまで、ＣＭＰによっ
て平坦に研磨する。
膜厚４０００Åのシリコン酸化膜１５をＣＶＤ法で形成
し、続いて図３（ｄ）に示すように、ＣＭＰストッパー
用のシリコン窒化膜１４が露出するまで、ＣＭＰによっ
て平坦に研磨する。
【００３４】その後、図３（ｅ）に示すように、ＣＭＰ
ストッパー用のシリコン窒化膜１４と、その下層のシリ
コン酸化膜１３をウェットエッチングにより除去する。
ストッパー用のシリコン窒化膜１４と、その下層のシリ
コン酸化膜１３をウェットエッチングにより除去する。
【００３５】次に図３（ｆ）に示すように、基板全面に
膜厚１５００Åのポリシリコン膜（フローティングゲー
ト）６をＣＶＤ法によって形成する。
膜厚１５００Åのポリシリコン膜（フローティングゲー
ト）６をＣＶＤ法によって形成する。
【００３６】引き続いて図３（ｇ）に示すように、異方
性ドライエッチングを用いてシリコン酸化膜１５が露出
するまで、ポリシリコン膜６をエッチバックすることに
より、シリコン酸化膜１５の凹部側壁にポリシリコン６
のサイドウォールを形成し、このサイドウォールをフロ
ーティングゲート６として用いる。したがって、本発明
の実施形態２では、フローティングゲート４の両端から
フローティングゲート６が立上がり、浮遊ゲート電極
は、フローティングゲート４と６との組み合わせから構
成され、かつフローティングゲート４からフローティン
グゲート６が立上がった分だけ深い凹形状をなす溝とし
て構築される。
性ドライエッチングを用いてシリコン酸化膜１５が露出
するまで、ポリシリコン膜６をエッチバックすることに
より、シリコン酸化膜１５の凹部側壁にポリシリコン６
のサイドウォールを形成し、このサイドウォールをフロ
ーティングゲート６として用いる。したがって、本発明
の実施形態２では、フローティングゲート４の両端から
フローティングゲート６が立上がり、浮遊ゲート電極
は、フローティングゲート４と６との組み合わせから構
成され、かつフローティングゲート４からフローティン
グゲート６が立上がった分だけ深い凹形状をなす溝とし
て構築される。
【００３７】次に図３（ｈ）に示すように、シリコン酸
化膜１５をウェットエッチングによって除去する。
化膜１５をウェットエッチングによって除去する。
【００３８】次に図３（ｉ）に示すように、基板全面に
第２のゲート電極であるＯＮＯ膜７を形成し、さらに、
基板全面に制御ゲート電極用ポリシリコン膜（コントロ
ールゲート）８を堆積し、図３（ｊ）に示すように、フ
ォトリソグラフィ技術とドライエッチングによって、ス
トライプ状のフローティングゲート４，６と直交するス
トライプ状のパターンにポリシリコン膜８をエッチング
加工し、ポリシリコン膜からなるコントロールゲート８
を形成する。この場合、第１のゲート絶縁膜３が露出す
るまで、コントロールゲート（制御ゲート電極）８、第
２のゲート絶縁膜７、フローティングゲート（浮遊ゲー
ト電極）４，６をエッチング加工する。コントロールゲ
ート（制御ゲート電極）８は、ワード線に該当する制御
ゲート電極パターンとなる。
第２のゲート電極であるＯＮＯ膜７を形成し、さらに、
基板全面に制御ゲート電極用ポリシリコン膜（コントロ
ールゲート）８を堆積し、図３（ｊ）に示すように、フ
ォトリソグラフィ技術とドライエッチングによって、ス
トライプ状のフローティングゲート４，６と直交するス
トライプ状のパターンにポリシリコン膜８をエッチング
加工し、ポリシリコン膜からなるコントロールゲート８
を形成する。この場合、第１のゲート絶縁膜３が露出す
るまで、コントロールゲート（制御ゲート電極）８、第
２のゲート絶縁膜７、フローティングゲート（浮遊ゲー
ト電極）４，６をエッチング加工する。コントロールゲ
ート（制御ゲート電極）８は、ワード線に該当する制御
ゲート電極パターンとなる。
【００３９】最後に、コントロールゲート（制御ゲート
電極）８をマスクにして、砒素のイオン注入を行い、ソ
ース１１・ドレイン拡散層１２を形成する。
電極）８をマスクにして、砒素のイオン注入を行い、ソ
ース１１・ドレイン拡散層１２を形成する。
【００４０】（実施形態３）図４（ａ）〜（ｉ）は、本
発明の実施形態３に係るスタックゲート型半導体不揮発
性記憶装置（スタックゲート型メモリセル）の製造方法
を工程順に示す断面図、図４（ｊ）は、ソース・ドレイ
ン方向における断面図である。素子分離はＬＯＣＯＳ分
離法に限られるものではなく、リセスＬＯＣＯＳや、Ｓ
ＴＩにおいても適用可能である。また、フローティング
ゲートの形状は、素子分離領域まで伸延している形状に
限られたものではなく、素子分離領域とオーバーラップ
していない実施形態について図４を用いて説明する。
発明の実施形態３に係るスタックゲート型半導体不揮発
性記憶装置（スタックゲート型メモリセル）の製造方法
を工程順に示す断面図、図４（ｊ）は、ソース・ドレイ
ン方向における断面図である。素子分離はＬＯＣＯＳ分
離法に限られるものではなく、リセスＬＯＣＯＳや、Ｓ
ＴＩにおいても適用可能である。また、フローティング
ゲートの形状は、素子分離領域まで伸延している形状に
限られたものではなく、素子分離領域とオーバーラップ
していない実施形態について図４を用いて説明する。
【００４１】まず、図４（ａ）に示すように、ＬＯＣＯ
Ｓ分離法でフィールド絶縁膜２を形成したシリコン基板
１上の素子領域に、膜厚８０Åの第１のゲート絶縁膜３
を熱酸化法により形成する。その後、浮遊ゲート電極用
の膜厚３０００Åのポリシリコン膜（フローティングゲ
ート）４をＣＶＤ法で形成する。
Ｓ分離法でフィールド絶縁膜２を形成したシリコン基板
１上の素子領域に、膜厚８０Åの第１のゲート絶縁膜３
を熱酸化法により形成する。その後、浮遊ゲート電極用
の膜厚３０００Åのポリシリコン膜（フローティングゲ
ート）４をＣＶＤ法で形成する。
【００４２】次に図４（ｂ）に示すように、ポリシリコ
ン膜４をフォトリソグラフィ技術とドライエッチング技
術によりストライプ状に加工し、ポリシリコン膜からな
るフローティングゲート４を形成する。フローティング
ゲート（浮遊ゲート電極）４をマスクにして、砒素のイ
オン注入を行い、ソース９・ドレイン拡散層１０を形成
する（図４（ｉ）参照）。
ン膜４をフォトリソグラフィ技術とドライエッチング技
術によりストライプ状に加工し、ポリシリコン膜からな
るフローティングゲート４を形成する。フローティング
ゲート（浮遊ゲート電極）４をマスクにして、砒素のイ
オン注入を行い、ソース９・ドレイン拡散層１０を形成
する（図４（ｉ）参照）。
【００４３】次に図４（ｃ）に示すように、基板全面に
埋込膜用の膜厚４０００Åのシリコン窒化膜５をＣＶＤ
法で形成し、図４（ｄ）に示すように、ポリシリコン膜
４が露出するまで、ＣＭＰによって平坦に研磨する。
埋込膜用の膜厚４０００Åのシリコン窒化膜５をＣＶＤ
法で形成し、図４（ｄ）に示すように、ポリシリコン膜
４が露出するまで、ＣＭＰによって平坦に研磨する。
【００４４】その後、図４（ｅ）に示すように、浮遊ゲ
ート電極用ポリシリコン膜４を、その膜厚が１５００Å
になるまでドライエッチング技術によって掘り下げる。
ート電極用ポリシリコン膜４を、その膜厚が１５００Å
になるまでドライエッチング技術によって掘り下げる。
【００４５】次に図４（ｆ）に示すように、基板全面に
膜厚１５００Åのポリシリコン膜（フローティングゲー
ト）６をＣＶＤ法によって形成する。
膜厚１５００Åのポリシリコン膜（フローティングゲー
ト）６をＣＶＤ法によって形成する。
【００４６】引き続いて図４（ｇ）に示すように、異方
性ドライエッチングを用いてシリコン窒化膜５が露出す
るまで、ポリシリコン膜６をエッチバックすることによ
り、シリコン窒化膜５の凹部側壁にポリシリコン６のサ
イドウォールを形成し、このサイドウォールをフローテ
ィングゲート６として用いる。したがって、本発明の実
施形態３では、フローティングゲート４の両端からフロ
ーティングゲート６が立上がり、浮遊ゲート電極は、フ
ローティングゲート４と６との組み合わせから構成さ
れ、かつフローティングゲート４からフローティングゲ
ート６が立上がった分だけ深い凹形状をなす溝として構
築される。
性ドライエッチングを用いてシリコン窒化膜５が露出す
るまで、ポリシリコン膜６をエッチバックすることによ
り、シリコン窒化膜５の凹部側壁にポリシリコン６のサ
イドウォールを形成し、このサイドウォールをフローテ
ィングゲート６として用いる。したがって、本発明の実
施形態３では、フローティングゲート４の両端からフロ
ーティングゲート６が立上がり、浮遊ゲート電極は、フ
ローティングゲート４と６との組み合わせから構成さ
れ、かつフローティングゲート４からフローティングゲ
ート６が立上がった分だけ深い凹形状をなす溝として構
築される。
【００４７】次に図４（ｈ）に示すように、シリコン窒
化膜５をウェットエッチングによって除去する。
化膜５をウェットエッチングによって除去する。
【００４８】次に図４（ｉ）に示すように、基板全面に
第２のゲート電極であるＯＮＯ膜７を形成し、さらに、
基板全面に制御ゲート電極用ポリシリコン膜（コントロ
ールゲート）８を堆積し、図４（ｊ）に示すように、フ
ォトリソグラフィ技術とドライエッチングによって、ス
トライプ状のフローティングゲート４，６と直交するス
トライプ状のパターンにポリシリコン膜８をエッチング
加工し、ポリシリコン膜からなるコントロールゲート８
を形成する。この場合、第１のゲート絶縁膜３が露出す
るまで、コントロールゲート（制御ゲート電極）８、第
２のゲート絶縁膜７、フローティングゲート（浮遊ゲー
ト電極）４，６をエッチング加工する。コントロールゲ
ート（制御ゲート電極）８は、ワード線に該当する制御
ゲート電極パターンとなる。
第２のゲート電極であるＯＮＯ膜７を形成し、さらに、
基板全面に制御ゲート電極用ポリシリコン膜（コントロ
ールゲート）８を堆積し、図４（ｊ）に示すように、フ
ォトリソグラフィ技術とドライエッチングによって、ス
トライプ状のフローティングゲート４，６と直交するス
トライプ状のパターンにポリシリコン膜８をエッチング
加工し、ポリシリコン膜からなるコントロールゲート８
を形成する。この場合、第１のゲート絶縁膜３が露出す
るまで、コントロールゲート（制御ゲート電極）８、第
２のゲート絶縁膜７、フローティングゲート（浮遊ゲー
ト電極）４，６をエッチング加工する。コントロールゲ
ート（制御ゲート電極）８は、ワード線に該当する制御
ゲート電極パターンとなる。
【００４９】上述した実施形態では、フィールド絶縁膜
上にフローティングゲート（浮遊ゲート）を延長配置さ
せ、フローティングゲート４，６とコントロールゲート
（制御ゲート電極）８間の容量接合を増大させていた
が、本発明の実施形態３のようにフィールド幅よりも狭
い幅をもつフローティングゲート（浮遊ゲート電極）で
も、充分に前記容量接合を増大させることができ、その
結果、セル面積を縮小することが可能となる。
上にフローティングゲート（浮遊ゲート）を延長配置さ
せ、フローティングゲート４，６とコントロールゲート
（制御ゲート電極）８間の容量接合を増大させていた
が、本発明の実施形態３のようにフィールド幅よりも狭
い幅をもつフローティングゲート（浮遊ゲート電極）で
も、充分に前記容量接合を増大させることができ、その
結果、セル面積を縮小することが可能となる。
【００５０】（実施形態４）図５（ａ）〜（ｉ）は、本
発明の実施形態３に係るスタックゲート型半導体不揮発
性記憶装置（スタックゲート型メモリセル）の製造方法
を工程順に示す断面図、図５（ｊ）は、ソース・ドレイ
ン方向における断面図である。ソース・ドレイン拡散層
はコントロールゲートの伸長方向に対し、直交方向の配
置に限られたものではなく、平行方向に配置させた実施
形態について図５を用いて説明する。
発明の実施形態３に係るスタックゲート型半導体不揮発
性記憶装置（スタックゲート型メモリセル）の製造方法
を工程順に示す断面図、図５（ｊ）は、ソース・ドレイ
ン方向における断面図である。ソース・ドレイン拡散層
はコントロールゲートの伸長方向に対し、直交方向の配
置に限られたものではなく、平行方向に配置させた実施
形態について図５を用いて説明する。
【００５１】まず、図５（ａ）に示すように、ＬＯＣＯ
Ｓ分離法でフィールド絶縁膜２を形成したシリコン基板
１上の素子領域に、膜厚８０Åの第１のゲート絶縁膜３
を熱酸化法により形成する。その後、基板全面に浮遊ゲ
ート電極用の膜厚３０００Åのポリシリコン膜（フロー
ティングゲート）４をＣＶＤ法で形成する。
Ｓ分離法でフィールド絶縁膜２を形成したシリコン基板
１上の素子領域に、膜厚８０Åの第１のゲート絶縁膜３
を熱酸化法により形成する。その後、基板全面に浮遊ゲ
ート電極用の膜厚３０００Åのポリシリコン膜（フロー
ティングゲート）４をＣＶＤ法で形成する。
【００５２】次に図５（ｂ）に示すように、ポリシリコ
ン膜４をフォトリソグラフィ技術とドライエッチング技
術によりストライプ状に加工し、ポリシリコン膜からな
るフローティングゲート４を形成する。このフローティ
ングゲート（浮遊ゲート電極）４をマスクにして、砒素
のイオン注入を行い、ソース１１・ドレイン拡散層１２
を形成する。
ン膜４をフォトリソグラフィ技術とドライエッチング技
術によりストライプ状に加工し、ポリシリコン膜からな
るフローティングゲート４を形成する。このフローティ
ングゲート（浮遊ゲート電極）４をマスクにして、砒素
のイオン注入を行い、ソース１１・ドレイン拡散層１２
を形成する。
【００５３】次に図５（ｃ）に示すように、基板全面に
埋込膜用の膜厚４０００Åのシリコン窒化膜５をＣＶＤ
法で形成し、図５（ｄ）に示すように、ポリシリコン膜
４が露出するまで、ＣＭＰによって平坦に研磨する。
埋込膜用の膜厚４０００Åのシリコン窒化膜５をＣＶＤ
法で形成し、図５（ｄ）に示すように、ポリシリコン膜
４が露出するまで、ＣＭＰによって平坦に研磨する。
【００５４】その後、図５（ｅ）に示すように、浮遊ゲ
ート電極用ポリシリコン膜４を、その膜厚が１５００Å
になるまでドライエッチング技術によって掘り下げる。
ート電極用ポリシリコン膜４を、その膜厚が１５００Å
になるまでドライエッチング技術によって掘り下げる。
【００５５】次に図５（ｆ）に示すように、基板全面に
膜厚１５００Åのポリシリコン膜（フローティングゲー
ト）６をＣＶＤ法によって形成する。
膜厚１５００Åのポリシリコン膜（フローティングゲー
ト）６をＣＶＤ法によって形成する。
【００５６】引き続いて図５（ｇ）に示すように、異方
性ドライエッチングを用いてシリコン窒化膜５が露出す
るまで、ポリシリコン膜６をエッチバックすることによ
り、シリコン窒化膜５の凹部側壁にポリシリコン６のサ
イドウォールを形成し、このサイドウォールをフローテ
ィングゲート６として用いる。したがって、本発明の実
施形態３では、フローティングゲート４の両端からフロ
ーティングゲート６が立上がり、浮遊ゲート電極は、フ
ローティングゲート４と６との組み合わせから構成さ
れ、かつフローティングゲート４からフローティングゲ
ート６が立上がった分だけ深い凹形状をなす溝として構
築される。
性ドライエッチングを用いてシリコン窒化膜５が露出す
るまで、ポリシリコン膜６をエッチバックすることによ
り、シリコン窒化膜５の凹部側壁にポリシリコン６のサ
イドウォールを形成し、このサイドウォールをフローテ
ィングゲート６として用いる。したがって、本発明の実
施形態３では、フローティングゲート４の両端からフロ
ーティングゲート６が立上がり、浮遊ゲート電極は、フ
ローティングゲート４と６との組み合わせから構成さ
れ、かつフローティングゲート４からフローティングゲ
ート６が立上がった分だけ深い凹形状をなす溝として構
築される。
【００５７】次に図５（ｈ）に示すように、シリコン窒
化膜５をウェットエッチングによって除去する。
化膜５をウェットエッチングによって除去する。
【００５８】次に図５（ｉ）に示すように、基板全面に
第２のゲート電極であるＯＮＯ膜７を形成し、さらに、
基板全面に制御ゲート電極用ポリシリコン膜（コントロ
ールゲート）８を堆積し、図５（ｊ）に示すように、フ
ォトリソグラフィ技術とドライエッチングによって、ス
トライプ状のフローティングゲート４，６と直交するス
トライプ状のパターンにポリシリコン膜８をエッチング
加工し、ポリシリコン膜からなるコントロールゲート８
を形成する。この場合、第１のゲート絶縁膜３が露出す
るまで、コントロールゲート（制御ゲート電極）８、第
２のゲート絶縁膜７、フローティングゲート（浮遊ゲー
ト電極）４，６をエッチング加工する。コントロールゲ
ート（制御ゲート電極）８は、ワード線に該当する制御
ゲート電極パターンとなる。
第２のゲート電極であるＯＮＯ膜７を形成し、さらに、
基板全面に制御ゲート電極用ポリシリコン膜（コントロ
ールゲート）８を堆積し、図５（ｊ）に示すように、フ
ォトリソグラフィ技術とドライエッチングによって、ス
トライプ状のフローティングゲート４，６と直交するス
トライプ状のパターンにポリシリコン膜８をエッチング
加工し、ポリシリコン膜からなるコントロールゲート８
を形成する。この場合、第１のゲート絶縁膜３が露出す
るまで、コントロールゲート（制御ゲート電極）８、第
２のゲート絶縁膜７、フローティングゲート（浮遊ゲー
ト電極）４，６をエッチング加工する。コントロールゲ
ート（制御ゲート電極）８は、ワード線に該当する制御
ゲート電極パターンとなる。
【００５９】
【発明の効果】以上説明したように本発明によれば、自
己整合的にフローティングゲート（浮遊ゲート）の形状
を深い凹形状に形成することができ、セル面積を変化さ
せることなく、スタックゲート型メモリセルのフローテ
ィングゲートとコントロールゲート間の容量を大きくす
ることができ、その結果、高速・低消費電力動作を実現
することができる。
己整合的にフローティングゲート（浮遊ゲート）の形状
を深い凹形状に形成することができ、セル面積を変化さ
せることなく、スタックゲート型メモリセルのフローテ
ィングゲートとコントロールゲート間の容量を大きくす
ることができ、その結果、高速・低消費電力動作を実現
することができる。
【図１】本発明の実施形態１に係るスタックゲート型半
導体不揮発性記憶装置（スタックゲート型メモリセル）
を示す図であって、図１（ａ）は、図１（ｃ）のＡ−
Ａ’線断面図、図１（ｂ）は、図１（ｃ）のＢ−Ｂ’線
断面図、図１（ｃ）は平面図である。
導体不揮発性記憶装置（スタックゲート型メモリセル）
を示す図であって、図１（ａ）は、図１（ｃ）のＡ−
Ａ’線断面図、図１（ｂ）は、図１（ｃ）のＢ−Ｂ’線
断面図、図１（ｃ）は平面図である。
【図２】図２（ａ）〜（ｉ）は、本発明の実施形態１に
係るスタックゲート型半導体不揮発性記憶装置（スタッ
クゲート型メモリセル）の製造方法を工程順に示す断面
図、図２（ｊ）は、ソース・ドレイン方向における断面
図である。
係るスタックゲート型半導体不揮発性記憶装置（スタッ
クゲート型メモリセル）の製造方法を工程順に示す断面
図、図２（ｊ）は、ソース・ドレイン方向における断面
図である。
【図３】図３（ａ）〜（ｉ）は、本発明の実施形態２に
係るスタックゲート型半導体不揮発性記憶装置（スタッ
クゲート型メモリセル）の製造方法を工程順に示す断面
図、図３（ｊ）は、ソース・ドレイン方向における断面
図である。
係るスタックゲート型半導体不揮発性記憶装置（スタッ
クゲート型メモリセル）の製造方法を工程順に示す断面
図、図３（ｊ）は、ソース・ドレイン方向における断面
図である。
【図４】図４（ａ）〜（ｉ）は、本発明の実施形態３に
係るスタックゲート型半導体不揮発性記憶装置（スタッ
クゲート型メモリセル）の製造方法を工程順に示す断面
図、図４（ｊ）は、ソース・ドレイン方向における断面
図である。
係るスタックゲート型半導体不揮発性記憶装置（スタッ
クゲート型メモリセル）の製造方法を工程順に示す断面
図、図４（ｊ）は、ソース・ドレイン方向における断面
図である。
【図５】図５（ａ）〜（ｉ）は、本発明の実施形態４に
係るスタックゲート型半導体不揮発性記憶装置（スタッ
クゲート型メモリセル）の製造方法を工程順に示す断面
図、図５（ｊ）は、ソース・ドレイン方向における断面
図である。
係るスタックゲート型半導体不揮発性記憶装置（スタッ
クゲート型メモリセル）の製造方法を工程順に示す断面
図、図５（ｊ）は、ソース・ドレイン方向における断面
図である。
【図６】（ａ）は従来例の構成を示す平面図、（ｂ）は
（ａ）のＢ−Ｂ’線断面図である。
（ａ）のＢ−Ｂ’線断面図である。
【図７】一般な構成を示す断面図である。
１ シリコン基板 ２ フィールド絶縁膜 ３ 第１のゲート絶縁膜 ４，６ フローティングゲート ５，１５ 埋込絶縁膜 ７ 層間絶縁膜 ８ コントロールゲート ９，１１ ソース拡散層 １０，１２ ドレイン拡散層 １３ ＣＭＰストッパー用シリコン酸化膜 １４ ＣＭＰストッパー用シリコン窒化膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (3)
- 【請求項１】 第１のゲート絶縁膜を介して半導体基板
上に形成したフローティングゲートと、前記フローティ
ングゲートと第２のゲート絶縁膜を介して容量接合する
コントロールゲートとからなるスタックゲート型半導体
不揮発性記憶装置の製造方法であって、 第１のフローティングゲートを形成する工程と、 前記第１のフローティングゲートを覆うように半導体基
板全面に堆積した埋込絶縁膜を所定の厚さまで研磨する
工程と、自己整合を用いた エッチングにより前記埋込絶縁膜と前
記第１のフローティングゲートから成る凹型空間を形成
する工程と、 基板全面に第２の非晶質シリコン膜、多結晶シリコン膜
もしくはその組み合わせた膜を堆積する工程と、 ドライエッチングにてエッチバックして前記凹型空間の
側面に前記膜より成るサイドウォールを形成する工程と
を有することを特徴とする不揮発性記憶装置の製造方
法。 - 【請求項２】 前記所定の厚さは、第１のフローティン
グゲート上に、前記埋込絶縁膜の下の膜が露出するまで
の厚さであることを特徴とする請求項１に記載の不揮発
性記憶装置の製造方法。 - 【請求項３】 前記凹形状のフローティングゲートの側
壁を平面状のフローティングゲートの上面に形成し、前
記凹形状のフローティングゲートの側壁内側表面の形状
を凹空間に向けて膨らんだ弧を描ぐ形状に形成すること
を特徴とする請求項１に記載の不揮発性記憶装置の製造
方法。
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