JPH1022482A

JPH1022482A - 不揮発性半導体記憶装置及びその製造方法

Info

Publication number: JPH1022482A
Application number: JP8180423A
Authority: JP
Inventors: Makoto Tanaka; 田中　　誠
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1996-04-30
Filing date: 1996-07-10
Publication date: 1998-01-23

Abstract

(57)【要約】【課題】この発明は、ソース、ドレイン間のチャネル
領域が２つの領域からなる構造・方式のフラッシュメモ
リセルアレイを、素子分離用のフィールド酸化膜を設け
ずに形成し、面積の縮小を図ることを目的とする。【解決手段】基板１に形成されたソース領域２、ドレ
イン領域３間のチャネル領域Ｌが２つの領域Ｌ１，Ｌ２
で構成している。基板１上にトンネル酸化膜２３を介し
て浮遊ゲート電極２４が、この上を絶縁膜２５を介して
ライン状の制御ゲート電極２６が形成されている。浮遊
ゲート電極２４と制御ゲート電極２６の積層部分２４ａ
の上方及び側面を絶縁膜２７、２７ｂを介して制御ゲー
ト電極２６に対して垂直方向にライン状の選択ゲート電
極２８が形成されている。そして、浮遊ゲート電極２４
用のポリシリコンをマスクとして、セルフアラインにて
素子分離用の不純物が基板１表面に導入されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、浮遊ゲート電極
を有し、電気的に書き換え及び消去可能な不揮発性半導
体不揮発性記憶装置及びその製造方法に関する。

【０００２】

【従来の技術】電気的に書き換え及び消去可能な不揮発
性半導体記憶装置（以下、ＥＥＰＲＯＭという。）の中
でフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリと
いう。）が、近年注目されている。

【０００３】従来のＥＥＰＲＯＭは一般に単ビット消去
を基本にしているのに対し、フラッシュメモリはブロッ
ク単位での消去を前提としている。このため、フラッシ
ュメモリは、従来のＥＥＰＲＯＭに比べると比較的使い
にくい装置であるが、１ビットの単素子化やブロック消
去等の採用により、ＤＲＡＭ（ダイナミック・ランダム
・アクセス・メモリ）に匹敵或いはそれ以上の集積度が
期待できる次世代のメモリ（ＲＯＭ）として注目されて
おり、その市場の大きさは計り知れない。

【０００４】フラッシュメモリに関して、これまでに種
々の構造、方式が提案されている。この中の１つとし
て、米国特許第５，２８０，４４６号に提案されている
構造、方式がある。

【０００５】図１８ないし図２０にこの方式のフラッシ
ュメモリを示す。図１８は平面図、図１９は図１８のＳ
−Ｓ’線断面図、図２０は図１８のＣ−Ｃ’線断面図で
ある。

【０００６】この方式におけるメモリセル構造は図１８
ないし図２０に示すように、基板１またはウェルに形成
されたソース領域２、ドレイン領域３間のチャネル領域
Ｌが２つの領域Ｌ１，Ｌ２で構成されており、ソースサ
イドのチャネル領域Ｌ２上には、ゲート絶縁膜２０を介
して選択ゲート電極２８が形成され、ドレインサイドの
チャネル領域Ｌ１上にはゲート絶縁膜２３を介して浮遊
ゲート電極２４が形成されている。

【０００７】各メモリセルは、基板１に設けられた素子
分離用のフィールド酸化膜（ＬＯＣＯＳ）１５により分
離されている。そして、浮遊ゲート電極２４上には、浮
遊ゲート電極２４上をインターポリ絶縁膜２５を介して
チャネル幅（Ｗ）方向に這うライン状の制御ゲート電極
２６が形成されている。前述した選択ゲート電極２８
は、この浮遊ゲート電極２４と制御ゲート電極２６の積
層部分２４ａ（以下、この領域をスタックゲート領域と
いう。）及び基板上の領域１９（以下、この領域を選択
ゲート領域という。）を、それぞれの絶縁膜を介してラ
イン状に配置されている。ソース領域２及びドレイン領
域３は、制御ゲート電極２６に対して平行に配される基
板拡散層で構成され、ソース領域２は制御ゲート電極２
６に対してオフセットして配される。そして、前述した
ようにソース領域２、ドレイン領域３間のチャネル領域
Ｌが選択ゲート領域１９とスタックゲート領域２４ａの
２つの領域Ｌ１，Ｌ２で構成されることになる。尚、図
中３０は、コンタクトホールを示す。

【０００８】このような構造をとることにより、スタッ
クゲート領域２４ａ（浮遊ゲート電極２４のある領域）
と選択ゲート領域１９に挟まれる基板チャネル部分から
浮遊ゲート電極２４へのチャネルホットエレクトロン注
入、いわゆるＳＳＩ（ＳｏｒｃｅＳｉｄｅＩｎｊｅ
ｃｔｉｏｎ）が可能になっており、高い電子注入効率を
実現している。

【０００９】また、制御ゲート電極２６と選択ゲート電
極２８から素子をマトリクス選択することができるた
め、拡散層（ソース或いはドレイン）を介して隣り合う
メモリ素子同士で、ソース及びドレインの共有が可能で
あり面積の低減（集積度向上）も実現している。

【００１０】

【発明が解決しようとする課題】しかしながら、上述し
た構造のものにおいては、素子分離のためフィールド酸
化膜１５を形成しており、上記３つの電極やコンタクト
ホールを形成する際のアラインメントマージンｘ１〜ｘ
６、Ｙ１〜Ｙ２が微細化を図る上での１つの障害になっ
ている。

【００１１】この発明は、上述した従来の問題点に鑑
み、ソース領域２、ドレイン領域３間のチャネル領域Ｌ
が２つの領域Ｌ１，Ｌ２からなる構造・方式のフラッシ
ュメモリセルアレイを、素子分離用のフィールド酸化膜
（ＬＯＣＯＳ）を設けずに形成し、面積の縮小を図るこ
とを目的とする。具体的には、図１８中のｘ４、ｘ６、
Ｙ１、Ｙ２なるアライメントマージンの削除を図り、ま
た、その際に付随して発生する問題を解決することをそ
の目的とする。

【００１２】

【課題を解決するための手段】この発明の不揮発性半導
体記憶装置は、一対の基板拡散領域の間に２つのチャネ
ル領域を有し、一方の拡散領域側のチャネル領域はトン
ネル酸化膜を介して浮遊ゲート電極下に形成され、他方
の拡散領域側のチャネル領域は基板ゲート酸化膜を介し
て選択ゲート電極下に形成され、前記浮遊ゲート電極を
インターポリ絶縁膜を介して覆うようにして制御ゲート
電極がライン状に形成され、前記選択ゲート電極は前記
浮遊ゲート電極と前記制御ゲート電極の積層部分の上方
及び側面を絶縁膜を介して這い且つ、基板ゲート酸化膜
を介して基板上の一部を這い上記制御ゲート電極に対し
て垂直方向に配されるライン状に形成され、前記基板拡
散領域は前記制御ゲート電極に対して平行方向に且つ交
互に配されるライン状のソース及びドレイン領域となる
ように設けられた不揮発性半導体記憶装置であって、前
記浮遊ゲート電極間に、浮遊ゲート電極をマスクとして
基板と同じ導電型の不純物を自己整合的に導入した分離
領域が形成されていることを特徴とする。

【００１３】また、この発明の第１の不揮発性半導体記
憶装置の製造方法は、シリコン基板上にトンネル酸化膜
を介して形成される浮遊ゲート電極と、前記浮遊ゲート
電極をインターポリ絶縁膜を介して覆うライン状の制御
ゲート電極と、前記浮遊ゲート電極と前記制御ゲート電
極の積層部分の上方及び側面を絶縁膜を介して這い且
つ、基板ゲート酸化膜を介して基板上の一部を這い、上
記制御ゲート電極に対して垂直方向に配されるライン状
の選択ゲート電極と、上記制御ゲート電極に対して平行
方向に且つ、交互に配されるライン状の基板拡散領域と
を有し、基板拡散領域の一方が、前記制御ゲート電極あ
るいは前記浮遊ゲート電極と前記制御ゲート電極の積層
部分に対してオフセットして配され、前記制御ゲート電
極と選択ゲート電極により各記憶素子領域のマトリクス
選択を行う不揮発性半導体記憶装置の製造方法であっ
て、前記浮遊ゲート電極及び制御ゲート電極を形成する
過程において、前記浮遊ゲート電極用のポリシリコン層
をストライプ状に開口し、その部分に基板と同じ導電型
の不純物を導入し、自己整合的に素子分離を形成するこ
とを特徴とする。

【００１４】さらに、この発明の製造方法は、前記ポリ
シリコン層を開口する部分が、前記浮遊ゲート電極と前
記制御ゲート電極の積層部分及び基板拡散領域がオフセ
ットされる部分で構成される各記憶素子領域間に挟まれ
る方形状の領域のみであることを特徴とする。

【００１５】上記した方法により、素子分離用のフィー
ルド酸化膜（ＬＯＣＯＳ）を無くすことができ、フィー
ルド酸化膜によるアライメントマージン（図１８中のＹ
１，Ｙ２等）が不要になるとともに、フィールド酸化膜
の削除による段差の軽減により、装置の高集積化と製造
工程の簡略化が図れる。

【００１６】また、この発明の第２の不揮発性半導体記
憶装置の製造方法は、シリコン基板上にトンネル酸化膜
を介して形成される浮遊ゲート電極と、前記浮遊ゲート
電極をインターポリ絶縁膜を介して覆うライン状の制御
ゲート電極と、前記浮遊ゲート電極と前記制御ゲート電
極の積層部分の上方及び側面を絶縁膜を介して這い且
つ、基板ゲート酸化膜を介して基板上の一部を這い、上
記制御ゲート電極に対して垂直方向に配されるライン状
の選択ゲート電極と、上記制御ゲート電極に対して平行
方向に且つ、交互に配されるライン状の基板拡散領域と
を有し、基板拡散領域の一方が、前記制御ゲート電極あ
るいは前記浮遊ゲート電極と前記制御ゲート電極の積層
部分に対してオフセットして配され、前記制御ゲート電
極と選択ゲート電極により各記憶素子領域のマトリクス
選択を行う不揮発性半導体記憶装置の製造方法であっ
て、酸化膜及び／又は窒化膜の単層膜あるいはこれらの
積層膜を形成する工程と、前記単層膜あるいは積層膜を
等方的にエッチバックする工程とを用いて、前記浮遊ゲ
ート電極と前記制御ゲート電極の積層部分を含む制御ゲ
ート電極を形成するドライエッチング工程において、基
板掘れの生じた領域に、絶縁体を埋め込むことを特徴と
する。

【００１７】さらに、上記の第２の製造方法において、
前記浮遊ゲート電極と前記制御ゲート電極の積層部分を
含む制御ゲート電極を形成するためのドライエッチング
工程後に、薄い酸化膜からなる第１の絶縁膜を形成する
工程と、上記ドライエッチング工程において基板掘れの
生じた領域の幅あるいは長さの１／２以上の膜厚を有す
る窒化膜からなる第２の絶縁膜を形成する工程と、前記
第１の絶縁膜をエッチングストッパーとして前記第２の
絶縁膜を等方的にエッチバックする工程を備え、前記基
板掘れが生じた領域に絶縁体を埋め込むこと特徴とす
る。

【００１８】さらに、上記の第２の製造方法において、
前記浮遊ゲート電極と前記制御ゲート電極の積層部分を
含む制御ゲート電極を形成するためのドライエッチング
工程後に、薄い酸化膜からなる第１の絶縁膜を形成する
工程と、薄い窒化膜からなる第３の絶縁膜を形成する工
程と、上記基板掘れが生じた領域の幅あるいは長さの１
／２以上の膜厚を有する酸化膜からなる第４の絶縁膜を
形成する工程と、前記第３の絶縁膜をエッチングストッ
パーとして前記絶縁膜を等方的にエッチバックする工程
を備え、前記基板掘れが生じた領域に絶縁体を埋め込む
こと特徴とする。

【００１９】また、上記各製造方法において、前記浮遊
ゲート電極と前記制御ゲート電極の積層部分を含む制御
ゲート電極を形成するドライエッチング工程において、
エッチング形状にテーパをつけることを特徴とする。

【００２０】上記方法によれば、アライメントマージン
が削除できると共に、基板掘れする素子分離領域に絶縁
体を埋め込むことにより、素子分離不良の回避、段差の
低減が図られる。さらに、写真工程において微細化にも
大きく寄与する。また、選択ゲート電極間のショート回
避、コンタクトホール形成のマージンの削除が可能にな
り、製造工程の安定化、装置の電気的特性の安定化が図
れる。

【００２１】また、上記第２の製造方法において、酸化
膜及び／又は窒化膜の単層膜あるいはこれら積層膜を形
成する工程と、前記単層膜あるいはこれらの積層膜を異
方性ドライエッチング及び等方性エッチングによりエッ
チバックする工程を行うことにより、制御ゲート電極側
面にサイドウォールを形成することを特徴とする。

【００２２】また、上記第２の製造方法において、薄い
窒化膜からなる第５の絶縁膜を形成する工程と、酸化膜
からなる第６の絶縁膜を形成する工程と、前記第６の絶
縁膜、或いは前記第５の絶縁膜及び第６の絶縁膜を異方
性ドライエッチングにより順次エッチバックする工程
と、残りの絶縁膜をウェットエッチングする工程とを有
し、前記浮遊ゲート電極と前記制御ゲート電極の積層部
分を含む制御ゲート電極側面にサイドウォールを形成す
ることを特徴とする。

【００２３】また、上記第２の製造方法において、薄い
窒化膜からなる第７の絶縁膜７を形成する工程と、酸化
膜からなる第８の絶縁膜を形成する工程と、前記第８の
絶縁膜、或いは前記第８の絶縁膜及び第７の絶縁膜及び
第３の絶縁膜を異方性ドライエッチングにより順次エッ
チバックする工程と、残りの絶縁膜をウェットエッチン
グする工程とを有し、前記制御ゲート電極の積層部分を
含む制御ゲート電極側面にサイドウォールを形成するこ
とを特徴とする。

【００２４】上記製造方法によれば、制御ゲート電極側
面のサイドフォールを制御性よく形成でき、高効率のソ
ースサイドインジェクション（ＳＳＩ方式）を可能にす
る。

【００２５】

【発明の実施の形態】以下、この発明の実施の形態につ
き、図面を参照して説明する。この発明は、図１ないし
図３で示されるように、ソース領域２、ドレイン領域３
間のチャネル領域Ｌが２つの領域Ｌ１，Ｌ２からなる構
造・方式のフラッシュメモリセルアレイを、素子分離用
のフィールド酸化膜（ＬＯＣＯＳ）を設けずに形成する
ものである。なお、図１は平面図、図２は図１のＳ−
Ｓ’線断面図、図３は図１のＣ−Ｃ’線断面図である。

【００２６】この発明で得られるメモリ素子アレイは、
図１ないし図３で示されるように、シリコン基板１また
はウェルに形成されたソース領域２、ドレイン領域３間
のチャネル領域Ｌが２つの領域Ｌ１，Ｌ２で構成してい
る。基板１上にトンネル酸化膜２３を介して浮遊ゲート
電極２４が形成され、この浮遊ゲート電極２４上をＯＮ
Ｏ積層膜等で構成されるインターポリ絶縁膜２５を介し
てライン状の制御ゲート電極２６が形成されている。そ
して、浮遊ゲート電極２４と制御ゲート電極２６の積層
部分（スタックゲート領域）２４ａの上方及び側面を絶
縁膜２７、２７ｂを介して這い、且つ、基板１上の一部
を基板ゲート酸化膜２０を介して這い、上記制御ゲート
電極２６に対して垂直方向にライン状の選択ゲート電極
２８が形成されている。この制御ゲート電極２６に対し
て平行方向に且つ交互に配されるライン状の基板拡散領
域にてソース領域２及びドレイン領域３が構成される。

【００２７】この実施の形態では、ソース領域２が、制
御ゲート電極２６（或いはスタックゲート領域２４ａ）
に対してオフセット（以下、このオフセットされた部分
の図中１９で表す領域を選択ゲート領域とする）して設
けられており、ソース領域２、ドレイン領域３間のチャ
ネル領域Ｌが２つの領域Ｌ１，Ｌ２が形成される。

【００２８】上記のように、構成することで、制御ゲー
ト電極２６と選択ゲート電極２８により、各メモリセル
領域のマトリクス選択が可能となるように配置がなされ
ている。

【００２９】そして、この発明では、図１８に示す素子
分離用のフィールド酸化膜（ＬＯＣＯＳ）を形成するこ
となしでフラッシュメモリセルアレイを実現している。
この結果、ＬＯＣＯＳとメモリセルとのアライメントマ
ージンを不要にして、面積の縮小が図られている。

【００３０】ところで、図中の５６ａ（５６ｂ）は、こ
の発明で付随して発生する基板掘れする部分である。基
板の掘れが発生すると、素子分離特性が低下するので、
この発明では、この部分についても後述するように対策
を講じ、素子分離特性の低下の問題を解消している。

【００３１】以下、図４ないし図１７を参照して、この
発明を製造方法に従い説明する。通常、メモリセルの形
成と共に、それを駆動する回路或いはＳＲＡＭなどに用
いる周辺ＭＯＳトランジスタの形成も同時に行われる
が、ここでは説明を簡単にするため、周辺回路等の形成
についてはその説明を省略する。

【００３２】まず、公知適宜の方法を用いてウェル形成
等がなされたシリコン基板１上に、トンネル酸化膜２０
を形成し、浮遊ゲート電極２４用の第１のポリシリコン
層を形成する。

【００３３】次に、公知の写真製版技術（レジスト塗布
及び現像等）及びドライエッチング技術を用いて、上記
第１のポリシリコン層を選択的に除去し、図４または図
５に示すように開口する。ここで、図４は第１の実施の
形態の形状でパターニングした状態、図５は第２の実施
の形態の形状でパターニングした状態に対応するもので
ある。

【００３４】図中の２４ａは第１のポリシリコン層が残
留する部分であり、２４Ｒは第１のポリシリコン層が除
去され、開口される部分である。また、図中２及び３は
後述する工程で、ソース、ドレイン領域が形成される部
分、Ｗはチャネル幅、Ｌはチャネル長である。

【００３５】次に、第１のポリシリコン或いは、その上
部のレジストをマスクとして、イオン注入法によりセル
フアラインにて素子分離用の不純物を上記第１のポリシ
リコンの開口２４Ｒ部分の基板１表面に導入する。この
不純物は基板１（ウェル）と同じ導電型の不純物であ
り、例えば、Ｐ型ウェルの場合、Ｂ（ボロン）或いはＢ
Ｆ₂といったものである。

【００３６】続いて、上記浮遊ゲート電極２４となる第
１のポリシリコン層と下記で示す制御ゲート電極２６と
なる第２のポリシリコン層の間の絶縁を図るため、ＯＮ
Ｏ構造（酸化膜／窒化膜／酸化膜）等のインターポリ絶
縁膜２５を形成する。このＯＮＯ構造のインターポリ絶
縁膜２７の形成方法は多々あるが、例えば、ボトム酸化
膜用の酸化工程及び／又はＣＶＤ酸化膜形成工程と、層
間窒化膜用のＣＶＤ窒化膜形成工程と、トップ酸化膜用
の酸化工程及び／又はＣＶＤ酸化膜形成工程にて行われ
る。また、このインターポリ絶縁膜２５を形成する順序
は、素子分離用のイオン注入を行った後に限定するもの
ではない。例えば、素子分離用イオン注入の前であって
もよいし、ボトム酸化膜形成工程及び層間窒化膜形成工
程を第１のポリシリコン層の開口前に行うなどしてもよ
く、プロセスの容易さによって適宜定めればよい。

【００３７】次に、制御ゲート電極２６用の第２のポリ
シリコン層を形成し、この第２のポリシリコン層と下記
で示す選択ゲート電極２８となる第３のポリシリコン層
の間の絶縁を図るための絶縁膜２７を形成した後で、公
知の写真製版後術及びドライエッチング技術を用いて、
図６或いは図７に示すような浮遊ゲート電極２４並びに
制御ゲート電極２６及び絶縁膜２７を形成する。

【００３８】尚、図６は、図４に示すように第１のポリ
シリコン層をパターニングした後、図７は、図５に示す
ように第１のポリシリコン層をパターニングした後で第
２のポリシリコン層のパターニングまでのプロセスを行
った場合をそれぞれ示している。ここで、それぞれ図中
５６ａ及び５６ｂはエッチングにより基板掘れする部分
であり、図４及び図５で第１のポリシリコン層の開口さ
れている領域のうち制御ゲート電極２６の存在しない部
分に相当する。

【００３９】上記基板掘れする領域５６ａ及び５６ｂに
は、予め、基板と同じ導電型の素子分離用の不純物が導
入されているので、基板が掘れた場合にも素子分離特性
が低下することを防止できる。

【００４０】図６及び図７でわかるように、上記の工程
を用いることにより、素子分離のためのフィールド酸化
膜（ＬＯＣＯＳ）をなくすことで、従来の図１８で示し
たＹ１、Ｙ２のアラインメントマージンが不要になる。

【００４１】次に、図６及び図７に示すように写真製版
工程でマスクレジスト８０を形成し、ソース領域２が、
制御ゲート電極２６（或いはスタックゲート領域２４
ａ）に対してオフセットするように、イオン注入等によ
り基板拡散領域を形成してソース領域２、ドレイン領域
３が設けられる。このソース領域２、ドレイン領域３間
のチャネル領域Ｌに２つの領域Ｌ１，Ｌ２が形成され
る。

【００４２】その後、マスクレジスト８０除去した後、
酸化膜及び／又は窒化膜のＣＶＤ単層膜或いはＣＶＤ積
層膜の形成する工程と、そのＣＶＤ単層膜或いはＣＶＤ
積層膜をドライエッチバックする工程を行うことによ
り、浮遊ゲート電極２４がスタックされている部分を含
んで制御ゲート電極２６の側面にサイドウォール２７ｂ
を形成する。サイドウォール２７ｂを設けることによ
り、制御ゲート電極２６とその上に形成される選択ゲー
ト電極２８の絶縁が確実になるとともに、選択ゲート領
域１９と浮遊ゲート電極２４との間隙長（サイドウォー
ル厚）が制御性よく得られる。

【００４３】次に、上述のプロセスがなされた後に、第
３のポリシリコン層を積層し、公知の写真製版技術及び
ドライエッチング技術を用いて、選択ゲート電極２８を
形成する。そして、この選択ゲート２８上に絶縁膜２９
を設けた後、コンタクトホール３０を形成することによ
り、図１ないし図３に示すこの発明の不揮発性半導体記
憶装置が得られる。

【００４４】なお、コンタクトホールを形成する際にお
いて、コンタクトホールが基板掘れした部分５６ａ、５
６ｂに重なっても接合リーク等の問題が発生しないた
め、コンタクトホールへの不純物注入工程（一般にプラ
グ注入といわれる）を行わなくても、コンタクト形成に
おいて図中で示されているｘ４、ｘ６のアライメントマ
ージンを考慮する必要がない。

【００４５】ところで、上述した製造工程において、図
６及び図７に示すように写真製版工程でマスクレジスト
８０を形成した後、そのまま基板拡散領域を形成する
と、次工程以降の熱履歴を考慮した場合、特に、ドレイ
ン領域３側において、十分な素子分離がなされない可能
性がある。

【００４６】上記の例として、図７中のＡ−Ａ’線での
断面、すなわち素子分離領域の断面の様子を図８に示し
て説明する。図８で示されるように、図中５６ｂの部分
が、制御ゲート２６のドライエッチング時に基板掘れし
ていることにより、拡散層形成用の砒素（Ａｓ）または
燐（Ｐ）をイオン注入する時に、素子分離領域６６に若
干の不純物が注入される（図中の２ａ及び３ａ）。そし
て、次工程以降の熱履歴によってその拡散層の不純物が
横方向にも拡散する（図中２ｂ及び３ｂ）ために、素子
分離長が短くなり十分な素子分離がなされない。ここ
で、図中の６２は基板保護用の酸化膜であり、８０は写
真製版工程で得たマスクレジストである。

【００４７】この発明の第３の実施の形態は、上記基板
掘れした領域５６ａ、５６ｂに絶縁体を埋め込むことに
より、素子分離特性の劣化を解消するものである。

【００４８】図９、図１０は基板掘れが生じた領域５６
ａ、５６ｂに絶縁体を埋め込んだ場合の平面図を示す。
より具体的な方法として、まず、制御ゲート電極２６を
形成するためのドライエッチング工程後に、薄い酸化膜
からなる第１の絶縁膜を形成する工程と、基板掘れの生
じた領域５６ａ、５６ｂの幅あるいは長さの１／２以上
の膜厚を有する窒化膜からなる第２の絶縁膜を形成する
工程と、前記第１の絶縁膜をエッチングストッパーとし
て前記第２の絶縁膜を等方的にエッチバックする工程を
備え、基板掘れが生じた領域５６ａ、５６ｂに絶縁体を
埋め込む方法がある。

【００４９】また、別の方法として、制御ゲート電極２
６を形成するためのドライエッチング工程後に、薄い酸
化膜からなる第１の絶縁膜を形成する工程と、薄い窒化
膜からなる第３の絶縁膜を形成する工程と、基板掘れが
生じた領域５６ａ、５６ｂの幅あるいは長さの１／２以
上の膜厚を有する酸化膜からなる第４の絶縁膜を形成す
る工程と、前記第３の絶縁膜をエッチングストッパーと
して前記絶縁膜を等方的にエッチバックする工程を備
え、前記基板掘れが生じた領域５６ａ、５６ｂに絶縁体
を埋め込む方法がある。

【００５０】これを説明する例として図１１ないし図１
３を示す。図１１〜図１３は図１０のＡ−Ａ’線で示さ
れる部分の断面、すなわち素子分離領域の断面を示し上
記の第２の方法を説明するものである。

【００５１】まず、制御ゲート電極２６及び浮遊ゲート
電極２４用のドライエッチングが行われた後（図７参
照）、酸化工程、或いはＣＶＤ酸化膜形成工程、或いは
酸化膜及びＣＶＤ酸化膜成膜を組み合わせた工程によ
り、全表面に数ｎｍ〜数１０ｎｍ程度の薄い酸化膜６２
を形成し、次に、ＣＶＤ窒化膜形成工程により数ｎｍか
ら数１０ｎｍ程度の薄い窒化膜６３を形成する。

【００５２】次に、基板掘れした部分５６ｂの長さ、即
ち、図１１中のソース領域２が形成される側の基板掘れ
した部分５６ｂの長さ或いは幅の１／２以上の膜厚のＣ
ＶＤ酸化膜６４を形成する（図１１参照）。

【００５３】次に、窒化膜６３をエッチングストッパー
として、酸化膜６４を等方的にエッチバックすることに
より、基板掘れした部分５６ｂに絶縁膜が埋め込まれる
（図１２参照）。ここで、エッチバック工程はウェット
エッチングを行ってもよいし、等方性ドライエッチング
で行ってもよい。また、このエッチバック工程を異方性
ドライエッチングで行うことも可能である。その場合、
浮遊ゲート電極２４がスタックされている部分を含んで
制御ゲート電極２６の側面にサイドウォールが形成され
るので、それを考慮してデバイス設計、プロセス設計を
行う必要がある。

【００５４】上記した第１の方法に関しては、上記第２
の方法の説明で容易に類推されるので、あえて図示によ
る説明を省略する。第１の方法の方が絶縁膜の積層膜の
積層数が第２の方法のそれより少ない。しかしながら、
基板掘れした部分５６ｂへの埋め込みの大部分が窒化膜
であるため、膜ストレスが大きく、第２の方法のそれに
比べて電気的特性が若干劣る。

【００５５】基板掘れした領域５６ａ、５６ｂに絶縁体
を埋め込む方法は、素子分離特性の劣化を解消する目的
及び効果の他に、段差の低減や、後工程で行う選択ゲー
ト電極形成時のエッチングを容易にするなどの目的及び
効果がある。例えば、選択ゲート電極形成時のエッチン
グに関して、この埋め込みがない場合、選択ゲート電極
２６間のショート等の問題が発生することがある。

【００５６】ところで、図１１で示すように、基板掘れ
領域５６ａ、５６ｂに、埋め込む絶縁層中に間隙（”
す”）７６が発生する場合がある。このため、上記基板
掘れ領域５６ａ、５６ｂへの絶縁膜の埋め込みを良好に
するため、浮遊ゲート電極２４がスタックされている部
分を含んで制御ゲート電極２６の側面及び基板掘れの部
分５６ａ、５６ｂの側面にテーパをつける。このよう
に、エッチング形状にテーパをつけることにより、図１
３に示すように、この間隙７６を発生せずに、良好な絶
縁体の埋め込み状態が得られる。

【００５７】次に、公知の写真製版技術を用いて、マス
クレジスト８０を設け、拡散層形成用の砒素（Ａｓ）ま
たは燐（Ｐ）をイオン注入する。この時に、基板掘れし
た部分５６ｂには絶縁膜６４が埋め込まれているので、
素子分離領域６６には、不純物が注入されない。そし
て、次工程以降の熱履歴によって、その拡散層の不純物
が横方向にも拡散されるが、素子分離領域までは拡散さ
れずに、十分な素子分離が行える（図１３参照）。

【００５８】ここで、図４に示すように第１のポリシリ
コン層をパターニングした後、上記一連の工程を行った
場合には、図中５６ａの部分には絶縁体が埋め込まれて
いるため拡散層が形成できない。このため、一つの方法
として図９の図中８１で示される領域に予め不純物イオ
ン注入を行っておく。この例では、写真製版工程及びマ
スクレイヤーが１つ増える。或いは、他の方法では上記
絶縁体埋め込みを行う前に不純物イオン注入を行ってお
く必要がある。この点では図４に示したように第１のポ
リシリコン層をパターニングした方が図５に示すように
第１のポリシリコン層をパターニングした場合に比べて
不利である。一方、写真製版の点から考えると、図５に
示すものでは第１のポリシリコン層の開口領域２４Ｒが
方形状であるため、微細化に伴い開口部の角が丸くなる
という欠点がある。この場合、図中ｘ１、ｘ２の寸法を
長くとる必要があり、拡散層２、３の幅に制限が加わ
る。従って、図４に示すように第１のポリシリコン層を
パターニングするか、図５に示すように第１のポリシリ
コン層をパターニングするかの選択は、その目的及びプ
ロセスのトータルの容易性により適宜決めるものであ
る。

【００５９】次に示す第４の実施の形態は、基板掘れが
生じた部分５６ａ、５６ｂに絶縁体を埋め込んだ後に、
再度、酸化膜及び／又は窒化膜のＣＶＤ単層膜或いはＣ
ＶＤ積層膜の形成する工程と、そのＣＶＤ単層膜或いは
ＣＶＤ積層膜をドライエッチバックする工程を行うこと
により、浮遊ゲート電極２４がスタックされている部分
を含んで制御ゲート電極２６の側面にサイドウォールを
形成するというものである。図１４、図１５にその平面
図を示す。図中の２７ｂが前記サイドウォールである。
この第４の実施の形態の目的および効果は制御ゲート電
極２６と選択ゲート電極２８の絶縁を確実にすること、
及び、選択ゲート領域１９と浮遊ゲート電極２４（スタ
ックゲート領域２４ａ）との間隙長（サイドウォール
厚）を制御性よく得ることである。

【００６０】前記間隙長は、当デバイスの特徴である。
高効率のソースサイド注入（ソース側から浮遊ゲート電
極２４への電子の注入）を得るのに必要な寸法であり、
通常数１０ｎｍ〜１００ｎｍ程度にする。上記方法のよ
り具体的な方法として次の方法がある。まず１つ目の方
法は、薄い窒化膜からなる第５の絶縁膜を形成する工程
と、酸化膜からなる第６の絶縁膜を形成する工程と、前
記第６の絶縁膜、或いは前記第５の絶縁膜及び第６の絶
縁膜を異方性ドライエッチングにより順次エッチバック
する工程と、残りの絶縁膜をウェットエッチングする工
程とを有し、前記浮遊ゲート電極２４と前記制御ゲート
電極２６の積層部分を含む制御ゲート電極２６側面にサ
イドウォール２７ｂを形成する。

【００６１】２番目の方法は、薄い窒化膜からなる第７
の絶縁膜７を形成する工程と、酸化膜からなる第８の絶
縁膜を形成する工程と、前記第８の絶縁膜、或いは前記
第８の絶縁膜及び第７の絶縁膜及び第３の絶縁膜を異方
性ドライエッチングにより順次エッチバックする工程
と、残りの絶縁膜をウェットエッチングする工程とを有
し、前記制御ゲート電極の積層部分を含む制御ゲート電
極側面にサイドウォール２７ｂを形成するものである。

【００６２】これを説明する例として図１６、図１７を
示す。図１６、図１７は図１５のＡ−Ａ’線で示される
部分の断面、すなわち素子分離領域の断面を示し上記２
番目の方法を説明するものである。

【００６３】図７に示すように、絶縁体が埋め込まれた
後に、全表面に数ｎｍ〜数１０ｎｍ程度の薄い窒化膜６
７を形成し、次に、数１０ｎｍから数１００ｎｍ程度Ｃ
ＶＤ酸化膜６８を形成する（図１６参照）。次に、窒化
膜６７をエッチングストッパーとして酸化膜６８を異方
性エッチングによりエッチバックし、次に、酸化膜６２
をエッチングストッパーとして窒化膜６７及び窒化膜６
３を異方性エッチングによりエッチバックし（図１７参
照）、次にウェットエッチングにより酸化膜６２を除去
することにより所望のサイドウォール２７ｂが得られ
る。この時、このサイドウォール膜厚を数１０ｎｍから
１００ｎｍ程度になるように、酸化膜６２、窒化膜６３
及び６７、酸化膜６８の膜厚配分を適宜調整する必要が
ある。例えば、サイドウォール２７ｂとして８０ｎｍを
用いた場合には、酸化膜６２を１０ｎｍ、窒化膜６３を
２０ｎｍ、窒化膜６８を１０ｎｍ、酸化膜６８を４０ｎ
ｍ程度にすればよい。ただしこの値は、エッチング手法
や条件により異なるので、特にこれに限るものではな
い。

【００６４】上記の第１の方法の説明は、上記第２の方
法の説明で容易に類推されるので、あえて図示による説
明を省略する。この場合、再度積層する窒化膜をエッチ
バックする際、基板掘れした部分５６ａに埋め込んだ窒
化膜が若干エッチバックされるという点で第２の方法に
比べてその効果は若干劣る。

【００６５】次に、上述のプロセスがなされた後（図１
４〜図１７）に、第３のポリシリコン層を積層し、公知
の写真製版技術及びドライエッチング技術を用いて、選
択ゲート電極２８を形成する。上記でも述べたが、上記
の各実施の形態に従って基板掘れした部分５６ａ、５６
ｂに良好に絶縁膜が埋め込まれ、そして、制御ゲート電
極に制御性よく形成されたサイドウォールを有すること
によって、容易に、且つ、安定に選択ゲート電極を形成
することができる。

【００６６】次工程以降は、その説明を省略するが、コ
ンタクトホールを形成する際において、コンタクトホー
ルが基板掘れした部分５６ａ、５６ｂに重なっても接合
リーク等の問題が発生しないため、コンタクトホールへ
の不純物注入工程（一般にプラグ注入といわれる）を行
わなくても、コンタクト形成において図中で示されてい
るｘ４、ｘ６のアライメントマージンを考慮する必要が
ないという利点もある。

【００６７】以上、この発明を用いることにより、メモ
リセルアレイの更なる縮小化とともに、製造工程におい
ては容易に且つ安定に、装置においても電気的ばらつき
の少ない安定な素子が得られる。

【００６８】また、この発明の半導体記憶装置及びその
製造方法を実施するにあたって、本請求項を全て用いて
もよいし、一部を用いてもよく、これを制限するもので
はない。また、上述では説明を省略したが、制御ゲート
電極及び／又は選択ゲート電極上にＷＳｉ層等を積層し
て、低抵抗化を図る等の手段を講じてもよく、その他、
上記で述べられていない公知の技術を用いることに何ら
制限を加えるものではない。

【００６９】

【発明の効果】以上説明したように、この発明によれ
ば、素子分離用のフィールド酸化膜（ＬＯＣＯＳ）を削
除し、フィールド酸化膜のアライメントマージンが不要
にし、フィールド酸化膜の削除による段差低減により、
装置の高集積化が可能になるとともに、製造工程の簡略
化が図れる。

【００７０】さらに、この発明は、基板掘れする素子分
離領域に絶縁体を埋め込むことにより、素子分離不良の
回避並びに段差の低減が図れるとともに、写真工程にお
ける微細化に大きく寄与する。また、選択ゲート電極間
のショート回避、コンタクトホール形成のマージンの削
除が可能となり、製造工程の安定化、装置の電気的特性
の安定化が図れる。

【００７１】また、この発明は、制御ゲート電極側面の
サイドフォールを制御性よく形成することで、高効率の
ソースサイドインジェクション（ＳＳＩ方式）を可能に
すし、製造工程の安定化、装置の電気的特性の安定化が
図れる。

【図面の簡単な説明】

【図１】この発明の実施の形態を示す平面図である。

【図２】図１のＳ−Ｓ’線断面図である。

【図３】図１のＣ−Ｃ’線断面図である。

【図４】この発明の製造方法を工程別に示し、基板上に
形成された浮遊ゲート電極用の第１のポリシリコン層を
第１の実施の形態における形状でパターニングした状態
の平面図である。

【図５】この発明の製造方法を工程別に示し、基板上に
形成された浮遊ゲート電極用の第１のポリシリコン層を
第２の実施の形態における形状でパターニングした状態
の平面図である。

【図６】図４に示す工程の後、制御ゲート電極用の第２
のポリシリコン層のパターニングまでの工程を行った状
態の平面図である。

【図７】図５に示す工程の後、制御ゲート電極用の第２
のポリシリコン層のパターニングまでの工程を行った状
態の平面図である。

【図８】図７のＡ−Ａ’線での断面図である。

【図９】図４に示す工程の後、この発明の第３の実施の
形態による工程を行った状態の平面図である。

【図１０】図５に示す工程の後、この発明の第３の実施
の形態による工程を行った状態の平面図である。

【図１１】図１０のＡ−Ａ’線で示される部分の断面図
である。

【図１２】図１０のＡ−Ａ’線で示される部分の断面図
である。

【図１３】図１０のＡ−Ａ’線で示される部分の断面図
である。

【図１４】図４に示す工程の後、この発明の第４の実施
の形態までの工程を行った状態の平面図である。

【図１５】図５に示す工程の後、この発明の第４の実施
の形態までの工程を行った状態の平面図である。

【図１６】図１５のＡ−Ａ’線で示される部分の断面図
である。

【図１７】図１５のＡ−Ａ’線で示される部分の断面図
である。

【図１８】従来のフラッシュメモリを示す平面図であ
る。

【図１９】図１８のＳ−Ｓ’線断面図である。

【図２０】図１８のＣ−Ｃ’線断面図である。

【符号の説明】

１基板２ソース領域３ドレイン領域２４浮遊ゲート電極２６制御ゲート電極２８選択ゲート電極

Claims

【特許請求の範囲】

【請求項１】一対の基板拡散領域の間に２つのチャネ
ル領域を有し、一方の拡散領域側のチャネル領域はトン
ネル酸化膜を介して浮遊ゲート電極下に形成され、他方
の拡散領域側のチャネル領域は基板ゲート酸化膜を介し
て選択ゲート電極下に形成され、前記浮遊ゲート電極を
インターポリ絶縁膜を介して覆うようにして制御ゲート
電極がライン状に形成され、前記選択ゲート電極は前記
浮遊ゲート電極と前記制御ゲート電極の積層部分の上方
及び側面を絶縁膜を介して這い且つ、基板ゲート酸化膜
を介して基板上の一部を這い上記制御ゲート電極に対し
て垂直方向に配されるライン状に形成され、前記基板拡
散領域は前記制御ゲート電極に対して平行方向に且つ交
互に配されるライン状のソース及びドレイン領域となる
ように設けられた不揮発性半導体記憶装置であって、前
記浮遊ゲート電極間に、浮遊ゲート電極をマスクとして
基板と同じ導電型の不純物を自己整合的に導入した分離
領域が形成されていることを特徴とする不揮発性半導体
記憶装置。
【請求項２】シリコン基板上にトンネル酸化膜を介し
て形成される浮遊ゲート電極と、前記浮遊ゲート電極を
インターポリ絶縁膜を介して覆うライン状の制御ゲート
電極と、前記浮遊ゲート電極と前記制御ゲート電極の積
層部分の上方及び側面を絶縁膜を介して這い且つ、基板
ゲート酸化膜を介して基板上の一部を這い、上記制御ゲ
ート電極に対して垂直方向に配されるライン状の選択ゲ
ート電極と、上記制御ゲート電極に対して平行方向に且
つ、交互に配されるライン状の基板拡散領域とを有し、
基板拡散領域の一方が、前記制御ゲート電極あるいは前
記浮遊ゲート電極と前記制御ゲート電極の積層部分に対
してオフセットして配され、前記制御ゲート電極と選択
ゲート電極により各記憶素子領域のマトリクス選択を行
う不揮発性半導体記憶装置の製造方法であって、前記浮
遊ゲート電極及び制御ゲート電極を形成する過程におい
て、前記浮遊ゲート電極用のポリシリコン層をストライ
プ状に開口し、その部分に基板と同じ導電型の不純物を
導入し、自己整合的に素子分離を形成することを特徴と
する不揮発性半導体記憶装置の製造方法。
【請求項３】前記ポリシリコン層を開口する部分が、
前記浮遊ゲート電極と前記制御ゲート電極の積層部分及
び基板拡散領域がオフセットされる部分で構成される各
記憶素子領域間に挟まれる方形状の領域のみであること
を特徴とする請求項２に記載の不揮発性半導体記憶装置
の製造方法。
【請求項４】シリコン基板上にトンネル酸化膜を介し
て形成される浮遊ゲート電極と、前記浮遊ゲート電極を
インターポリ絶縁膜を介して覆うライン状の制御ゲート
電極と、前記浮遊ゲート電極と前記制御ゲート電極の積
層部分の上方及び側面を絶縁膜を介して這い且つ、基板
ゲート酸化膜を介して基板上の一部を這い、上記制御ゲ
ート電極に対して垂直方向に配されるライン状の選択ゲ
ート電極と、上記制御ゲート電極に対して平行方向に且
つ、交互に配されるライン状の基板拡散領域とを有し、
基板拡散領域の一方が、前記制御ゲート電極あるいは前
記浮遊ゲート電極と前記制御ゲート電極の積層部分に対
してオフセットして配され、前記制御ゲート電極と選択
ゲート電極により各記憶素子領域のマトリクス選択を行
う不揮発性半導体記憶装置の製造方法であって、酸化膜
及び／又は窒化膜の単層膜あるいはこれらの積層膜を形
成する工程と、前記単層膜あるいは積層膜を等方的にエ
ッチバックする工程とを用いて、前記浮遊ゲート電極と
前記制御ゲート電極の積層部分を含む制御ゲート電極を
形成するドライエッチング工程において、基板掘れの生
じた領域に、絶縁体を埋め込んだことを特徴とする不揮
発性半導体記憶装置の製造方法。
【請求項５】前記浮遊ゲート電極と前記制御ゲート電
極の積層部分を含む制御ゲート電極を形成するためのド
ライエッチング工程後に、薄い酸化膜からなる第１の絶
縁膜を形成する工程と、上記ドライエッチング工程にお
いて基板掘れの生じた領域の幅あるいは長さの１／２以
上の膜厚を有する窒化膜からなる第２の絶縁膜を形成す
る工程と、前記第１の絶縁膜をエッチングストッパーと
して前記第２の絶縁膜を等方的にエッチバックする工程
を備え、前記基板掘れが生じた領域に絶縁体を埋め込む
こと特徴とする請求項４に記載の不揮発性半導体記憶装
置の製造方法。
【請求項６】前記浮遊ゲート電極と前記制御ゲート電
極の積層部分を含む制御ゲート電極を形成するためのド
ライエッチング工程後に、薄い酸化膜からなる第１の絶
縁膜を形成する工程と、薄い窒化膜からなる第３の絶縁
膜を形成する工程と、上記基板掘れが生じた領域の幅あ
るいは長さの１／２以上の膜厚を有する酸化膜からなる
第４の絶縁膜を形成する工程と、前記第３の絶縁膜をエ
ッチングストッパーとして前記絶縁膜を等方的にエッチ
バックする工程を備え、前記基板掘れが生じた領域に絶
縁体を埋め込むこと特徴とする請求項４に記載の不揮発
性半導体記憶装置の製造方法。
【請求項７】前記浮遊ゲート電極と前記制御ゲート電
極の積層部分を含む制御ゲート電極を形成するドライエ
ッチング工程において、エッチング形状にテーパをつけ
ることを特徴とする請求項４ないし請求項６のいずれか
に記載に不揮発性半導体記憶装置の製造方法。
【請求項８】酸化膜及び／又は窒化膜の単層膜あるい
はこれら積層膜を形成する工程と、前記単層膜あるいは
これらの積層膜を異方性ドライエッチング及び等方性エ
ッチングによりエッチバックする工程を行うことによ
り、制御ゲート電極側面にサイドウォールを形成したこ
とを特徴とする請求項４に記載の不揮発性半導体記憶装
置の製造方法。
【請求項９】薄い窒化膜からなる第５の絶縁膜を形成
する工程と、酸化膜からなる第６の絶縁膜を形成する工
程と、前記第６の絶縁膜、或いは前記第５の絶縁膜及び
第６の絶縁膜を異方性ドライエッチングにより順次エッ
チバックする工程と、残りの絶縁膜をウェットエッチン
グする工程とを有し、前記浮遊ゲート電極と前記制御ゲ
ート電極の積層部分を含む制御ゲート電極側面にサイド
ウォールを形成したことを特徴とする請求項５に記載の
不揮発性半導体記憶装置の製造方法。
【請求項１０】薄い窒化膜からなる第７の絶縁膜を形
成する工程と、酸化膜からなる第８の絶縁膜を形成する
工程と、前記第８の絶縁膜、或いは前記第８の絶縁膜及
び第７の絶縁膜及び第３の絶縁膜を異方性ドライエッチ
ングにより順次エッチバックする工程と、残りの絶縁膜
をウェットエッチングする工程とを有し、前記制御ゲー
ト電極の積層部分を含む制御ゲート電極側面にサイドウ
ォールを形成したことを特徴とする請求項６に記載の不
揮発性半導体記憶装置の製造方法。