JP2013008937A5 - - Google Patents

Claims (5)

1. 第１のアレイと、
   前記第１のアレイと重なる領域を有する、第２のアレイとを有し、
   前記第１のアレイは、
   第１のトランジスタ乃至第８のトランジスタを有し、
   前記第２のアレイは、
   第９のトランジスタと、
   容量素子と、を有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第２のトランジスタのゲートは、前記第６のトランジスタのゲートと電気的に接続され、
   前記第２のトランジスタのゲートは、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、前記第７のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第３のトランジスタのゲートは、前記第７のトランジスタのゲートと電気的に接続され、
   前記第３のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第６のトランジスタのソース又はドレインの他方は、前記第８のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第７のトランジスタのソース又はドレインの他方は、前記第８のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第４のトランジスタのゲートは、前記第５のトランジスタのゲートと電気的に接続され、
   前記第９のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第９のトランジスタのソース又はドレインの他方は、前記容量素子と電気的に接続されていることを特徴とする半導体装置。
2. 第１のアレイと、
   前記第１のアレイと重なる領域を有する、第２のアレイと、
   前記第２のアレイと重なる領域を有する、第３のアレイと、を有し、
   前記第１のアレイは、
   第１のトランジスタ乃至第８のトランジスタを有し、
   前記第２のアレイは、
   第９のトランジスタと、
   第１の容量素子と、を有し、
   前記第３のアレイは、
   第１０のトランジスタと、
   第２の容量素子と、を有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第２のトランジスタのゲートは、前記第６のトランジスタのゲートと電気的に接続され、
   前記第２のトランジスタのゲートは、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、前記第７のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第３のトランジスタのゲートは、前記第７のトランジスタのゲートと電気的に接続され、
   前記第３のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第６のトランジスタのソース又はドレインの他方は、前記第８のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第７のトランジスタのソース又はドレインの他方は、前記第８のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第４のトランジスタのゲートは、前記第５のトランジスタのゲートと電気的に接続され、
   前記第９のトランジスタのソース又はドレインの一方又は前記第１０のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第９のトランジスタのソース又はドレインの他方は、前記第１の容量素子と電気的に接続され、
   前記第１０のトランジスタのソース又はドレインの他方は、前記第２の容量素子と電気的に接続されていることを特徴とする半導体装置。
3. 請求項１又は請求項２において、
   前記第９のトランジスタは、酸化物半導体層を有することを特徴とする半導体装置。
4. 請求項２において、
   前記第１０のトランジスタは、酸化物半導体層を有することを特徴とする半導体装置。
5. 請求項１乃至請求項４のいずれか一において、
   前記第１のトランジスタ乃至前記第８のトランジスタはいずれも、シリコン半導体を有することを特徴とする半導体装置。