JP2011192979A5 - - Google Patents

Claims (9)

1. 第１のトランジスタと、第２のトランジスタと、を有する半導体装置であって、
   前記第１のトランジスタは、第１の半導体層と、第１のゲート電極と、を有し、
   前記半導体装置は、前記第１のトランジスタの少なくとも一部を覆う絶縁膜を有し、
   前記第２のトランジスタは、バックゲート電極と、前記バックゲート電極上の第２の半導体層と、前記第２の半導体層上の第２のゲート電極と、を有し、
   前記絶縁膜は、前記バックゲート電極と前記第２の半導体層の間に挟まれ、
   前記第２の半導体層は、酸化物半導体層を有し、
   前記バックゲート電極は前記第１のゲート電極と同じ膜から形成されていることを特徴とする半導体装置。
2. 第１のトランジスタと、第２のトランジスタと、を有する半導体装置であって、
   前記第１のトランジスタは、第１の半導体層と、第１のゲート電極と、を有し、
   前記半導体装置は、前記第１のトランジスタの少なくとも一部を覆う絶縁膜を有し、
   前記第２のトランジスタは、バックゲート電極と、前記バックゲート電極上の第２の半導体層と、前記第２の半導体層上の第２のゲート電極と、ソース電極と、ドレイン電極と、を有し、
   前記絶縁膜は、前記バックゲート電極と前記第２の半導体層の間に挟まれ、
   前記第２の半導体層は、酸化物半導体層を有し、
   前記バックゲート電極は前記第１のゲート電極と同じ膜から形成され、
   前記第１のゲート電極は前記ソース電極またはドレイン電極の一方と接続していることを特徴とする半導体装置。
3. 第１のトランジスタと、第２のトランジスタと、容量素子と、を有する半導体装置であって、
   前記第１のトランジスタは、第１の半導体層と、第１のゲート電極と、を有し、
   前記半導体装置は、前記第１のトランジスタの少なくとも一部を覆う絶縁膜を有し、
   前記第２のトランジスタは、バックゲート電極と、前記バックゲート電極上の第２の半導体層と、前記第２の半導体層上の第２のゲート電極と、を有し、
   前記容量素子は、第１の電極と、前記第１の電極上の第２の電極と、を有し
   前記絶縁膜は、前記バックゲート電極と前記第２の半導体層の間に挟まれ、
   前記第２の半導体層は、酸化物半導体層を有し、
   前記バックゲート電極と、前記第１のゲート電極と、前記第２の電極と、は同じ膜から形成されていることを特徴とする半導体装置。
4. 請求項１乃至請求項３のいずれか一項において、
   前記第１のトランジスタは、ＳＯＩ基板が用いられていることを特徴とする半導体装置。
5. 請求項１乃至請求項４のいずれか一項において、
   前記絶縁膜は、水平な表面を有することを特徴とする半導体装置。
6. 請求項１乃至請求項５のいずれか一項において、
   前記第１のゲート電極の上面は、前記絶縁膜から露出していることを特徴とする半導体装置。
7. 請求項１乃至請求項６のいずれか一項において、
   前記バックゲート電極と前記第２の半導体層のチャネル形成領域との距離は、前記第１の半導体層の厚さに等しいことを特徴とする半導体装置。
8. 請求項１乃至請求項７のいずれか一項において、
   前記半導体装置はメモリ素子であることを特徴とする半導体装置。
9. 請求項１乃至請求項８のいずれか一項において、
   前記半導体装置は反転素子であることを特徴とする半導体装置。