JP2022078757A - 表示装置及び表示装置の駆動方法 - Google Patents

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Abstract

【課題】フィードスルーを防止しながら、高精細化及び高開口率化が達成可能な表示装置を提供する。【解決手段】表示装置は、複数の画素を含む表示部と、前記複数の画素を駆動するためのゲート電圧を供給する第１駆動回路と、前記複数の画素と前記第１駆動回路を接続して、前記ゲート電圧を前記複数の画素に供給するゲート線と、前記画素の輝度に対応する駆動電圧を供給する第２駆動回路と、前記複数の画素と前記第２駆動回路を接続して、前記駆動電圧を前記複数の画素に供給するデータ線と、前記ゲート電圧と逆相のバックゲート電圧を生成するバックゲート電圧生成回路と、前記ゲート線と平行に延長され、前記複数の画素に前記バックゲート電圧を供給するバックゲート線と、を含む。【選択図】図４

Description

本発明の実施形態の一つは、表示装置及び表示装置の駆動方法に関する。
現在、最も汎用されている表示装置としては、液晶表示装置及び有機エレクトロルミネッセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置（以下、有機ＥＬ表示装置という）が挙げられる。液晶表示装置及び有機ＥＬ表示装置は、例えば、テレビ、コンピュータやタブレット、スマートフォンなどの様々な電子機器のインターフェースとして幅広く用いられている。
アクティブマトリクス型の液晶表示装置は、ゲート線駆動回路から印加されるゲート電圧によって、各画素に設けられた薄膜トランジスタ（ＴＦＴ）を１行毎にオン／オフする。ＴＦＴがオンのときに、データ線駆動回路から印加されるデータ電圧が画素電極に印加され、画素電極と、該画素電極に対向する共通電極との電位差に対応する電圧が液晶層に印加される。ＴＦＴがオフとなった後も電荷を保持する保持容量によって液晶層に電圧が印加され続けることにより、１フレーム期間において画像が表示される。
液晶層に含まれる液晶は、直流電圧を長時間印加し続けると物性が変化し劣化する。そこで、液晶層を含む液晶パネルの長寿命化という観点から、対向電極に印加される共通電圧に対してデータ電圧の極性を反転させて、液晶層に交流電圧を印加する交流電圧駆動が行われる。交流電圧駆動では、１フレーム期間毎にデータ電圧の極性を反転させるフレーム反転方式が採用される。
フレーム反転方式により交流電圧駆動が行われる場合、ＴＦＴのオン期間において、ＴＦＴのゲート－ソース又はドレインに生じる寄生容量により、画素電極に印加される電圧のレベルがシフトするフィードスルーが発生する。フレーム間でシフトする電圧の大きさが異なる場合、画素電極に印加される電圧がフレーム間で異なるため、液晶パネルに表示される画像にフリッカが生じ、表示品質が落ちてしまうという問題がある。
また、有機ＥＬ表示装置も液晶表示装置と同様に、画素回路のスイッチング素子としてＴＦＴと、駆動回路から画素に印加される映像信号を保持するための保持容量とを備える。有機ＥＬ表示装置の場合も、ＴＦＴのオン期間において、ＴＦＴのゲート－ソース又はドレイン間に生じる寄生容量により、保持容量に保持される電圧がシフトするフィードスルーが発生し、表示される画像の輝度が変化しまうという問題がある。
特許文献１では、ゲート線に供給されるゲート信号の極性をインバータによって反転させて反転信号を生成し、反転信号を反転ゲート線に供給することによって、フィードスルーによる電圧のシフトを相殺する技術が開示されている。
特開２０１２－１８１３９６号公報
しかしながら、反転信号を供給する反転ゲート線を新たに設けるため、高精細化することが困難であるという問題がある。また、液晶パネルに反転ゲート線を設ける場合、ＴＦＴに近接した位置に反転ゲート線を設けると、ＴＦＴのオン／オフに不具合が生じる可能性がある。このため、反転ゲート線はＴＦＴから離れた位置に設ける必要がある、そのため、高精細化及び高開口率化が困難である。
このような問題に鑑み、本発明の一実施形態は、フィードスルーを防止しながら、高精細化及び高開口率化が達成可能な表示装置を提供することを目的の一つとする。また、本発明の一実施形態は、フィードスルーを防止しながら、高精細化及び高開口率化が達成可能な表示装置の駆動方法を提供することを目的の一つとする。
本発明の一実施形態に係る表示装置は、複数の画素を含む表示部と、前記複数の画素を駆動するためのゲート電圧を供給する第１駆動回路と、前記複数の画素と前記第１駆動回路を接続して、前記ゲート電圧を前記複数の画素に供給するゲート線と、前記画素の輝度に対応する駆動電圧を供給する第２駆動回路と、前記複数の画素と前記第２駆動回路を接続して、前記駆動電圧を前記複数の画素に供給するデータ線と、前記ゲート電圧と逆相のバックゲート電圧を生成するバックゲート電圧生成回路と、前記ゲート線と平行に延長され、前記バックゲート電圧を前記複数の画素に供給するバックゲート線と、を含む。
本発明の一実施形態に係る表示装置の駆動方法は、複数の画素を含む表示部と、前記複数の画素と前記第１駆動回路を接続して、ゲート電圧を前記複数の画素に供給するゲート線と、駆動電圧を前記複数の画素に供給するデータ線と、前記ゲート線と平行に延長され、前記ゲート電圧と逆相のバックゲート電圧を前記複数の画素に供給するバックゲート線と、を含む表示装置の駆動方法であって、前記駆動方法は、前記ゲート電圧がハイレベルからロウレベルに下がる際に、前記バックゲート電圧を前記バックゲート線に供給することを含む。
本発明の一実施形態に係る表示装置の構成の一例を示す概略図である。 表示装置における画素の等価回路を示す概略図と画素の等価回路の拡大図である。 画素のレイアウトの一例を示す平面図である。 図３におけるＡ－Ａ線の沿った表示装置の断面図である。 ゲート線駆動回路及びバックゲート電圧生成回路の一例を示す概略構成図である。 イネーブル信号のタイミングチャートである。 ゲートスイッチ及びバックゲートスイッチの構成を詳細に示した回路図である。 各ゲート線に出力されるゲート電圧のタイミングチャートである。 バックゲートスイッチの構成をより詳細に示した回路図である。 バックゲート電圧生成回路の構成をより詳細に示した回路図である。 ゲートスイッチとバックゲートスイッチのレイアウトの一例を示す平面図である。 バックゲート電圧生成回路のレイアウトの一例を示す平面図である。 ゲート電圧及びバックゲート電圧のタイミングチャートである。 図１２におけるタイミングｔ１におけるバックゲート電圧生成回路の状態を説明するための等価回路図である。 図１２におけるタイミングｔ２におけるバックゲート電圧生成回路の状態を説明するための等価回路図である。 図１２におけるタイミングｔ３におけるバックゲート電圧生成回路の状態を説明するための等価回路図である。 図１２におけるタイミングｔ４におけるバックゲート電圧生成回路の状態を説明するための等価回路図である。 図１２におけるタイミングｔ５におけるバックゲート電圧生成回路の状態を説明するための等価回路図である。 バックゲート電圧が適用された場合の画像信号の電位の変化と、バックゲート電圧が適用されない場合の画像信号の電位の変化を説明するための図である。 ゲートスイッチ及びバックゲートスイッチの構成の別の一例を示した回路図である。 画素のレイアウトの別の一例を示す平面図である。 画素のレイアウトの別の一例を示す平面図である。 本発明の別の実施形態に係る表示装置の構成の一例を示す概略図である。 表示装置における画素の等価回路を示す概略図と画素の等価回路の拡大図である。 表示装置における画素の断面図である。
以下、本発明の各実施形態について、図面等を参照しつつ説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。
図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
本明細書と請求項において、ある一つの膜を加工して複数の膜を形成した場合、これら複数の膜は異なる機能、役割を有することがある。しかしながら、これら複数の膜は同一の工程で同一層として形成された膜に由来し、同一の材料を有する。したがって、これら複数の膜は同一層に存在しているものと定義する。
本明細書および請求項において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
［実施形態１］
＜表示装置の構成＞
本発明の一実施形態に係る表示装置の構成を説明する。ここでは、一例として、本発明の一実施形態に係る表示装置がＩＰＳ方式及びＦＦＳ方式を含む横電界方式の液晶表示装置である場合を説明する。
図１は、本発明の第１実施形態に係る表示装置１００の構成の一例を示す概略図である。表示装置１００は基板１０２を有し、その上にパターニングされた種々の絶縁層、半導体層、導電層を有する。これらの絶縁層、半導体層、導電層により、複数の画素１０４や画素１０４を駆動するための駆動回路（ゲート線駆動回路（第１駆動回路）１０８、データ線駆動回路（第２駆動回路）１１０、バックゲート電圧生成回路１２２）が設けられる。複数の画素１０４は周期的に配置され、これらによって表示領域１０６が定義される。各画素１０４には液晶素子２００が設けられる。
ゲート線駆動回路１０８、データ線駆動回路１１０、及びバックゲート電圧生成回路１２２は、表示領域１０６の周囲を取り囲む周辺領域に配置される。表示領域１０６やゲート線駆動回路１０８、データ線駆動回路１１０、バックゲート電圧生成回路１２２からはパターニングされた導電膜で形成される種々の配線（図示せず）が基板１０２の一辺へ延び、配線は基板１０２の端部付近で露出されて信号端子１１６、電源端子１１８、１２０などの端子を形成する。これらの端子はフレキシブル印刷回路基板（ＦＰＣ）１１４と電気的に接続される。
本実施形態では、ＦＰＣ１１４上に、半導体基板上に形成された集積回路を有する駆動ＩＣ１１２が搭載される。駆動ＩＣ１１２、ＦＰＣ１１４を介して外部回路（図示せず）から画像信号、クロック信号、水平同期信号、垂直同期信号などの画素１０４の駆動に必要な各種信号が供給され、これらの信号は信号端子１１６を通してゲート線駆動回路１０８、データ線駆動回路１１０、バックゲート電圧生成回路１２２に供給される。
＜画素の構成＞
画素１０４の構成について、図２を参照して説明する。図２は、画素１０４の等価回路を示す概略図と画素１０４の等価回路の拡大図である。画素１０４は、スイッチング素子２０１、液晶容量Ｃｌｃ及び保持容量Ｃｓを含む。液晶容量Ｃｌｃの一端は画素電極２０３であり、他端は共通電圧Ｖｃｏｍが印加される共通電極２０５である。
本実施形態において、スイッチング素子２０１は、薄膜トランジスタ（ＴＦＴ）である。スイッチング素子２０１のゲート電極は、ゲート線ＧＬ（ＧＬ１～ＧＬｍ；ｍは１以上の整数）に接続され、ゲート線ＧＬを介してゲート電圧が供給される。スイッチング素子２０１のソース及びドレイン電極の一方は画像信号が供給されるデータ線ＤＬ（ＤＬ１～ＤＬｎ；ｎは１以上の整数）に接続され、ソース及びドレイン電極の他方は、画素電極２０３に電気的に接続される。スイッチング素子２０１がターンオンされると、画像信号が画素電極２０３に供給される。液晶容量Ｃｌｃには、画素電極２０３に印加された画像信号に対応する画素電圧と共通電極２０５に印加された共通電圧との電位差に対応する電圧が供給される。
バックゲート線ＢＧＬ（ＢＧＬ１～ＢＧＬｍ）には、ゲート線ＧＬに供給されるゲート電圧の電位と逆相の電位を有するバックゲート電圧が供給される。バックゲート電圧についての詳細な説明は後述する。バックゲート線ＢＧＬ（ＢＧＬ１～ＢＧＬｍ）は、対応するゲート線ＧＬと少なくとも一部が重畳する。また、バックゲート線ＢＧＬ（ＢＧＬ１～ＢＧＬｍ）は、基板１０２とゲート線ＧＬとの間に設けられる。
図３は、画素１０４のレイアウトの一例を示す平面図である。図４は、図３におけるＡ－Ａ線に沿った表示装置１００の断面図である。図３においては、レイアウトを分かり易くするため、画素電極２０３、共通電極２０５の表示を省略している。また、図３における括弧内の符号は、図４に示した構成の符号に対応している。
図４を参照すると、基板１０２上に下地層４０１が設けられる。ここで基板１０２は、ガラス基板であってもよい。下地層４０１は、例えば、シリコン酸化物（ＳｉＯ２）からなる絶縁膜である。
下地層４０１上には遮光層４０３が設けられる。遮光層４０３は、バックゲート線ＢＧＬを兼ねる。遮光層４０３（バックゲート線ＢＧＬ）は、ゲート線ＧＬと平行に延長され、各行の画素１０４に共通して設けられる。遮光層４０３は、導電性の材料により形成される。遮光層４０３に用いられる導電性材料は、金属であってもよく、例えば、Ｃｕ、Ａｌ、Ｗ、Ｍｏやこれらの合金を含んでもよい。
遮光層４０３上には、絶縁層４０５が設けられる。下地層４０１は、例えば、シリコン酸化物（ＳｉＯ２）からなる絶縁膜であってもよい。絶縁層４０５上には、ゲート電極４０７が設けられる。ゲート電極４０７は、ゲート線ＧＬが兼ねる。ゲート電極１０５は金属によって形成される。例えば、ゲート電極４０７は、Ｍｏ合金やＡｌ合金を含み、Ｍｏ合金とＡｌ合金の積層体からなってもよい。
ゲート電極４０７上には、ゲート絶縁膜４０９が設けられる。ゲート絶縁膜４０９は、例えば、シリコン酸化物（ＳｉＯ２）を含む。ゲート絶縁膜４０９上には、半導体層４１１が設けられる。半導体層４１１は、アモルファスシリコン（ａ－Ｓｉ：Ｈ）であってもよいが、後述する駆動回路のＴＦＴと共にポリシリコン（ｐｏｌｙ－Ｓｉ）で形成されることが好ましい。
半導体層４１１上には、層間絶縁層４１３が設けられる。層間絶縁層４１３は、例えば、シリコン酸化物（ＳｉＯ２）を含む。層間絶縁層４１３上には、導電層４１５が設けられる。導電層４１５は、金属を含み、例えば、Ｃｕ、Ａｌ、Ｗ、Ｍｏやこれらの合金を含んでもよい。導電層４１５は、層間絶縁層４１３に設けられたコンタクトホールを介して、半導体層４１１と接続する。ゲート電極４０７、ゲート絶縁膜４０９、半導体層４１１及び導電層４１５は、スイッチング素子２０１であるＴＦＴを構成する。ここで、ＴＦＴは、ボトムゲート式のＴＦＴである。導電層４１５は、ＴＦＴのソース及びドレイン電極のうちの一方に対応している。尚、本実施形態において、ＴＦＴは、ボトムゲート式に限定されるわけではなく、トップゲート式のＴＦＴであってもよい。尚、図４においては図示していないが、導電層４１５と同じ層には、データ線ＤＬと接続される、ＴＦＴのソース及びドレイン電極の他方となる導電層も設けられる。また、データ線ＤＬは、導電層４１５と同じ層に設けられてもよい。
図４に示すように、導電層４１５、即ち、ＴＦＴのソース及びドレイン電極のうちの画素電極２０３と接続される電極の少なくとも一部は、上述した遮光層４０３と重畳する。遮光層４０３は、ゲート電極４０７を介して半導体層のチャネル層４１１ａと対向する。遮光層４０３は、図４に示すように、チャネル層４１１ａを規定するゲート電極４０７の両端部のうち、少なくとも画素電極２０３側の端部と対向している。なお、遮光層４０３は、ゲート電極４０７を介して半導体層４１１全体と重複するように設けられてもよい。また、図４に示すように、遮光層４０３は、ＴＦＴのソース及びドレイン電極のうちの画素電極２０３と接続される電極の少なくとも一部と対向する一方、ゲート電極４０７とは完全に重複しなくてもよい。
導電層４１５上には、パッシベーション膜４１７が設けられる、パッシベーション膜４１７は、有機材料からなる有機膜であってもよい。有機材料としては、アクリル樹脂、シリコーン樹脂、エポキシ樹脂、ポリイミド樹脂などを用いることができる。パッシベーション膜４１７は、平坦化膜としての役割を担う。パッシベーション膜４１７には、導電層４１５の少なくとも一部を露出するコンタクトホールが設けられる。
パッシベーション膜４１７上には、パッシベーション膜４１７に設けられたコンタクトホールの周辺を除いて共通電極２０５が設けられる。共通電極２０５は、透明導電性材料を含み、例えば、ＩＴＯやＩＺＯを含んでもよい。共通電極２０５上には、容量絶縁膜４１９が設けられる。容量絶縁膜４１９は、例えば、シリコン窒化物（ＳｉｘＮｙ）を含んでもよい。容量絶縁膜４１９は、共通電極２０５と後述する画素電極２０３との間で保持容量Ｃｓを形成する。容量絶縁膜４１９には、導電層４１５の少なくとも一部を露出するコンタクトホールが設けられる。
容量絶縁膜４１９上には、画素電極２０３が設けられる。画素電極２０３は、透明導電性材料を含み、例えば、ＩＴＯやＩＺＯを含んでもよい。画素電極２０３は、容量絶縁膜４１９及びパッシベーション膜４１７に設けられたコンタクトホールを介して導電層４１５と接続する。
図４において図示を省略しているが、後述する対向基板６０１に面する画素電極２０３及び容量絶縁膜４１９上には液晶を配向するための配向膜が設けられる。基板１０２から画素電極２０３及び容量絶縁膜４１９上に設けられた配向膜までの構造をアレイ基板ということがある。
基板１０２と対向する対向基板６０１の基板１０２に対向する面上には、カラーフィルタ６０３が設けられる。カラーフィルタ６０３は各画素１０４毎に、赤、緑、青のカラーフィルタが設けられ、これによってカラー画像が表示される。カラーフィルタ６０３とカラーフィルタ６０３との間にはブラックマトリクス６０５が設けられる。カラーフィルタ６０３およびブラックマトリクス６０５上にはオーバーコート膜６０７が設けられる。
基板１０２と対向基板６０１との間には、液晶層５００が設けられる。尚、図４において図示を省略しているが、基板１０２側に面するオーバーコート膜６０７上には、液晶を配向するための配向膜が設けられる。対向基板６０１からオーバーコート膜６０７上の配向膜までの構造をカラーフィルタ基板ということがある。
＜駆動回路＞
図５は、ゲート線駆動回路１０８及びバックゲート電圧生成回路（Ｖｂｇ発生回路）１２２の一例を示す概略構成図である。ゲート線駆動回路１０８は、複数段のシフトレジスタＳ／Ｒ、複数のゲートスイッチ（ＧＳＷ）及びバックゲートスイッチ（ＢＧＳＷ）から構成される。バックゲート電圧生成回路１２２は、複数のバックゲート電圧生成回路から構成される。尚、ここでは、バックゲート電圧生成回路１２２は、４つのバックゲート電圧生成回路１２２ａ～１２２ｄから構成される場合を説明するが、バックゲート電圧生成回路１２２を構成するバックゲート電圧生成回路の数は、イネーブル信号の数に対応する。本実施形態では、４つのイネーブル信号につき、４つのバックゲート電圧生成回路１２２ａ～１２２ｄが用いられる。
本実施形態では、各シフトレジストＳ／Ｒから出力される選択信号ＳＲ及び反転選択信号ｘＳＲに応じて４つのイネーブル信号ＥＮＢ１～ＥＮＢ４からゲート信号を生成する。選択信号ＳＲ及び反転選択信号ｘＳＲは、ゲートクロック信号ＶＣＫに同期して各シフトレジストＳ／Ｒから出力される。選択信号ＳＲと反転選択信号ｘＳＲとは、互いに逆位相の信号である。１段目のシフトレジスタＳ／Ｒ１の入力端子ｉｎには、ゲートスタートパルスＶＳＴが入力される。シフトレジスタＳ／Ｒ１は、ゲートクロック信号ＶＣＫに同期して選択信号ＳＲ１及び反転選択信号ｘＳＲ１を出力する。また、シフトレジスタＳ／Ｒ１は、出力端子ｏｕｔからスタート信号を２段目のシフトレジスタＳ／Ｒ２の入力端子ｉｎに出力する。シフトレジスタＳ／Ｒ２は、１段目のシフトレジスタＳ／Ｒ１からスタート信号の入力を受けると、ゲートクロック信号ＶＣＫに同期して選択信号ＳＲ２及び反転選択信号ｘＳＲ２を出力する。同様に、３段目のシフトレジスタＳ／Ｒ３以降のシフトレジスタＳ／Ｒｎは、入力端子ｉｎに前段から出力されたスタート信号の入力を受けて、ゲートクロック信号ＶＣＫに同期して選択信号ＳＲ及び反転選択信号ｘＳＲを出力する。
図６は、４つのイネーブル信号ＥＮＢ１～ＥＮＢ４のタイミングチャートである。イネーブル信号ＥＮＢは、ゲート線ＧＬに印加されるゲート電圧に対応する。本実施形態では、１水平期間１Ｈごとに４つのゲート線に対応するＥＮＢ信号がタイミングをずらして印加される。言い換えると、４水平期間４Ｈにおいて、シフトレジスタＳ／Ｒによって４つのイネーブル信号ＥＮＢ１～ＥＮＢ４から１つが選択され、対応するゲートスイッチ（ＧＳＷ）に順次供給される。
図７は、ゲートスイッチ（ＧＳＷ）及びバックゲートスイッチ（ＢＧＳＷ）の構成を詳細に示した回路図である。各ゲートスイッチ（ＧＳＷ）は、ゲート線ＧＬに対応して設けられる。各ゲートスイッチ（ＧＳＷ）は、一組のｐチャネル型ＴＦＴとｎチャネル型ＴＦＴによるアナログスイッチであってもよい。対応するシフトレジスタＳ／Ｒから出力される選択信号ＳＲ及び反転選択信号ｘＳＲによってゲートスイッチ（ＧＳＷ）がターンオンされると、イネーブル信号ＥＮＢ１～ＥＮＢ４のうち、対応するイネーブル信号ＥＮＢがゲート電圧として対応するゲート線ＧＬに出力される。図８は、各ゲート線ＧＬに出力されるゲート電圧Ｇａｔｅのタイミングチャートである。
バックゲートスイッチ（ＢＧＳＷ）は、バックゲート線ＢＧＬに対応して設けられ、ゲートスイッチ（ＧＳＷ）の出力側に接続される。図９Ａは、バックゲートスイッチ（ＢＧＳＷ）の構成をより詳細に示した回路図である。バックゲートスイッチ（ＢＧＳＷ）は、スルートランジスタ９０１、インバータ９０３、Ｖｇｌトランジスタ９０５を含む。スルートランジスタ９０１のソース及びドレイン電極の一方は、後述するバックゲート電圧生成回路１２２に接続され、スルートランジスタ９０１のソース及びドレイン電極の他方は、バックゲート線に接続された出力ノードに接続され、ゲート電極は、図５及び図７に示すゲートスイッチ（ＧＳＷ）の出力が供給される信号線ｇｌｃに接続される。インバータ９０３の入力端は信号線ｇｌｃに接続され、インバータ９０３の出力端はＶｇｌトランジスタ９０５のゲート電極に接続される。Ｖｇｌトランジスタ９０５のソース及びドレイン電極の一方は、ゲート電圧のロウレベルの電位に対応する電位Ｖｇｌを供給するＶｇｌ電源線に接続され、ソース及びドレイン電極の他方は対応するバックゲート線に接続された出力ノードに接続される。
ゲートスイッチ（ＧＳＷ）から信号線ｇｌｃを介して供給された信号がロウレベルの場合、バックゲートスイッチ（ＢＧＳＷ）の出力端ｏｕｔの電位はＶｇｌである。一方、ゲートスイッチ（ＧＳＷ）から信号線ｇｌｃを介して供給された信号がハイレベルの場合、バックゲートスイッチ（ＢＧＳＷ）の出力端ｏｕｔからは、バックゲート電圧生成回路１２２から供給されたバックゲート電圧Ｖｂが出力される。
図９Ｂは、各バックゲート電圧生成回路１２２ａ～１２２ｄの構成をより詳細に示した回路図である。バックゲート電圧生成回路１２２ａ～１２２ｄはそれぞれ、インバータ９０７、コンデンサ９０９、チャージトランジスタ９１１及び電圧調整トランジスタ９１３から構成される。インバータ９０７の入力端には、イネーブル信号ＥＮＢ１～ＥＮＢ４のうち、対応するイネーブル信号ＥＮＢが入力される。インバータ９０７の出力端からは、入力されたイネーブル信号ＥＮＢの反転信号が出力される。コンデンサ９０９の一端はインバータの出力端側に接続され、他端はチャージトランジスタ９１１のゲート電極及びソース及びドレイン電極の一方側のノードＮ１に接続される。当該チャージトランジスタ９１１のゲート電極及びソース及びドレイン電極の一方は、コンデンサ９０９の他端側と接続されたノードＮ１に電気的に接続される。チャージトランジスタ９１１のソース及びドレイン電極の他方はＶｇｌ電源線に接続されて、電位Ｖｇｌが印加される。電圧調整トランジスタ９１３のゲート電極及びソース及びドレイン電極の他方は、Ｖｇｌ電源線に接続されて、電位Ｖｇｌが印加される。電圧調整トランジスタ９１３のソース及びドレイン電極の一方は、出力ノードＮ２に接続される。各バックゲート電圧生成回路１２２ａ～１２２ｄの出力ノードから出力されたバックゲート電圧Ｖｂ１～Ｖｂ４は、それぞれ対応するバックゲートスイッチ（ＢＧＳＷ）におけるスルートランジスタのソース及びドレイン電極の一方に印加される。
図１０は、ゲートスイッチ（ＧＳＷ）とバックゲートスイッチ（ＢＧＳＷ）のレイアウトの一例を示す平面図である。図１０において、Ｖｇｈは、ハイレベルのゲート電圧に対応する電位Ｖｇｈを供給するＶｇｈ電源線である。
図１０は、図１の右側のゲート線駆動回路１０８の一部の具体的なレイアウトの一例を示す。より具体的には、図１０は、イネーブル信号線ＥＮＢＬ１～ＥＮＢＬ４を挟んでゲートスイッチ（ＧＳＷ）が右側に配置され、バックゲートスイッチ（ＢＧＳＷ）が左側に配置されるレイアウトを示す。かかる配置により、バックゲートスイッチ（ＢＧＳＷ）は、表示領域１０６とゲートスイッチ（ＧＳＷ）の間に設けられている。ゲートスイッチ（ＧＳＷ）は、一組のｐチャネル型ＴＦＴとｎチャネル型ＴＦＴによるアナログスイッチにより形成される。ゲートスイッチ（ＧＳＷ）のｎチャネル型ＴＦＴのゲート電極は対応するシフトレジスタＳ／Ｒから出力される選択信号ＳＲを伝達する信号線が接続され、ｐチャネル型ＴＦＴのゲート電極には対応するシフトレジスタＳ／Ｒから出力される反転信号ｘＳＲを伝達する信号線が接続される。ｎチャネル型ＴＦＴのゲート電極及びｐチャネル型ＴＦＴのゲート電極は、それぞれ櫛歯状のパターンで形成される。ｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴにより形成されるアナログスイッチはゲート線ＧＬ及びバックゲート線ＢＧＬの組に対応して設けられ、入力側（ｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴのソース電極及びドレイン電極の一方）がイネーブル信号線ＥＮＢＬ１～ＥＮＢＬ４のいずれかに接続され、出力側（ｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴのソース電極及びドレイン電極の他方）がバックゲートスイッチ（ＢＧＳＷ）のインバータに接続される。本実施形態において、ｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴはそれぞれボトムゲート型トランジスタであり、ゲート電極のパターンと選択信号ＳＲ／反転信号ｘＳＲを伝送する信号線とは絶縁層を挟んで異なる層に形成されるため、これらはコンタクトホールを介して電気的に接続される。
バックゲートスイッチ（ＢＧＳＷ）は、ゲートスイッチ（ＧＳＷ）側からゲート線ＧＬ及びバックゲート線ＢＧＬ側に向けて、インバータ９０３、Ｖｇｌトランジスタ９０５、スルートランジスタ９０３の順で配置される。
バックゲートスイッチ（ＢＧＳＷ）のインバータ９０３は、一対のｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴで構成される。インバータ９０３を構成するｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴのゲート電極（インバータ９０３の入力端）は、ゲートスイッチ（ＧＳＷ）の出力信号線がそのまま延びて形成される。
インバータ９０３は、ｐチャネル型ＴＦＴが高電位電源線Ｖｇｈと接続され、ｎチャネル型ＴＦＴが低電位電源線Ｖｇｌと接続される。インバータ９０３の出力信号線はＶｇｌトランジスタ９０５のゲート電極と接続される。この出力信号線は、ボトムゲート型のＴＦＴで形成されるＶｇｌトランジスタ９０５のゲート電極と接続するために、該ゲート電極を形成する導電層によって形成される信号線により低電位電源線Ｖｇｌと交差するように設けられる。Ｖｇｌトランジスタ９０５の入力（ソース電極及びドレイン電極の一方）は、Ｖｇｌ電源線に電気的に接続される。Ｖｇｌトランジスタ９０５の出力（ソース電極及びドレイン電極の他方）は、対応するバックゲート線ＢＧＬに電気的に接続される。
バックゲートスイッチ（ＢＧＳＷ）のスルートランジスタ９０１のゲート電極は、対応するインバータ９０３の入力端、すなわちｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴのゲート電極と接続される。スルートランジスタ９０１の入力（ソース電極及びドレイン電極の一方）は、バックゲート電圧Ｖｂ１～Ｖｂ４のいずれかを伝送するバックゲート電圧供給線ＶｂＬ１～ＶｂＬ４と接続され、出力（ソース電極及びドレイン電極の他方）は、バックゲート線ＢＧＬに電気的に接続される。スルートランジスタ９０１とＶｇｌトランジスタ９０５とは、互いに隣接して設けられてもよく、スルートランジスタ９０１のソース電極及びドレイン電極の他方と、Ｖｇｌトランジスタ９０５のソース電極及びドレイン電極の他方とは、共通であってもよい。また、スルートランジスタ９０１は、バックゲート電圧供給線に隣接して設けられてもよい。
図１１は、図１の右側に示すバックゲート電圧生成回路１２２のレイアウトの一例を示す平面図である。図１１では、４つのバックゲート電圧生成回路１２２ａ～１２２ｄを示している。バックゲート電圧生成回路１２２ａ～１２２ｄは、同一の構成を有するため、ここでは、バックゲート電圧生成回路１２２ａについて、図１１を参照して説明する。
バックゲート電圧生成回路１２２ａは、イネーブル信号線ＥＮＢＬ１～ＥＮＢＬ４側からバックゲート電圧供給線ＶｂＬ１～ＶｂＬ４側に向けてインバータ９０７、コンデンサ９０９、チャージトランジスタ９１１及び電圧調整トランジスタ９１３の順で配置される。
インバータ９０７は、一対のｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴで構成される。インバータ９０７を構成するｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴのゲート電極（インバータ９０７の入力端）は、イネーブル信号線ＥＮＢＬ１～ＥＮＢＬ４のいずれかに接続される。バックゲート電圧生成回路１２２ａのインバータ９０７を構成するｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴのゲート電極は、イネーブル信号線ＥＮＢＬ１に接続される。インバータ９０７は、ｐチャネル型ＴＦＴが高電位電源線Ｖｇｈと接続され、ｎチャネル型ＴＦＴが低電位電源線Ｖｇｌと接続される。インバータ９０７の出力信号線は、コンデンサ９０９を構成する一方の電極に接続される。
コンデンサ９０９を構成する一方の電極は、インバータ９０７の出力信号線に接続される。コンデンサ９０９を構成する他方の電極は、コンデンサ９０９の一方の電極の長手方向に沿うように延長されて、該一方の電極を挟むように配置される。コンデンサ９０９の他方の電極は、コンデンサ９０９の出力信号線に接続される。
チャージトランジスタ９１１は、コンデンサ９０９に隣接して配置される。延長されたコンデンサ９０９の出力信号線は、チャージトランジスタ９１１のゲート電極としても機能する。チャージトランジスタ９１１の入力（ソース電極及びドレイン電極の一方）は、Ｖｇｌ電源線に電気的に接続される。コンデンサ９０９を構成する、延長された他方の電極は、チャージトランジスタ９１１の出力（ソース電極及びドレイン電極の他方）としても機能する。
電圧調整トランジスタ９１３の入力（ソース電極及びドレイン電極の一方）及びゲート電極は、Ｖｇｌ電源線に電気的に接続される。詳細には、電圧調整トランジスタ９１３のゲート電極は、Ｖｇｌ電源線に接続される電圧調整トランジスタ９１３の入力（ソース電極及びドレイン電極の一方）とコンタクトホールを介して接続することにより、Ｖｇｌ電源線に電気的に接続される。電圧調整トランジスタ９１３の出力（ソース電極及びドレイン電極の他方）は、コンデンサ９０９の出力信号線に電気的に接続される。電圧調整トランジスタ９１３の出力（ソース電極及びドレイン電極の他方）は、バックゲート電圧Ｖｂを伝送するバックゲート電圧供給線ＶｂＬ１がそのまま延びて形成される。
図１１に示すように、インバータ９０７は、Ｖｇｈ電源線とＶｇｌ電源線との間に配置される。また、コンデンサ９０９とチャージトランジスタ９１１とは、Ｖｇｌ電源線と別のＶｇｌ電源線との間に配置される。コンデンサ９０９の一方の電極（コンデンサの一端）は、インバータ９０７を構成するｐ型チャネルＴＦＴ及びｎ型チャネルＴＦＴのゲート電極、チャージトランジスタ９１１のゲート電極、及び電圧調整トランジスタ９１３のゲート電極を形成する工程と同一の工程で形成することができる。また、電圧調整トランジスタ９１３のチャネル幅は、バックゲート電圧生成回路１２２ａを構成する他のトランジスタのチャネル幅よりも大きいことが好ましい。これは、後述するように、電圧調整トランジスタ９１３は、１水平（１Ｈ）期間中に低いマイナス電位から所定の電位まで放電するためである。バックゲート電圧生成回路１２２ａを構成するトランジスタのチャネル幅の大小関係は、電圧調整トランジスタ９１３＞チャージトランジスタ９１１≧インバータ９０７であってもよい。
図１２は、ゲート線ＧＬ５に印加されるゲート電圧、及び対応するバックゲート線ＢＧＬ５に印加されるバックゲート電圧のタイミングチャートである。図１３Ａ～図１３Ｅは、図１２におけるタイミングｔ１，ｔ２，ｔ３，ｔ４，ｔ５におけるバックゲート電圧生成回路の挙動を説明するための等価回路図である。図１２及び図１３Ａ～図１３Ｅを参照して、バックゲート電圧生成回路１２２により生成されるバックゲート電圧について説明する。
図１３Ａは、図１２におけるタイミングｔ１におけるバックゲート電圧生成回路１２２ａの状態を示す等価回路図である。タイミングｔ１は、１段目のシフトレジスタＳ／Ｒ１にハイレベルのイネーブル信号ＥＮＢ１が印加された直後のタイミングに該当する。図１３Ａに示すように、タイミングｔ１では、インバータの入力端にはハイレベル（Ｖｇｈ）のイネーブル信号ＥＮＢ１が印加され、出力端からはロウレベル（Ｖｇｌ）の反転信号ｘｉｎが出力される。ノードＮ１の電位はＶｇｌであり、チャージトランジスタ９１１はオフ状態である。また、電圧調整トランジスタ９１３のソース及びドレイン電極の一方の側にあるノードＮ２の電位はＶｇｌであるため、電圧調整トランジスタ９１３もオフ状態である。また、コンデンサは０Ｖのままの状態である。電圧生成回路１２２ａの出力ノードの電位は、Ｖｇｌである。
図１３Ｂは、図１２におけるタイミングｔ２におけるバックゲート電圧生成回路１２２ａの状態を示す等価回路図である。タイミングｔ２は、１段目のシフトレジスタＳ／Ｒ１に印加されるイネーブル信号ＥＮＢ１がロウレベルとなった直後のタイミングに該当する。図１３Ｂに示すように、タイミングｔ２では、インバータの入力端に入力されていたイネーブル信号ＥＮＢ１がロウレベル（Ｖｇｈ）になり、出力端からはハイレベル（Ｖｇｈ）の反転信号ｘｉｎが出力される。ノードＮ１の電位はＶｇｈとなり、チャージトランジスタ９１１がオンになり、コンデンサ９０９の充電が開始される。電圧調整トランジスタ９１３はオフ状態のままである。その結果、タイミングｔ２において電圧生成回路１２２ａの出力ノードの電位はＶｇｈとなる。
図１３Ｃは、図１２におけるタイミングｔ３におけるバックゲート電圧生成回路１２２ａの状態を示す等価回路図である。タイミングｔ３は、２段目のシフトレジスタＳ／Ｒ２の駆動期間が始まる直前のタイミングに該当する。図１３Ｃに示すように、タイミングｔ３では、充電されたコンデンサ９０９がＶｇｈ－Ｖｔｈの電圧に充電される。ノードＮ１の電位が下がるため、チャージトランジスタ９１１がオフする。タイミングｔ３では、電圧生成回路１２２ａの出力ノードの電位が、Ｖｇｌ＋Ｖｔｈとなる。
図１３Ｄは、図１２におけるタイミングｔ４におけるバックゲート電圧生成回路１２２ａの状態を示す等価回路図である。タイミングｔ４は、２段目のシフトレジスタＳ／Ｒ２にハイレベルのイネーブル信号ＥＮＢ１が印加された直後のタイミングに該当する。図１３Ｄに示すように、タイミングｔ４では、インバータの入力端にはハイレベル（Ｖｇｈ）のイネーブル信号ＥＮＢ１が印加され、出力端からはロウレベル（Ｖｇｌ）の反転信号ｘｉｎが出力され、ノードＮ２の電位が下がり、電圧調整トランジスタ９１３がオンとなる。電圧生成回路１２２ａの出力ノードの電位は、Ｖｇｌ＋Ｖｔｈ－（Ｖｇｈ－Ｖｇｌ）となる。また、コンデンサの放電が開始される。
図１３Ｅは、図１２におけるタイミングｔ５におけるバックゲート電圧生成回路１２２ａの状態を示す等価回路図である。タイミングｔ５は、２段目のシフトレジスタＳ／Ｒ２に印加されるイネーブル信号ＥＮＢ１がロウレベルになる直前のタイミングに該当する。図１３Ｅに示すように、タイミングｔ５では、コンデンサ９０９の電圧はＶｔｈとなる。電圧生成回路１２２ａの出力ノードの電位は、Ｖｇｌ－Ｖｔｈとなり、電圧調整トランジスタ９１３がオフとなる。
バックゲート線ＢＧＬ５に対応するバックゲートスイッチ（ＢＧＳＷ）では、ゲート線ＧＬ５に印加されるゲート電圧、即ちイネーブル信号ＥＮＢ１がロウレベル（Ｖｇｌ）のとき、バックゲートスイッチ（ＢＧＳＷ）の出力ノードには、Ｖｇｌ電源線からＶｇｌトランジスタを介してＶｇｌが供給される。このため、バックゲート線ＢＧＬ５に印加されるバックゲート電圧Ｖｂｇの電位はＶｇｌである。ゲート線ＧＬ５に印加されるゲート電圧Ｖｇがハイレベル（Ｖｇｈ）のとき、バックゲート電圧生成回路１２２ａの出力ノードから出力されたバックゲート電圧（Ｖｂｇ）がバックゲートスイッチ（ＢＧＳＷ）のスルートランジスタ９０１を介して供給されてバックゲート線ＢＧＬ５に出力される。
図１４は、本実施形態におけるバックゲート電圧（Ｖｂｇ）が適用された場合（本実施形態）の画像信号の電位の変化と、バックゲート電圧（Ｖｂｇ）が適用されない場合（従来例）の画像信号の電位の変化を説明するための図である。
図１４を参照すると、バックゲート電圧（Ｖｂｇ）が適用されない場合（従来例）、ゲート線ＧＬに印加されるゲート電圧Ｖｇがロウレベルに下がる際、画素１０４におけるトランジスタのゲート電極４０７と、ソース又はドレイン電極４１１（画素電極側の電極）との間の寄生容量に起因して画素電位が僅かに下がる、いわゆるフィードスルーが発生する。尚、ここで、画素電位は、図２におけるノードＴｐの電位に対応する。フィードスルーは、フリッカ現象の原因となり表示品質を低下させる。一方、バックゲート電圧（Ｖｂｇ）が適用される場合（本実施形態）、バックゲート線ＢＧＬ（遮光層４０３）に印加されたバックゲート電圧（Ｖｂｇ）がロウレベルのゲート電圧（Ｖｇｌ）よりも低い電位から、ロウレベルのゲート電圧（Ｖｇｌ）と同電位に変化することにより、フィードスルーを相殺することができる。これにより、表示画像のフリッカを防止し、表示品質を向上させることができる。
また、このような構成にすることにより、共通電極２０５に印加される共通電圧Ｖｃｏｍの電位をＧＮＤ電位等の固定電位で維持することができる。さらに、本実施形態では、ゲート電極４０７の下に設けられる遮光層４０３がバックゲート線ＢＧＬを兼ねるため、画素１０４の開口率が低下せず、表示装置を高精細化することができる。
本実施形態においては、各シフトレジスタＳ／Ｒによって４つのイネーブル信号ＥＮＢ１～ＥＮＢ４から１つのイネーブル信号ＥＮＢが選択されて対応するゲートスイッチ（ＧＳＷ）に順次供給されている。しかしながら、イネーブル信号ＥＮＢの数は、４つに限定されるわけではなく１つ以上であればよい。イネーブル信号ＥＮＢが１つである場合、各ゲート線ＧＬに対応してシフトレジスタＳ／Ｒが設けられてもよい。イネーブル信号ＥＮＢが２つ以上である場合、本実施形態と同様に、各シフトレジスタＳ／Ｒによって１つのイネーブル信号ＥＮＢが選択されて対応するゲートスイッチ（ＧＳＷ）に順次供給されることができる。
＜変形例＞
本実施形態では、図７及び図９Ａを参照してバックゲートスイッチ（ＢＧＳＷ）の構成を説明したが、バックゲートスイッチ（ＢＧＳＷ）の構成はこれに限定されるわけではない。
図１５は、ゲートスイッチ（ＧＳＷ）及びバックゲートスイッチ（ＢＧＳＷ）の構成の別の一例を示した回路図である。図１５において、ゲートスイッチ（ＧＳＷ）の構成は、図７に示したゲートスイッチ（ＧＳＷ）の構成と同一である。一方、バックゲートスイッチ（ＢＧＳＷ）の構成は、図７及び図９Ａに示したバックゲートスイッチ（ＢＧＳＷ）の構成とは異なる。具体的には、図１５に示したように、バックゲートスイッチ（ＢＧＳＷ）はインバータで構成することもできる。このような構成では、ゲートスイッチ（ＧＳＷ）からゲート線ＧＬに出力されるゲート電圧を単純に反転させた電圧がバックゲート線ＢＧＬに供給される。この場合においても、上述した第１実施形態と同様に、フィードスルーを相殺することができる。また、図１５に示した回路例では、バックゲート電圧生成回路１２２を省略することができ、表示装置１００のレイアウトの自由度を高くすることができる。
また、画素１０４において、バックゲート線ＢＧＬ（遮光層４０３）と導電層４１５（スイッチング素子２０１であるＴＦＴのソース及びドレイン電極のうちの一方）との間の寄生容量を適切に形成するために、導電層４１５とバックゲート線ＢＧＬ（遮光層４０３）とが互いに重畳する領域の面積を広げることが好ましい。
図１６Ａ及び図１６Ｂは、画素１０４のレイアウトの別の一例を示す平面図である。図１６Ａ及び図１６Ｂでは、バックゲート線ＢＧＬと重畳するように、スイッチング素子２０１のソース電極及びドレイン電極のうちの画素電極側の電極となる導電層４１５は、バックゲート線ＢＧＬが延長される方向と平行に延在する延長部４１５ａを含む。これにより、導電層４１５とバックゲート線ＢＧＬとの重畳する領域の面積を広げることができ、当該導電層４１５とバックゲート線ＢＧＬとの間の容量を調整することができる。図１６Ａに示すように、導電層４１５は、バックゲート線ＢＧＬが延長される方向と平行に両方向に延在される延長部４１５ａを含んでもよい。また、図１６Ｂに示すように、導電層４１５はバックゲート線ＢＧＬが延長される方向と平行に一方の方向に延在される延長部４１５ａを含んでもよい。
以上に述べた実施形態では、表示装置が液晶表示装置である場合を説明した。しかしながら、本発明の実施形態に係る表示装置は、液晶表示装置に限定されるわけではない。
［実施形態２］
本発明の別の実施形態に係る表示装置の構成を説明する。ここでは、一例として、本発明の一実施形態に係る表示装置が有機ＥＬ表示装置である場合を説明する。
図１７は、本発明の第２実施形態に係る表示装置７００の構成の一例を示す概略図である。表示装置７００は基板７０２を有し、その上にパターニングされた種々の絶縁層、半導体層、導電層を有する。これらの絶縁層、半導体層、導電層により、複数の画素７０４や画素７０４を駆動するための駆動回路（ゲート線駆動回路７０８、データ線駆動回路７１０、バックゲート電圧生成回路７２２）が設けられる。複数の画素７０４は周期的に配置され、これらによって表示領域７０６が定義される。各画素７０４には有機電界発光素子（有機ＥＬ素子）７６０が設けられる。
ゲート線駆動回路７０８、データ線駆動回路７１０、及びバックゲート電圧生成回路７２２は、表示領域７０６の周囲を取り囲む周辺領域に配置される。表示領域７０６やゲート線駆動回路７０８、データ線駆動回路７１０、バックゲート電圧生成回路７２２からはパターニングされた導電膜で形成される種々の配線（図示せず）が基板７０２の一辺へ延び、配線は基板７０２の端部付近で露出されて信号端子７１６、電源端子７１８、７２０などの端子を形成する。これらの端子はフレキシブル印刷回路基板（ＦＰＣ）７１４と電気的に接続される。
本実施形態では、ＦＰＣ７１４上に、半導体基板上に形成された集積回路を有する駆動ＩＣ７１２が搭載される。駆動ＩＣ７１２、ＦＰＣ７１４を介して外部回路（図示せず）から画像信号、クロック信号、などの画素７０４の駆動に必要な各種信号が供給される。これらの信号は信号端子７１６を通してゲート線駆動回路７０８、データ線駆動回路７１０、バックゲート電圧生成回路７２２に供給される。
＜画素の構成＞
画素７０４の構成について、図１８を参照して説明する。図１８は、画素７０４の等価回路を示す概略図と画素７０４の等価回路の拡大図である。画素７０４は、選択トランジスタ７０５、駆動トランジスタ７０７及び有機ＥＬ素子７６０を含む。
本実施形態において、選択トランジスタ７０５及び駆動トランジスタ７０７は、薄膜トランジスタ（ＴＦＴ）である。選択トランジスタ７０５のゲート電極は、ゲート線ＧＬ（ＧＬ１～ＧＬｍ；ｍは１以上の整数）に接続され、ゲート線ＧＬを介してゲート電圧が供給される。選択トランジスタ７０５のソース及びドレイン電極の一方は映像信号が供給されるデータ線ＤＬ（ＤＬ１～ＤＬｎ；ｎは１以上の整数）に接続され、ソース及びドレイン電極の他方は、駆動トランジスタ７０７のゲート電極に電気的に接続される。駆動トランジスタ７０７のソース電極は、電源Ｖｄｄを供給する電源線に接続される。駆動トランジスタ７０７のドレイン電極は、有機ＥＬ素子７６０のアノードに接続される。バックゲート線ＢＧＬ（ＢＧＬ１～ＢＧＬｍ）には、ゲート線ＧＬに供給されるゲート電圧の電位と逆相の電位を有するバックゲート電圧が供給される。
以上に述べた画素７０４の回路例は一例であって、本実施形態の表示装置７００の画素７０４の構成は、図１８に示した回路構成に限定されるわけではない。
図１９は、隣接する二つの画素７０４（７０４ａ及び７０４ｂ）にわたる断面模式図である。各画素７０４には画素回路が形成される。画素回路の構成は任意であり、図１９では駆動トランジスタ７０７、保持容量７３０、付加容量７５０、及び有機ＥＬ素子７６０が示されている。
基板７０２は、ガラス基板などの絶縁性の基板である。基板７０２上には、遮光層７０３が設けられる。遮光層７０３は、バックゲート線ＢＧＬを兼ねる。遮光層７０３（バックゲート線ＢＧＬ）は、ゲート線ＧＬと平行に延長され、各行の画素７０４に共通して設けられる。遮光層７０３は、導電性の材料により形成される。遮光層７０３に用いられる導電性材料は、金属であってもよく、例えば、Ｃｕ、Ａｌ、Ｗ、Ｍｏやこれらの合金を含んでもよい。
画素回路に含まれる各素子は遮光層７０３上に設けられたアンダーコート層７０９を介して基板７０２の上に設けられる。駆動トランジスタ７０７は、半導体層７１３、ゲート絶縁膜７１５、ゲート電極７１７、ソース電極７２１、及びドレイン電極７２３を含む。ゲート電極７１７は、ゲート絶縁膜７１５を介して半導体層７１３の少なくとも一部と交差するように配置される。ゲート電極７１７は、ゲート線ＧＬが兼ねる。ゲート電極７１７は、遮光層７０３と重畳するように設けられる。半導体層７１３は、ドレイン領域７１３ａ、ソース領域７１３ｂ、及びチャネル７１３ｃを有する。チャネル７１３ｃは、半導体層７１３とゲート電極７１７とが重なる領域である。
容量電極７３２はゲート電極７１７と同一の層に存在し、ゲート絶縁膜７１５を介してドレイン領域７１３ａと重なる。ゲート電極７１７及び容量電極７３２の上には層間絶縁膜７１９が設けられる。層間絶縁膜７１９及びゲート絶縁膜７１５には、ソース領域７１３ｂ及びドレイン領域７１３ａに達する開口がそれぞれ形成されている。これらの開口の内部にソース電極７２１及びドレイン電極７２３が配置される。ドレイン電極７２３は、層間絶縁膜７１９を介して容量電極７３２と重なる。ドレイン領域７１３ａ、容量電極７３２、及びそれらの間のゲート絶縁膜７１５、並びに、容量電極７３２、ドレイン電極７２３、及びそれらの間の層間絶縁層７１９によって保持容量７３０が形成される。
駆動トランジスタ７０７及び保持容量７３０の上には平坦化層７４０が設けられる。平坦化層７４０は、ドレイン電極７２３に達する開口を有している。この開口と平坦化層７４０の上面の一部を覆う接続電極７４２がドレイン電極７２３と接するように設けられる。平坦化層７４０上には付加容量電極７５２が設けられている。接続電極７４２及び付加容量電極７５２を覆うように容量絶縁膜７５４が設けられている。容量絶縁膜７５４は、平坦化層７４０の開口において接続電極７４２の一部を露出する。これにより、接続電極７４２を介し、有機ＥＬ素子７６０の画素電極７６２とドレイン電極７２３とが電気的に接続される。容量絶縁膜７５４には開口７５６が設けられている。容量絶縁膜７５４の上に設けられた隔壁７５８と平坦化層７４０とは、開口７５６を介して接触する。この構成によって、開口７５６を通して平坦化層７４０中の不純物を除去することができ、画素回路や有機ＥＬ素子７６０の信頼性を向上させることができる。なお、接続電極７４２や開口７５６の形成は任意である。
容量絶縁膜７５４の上には、接続電極７４２及び付加容量電極７５２を覆うように、画素電極７６２が設けられる。容量絶縁膜７５４は付加容量電極７５２と画素電極７６２との間に設けられている。この構造によって付加容量７５０が構成される。画素電極７６２は、付加容量７５０及び有機ＥＬ素子７６０によって共有される。画素電極７６２の上には、画素電極７６２の端部を覆う隔壁７５８が設けられる。
有機ＥＬ素子７６０は、画素電極７６２、ＥＬ層７６４、及び対向電極７７２を含む。ＥＬ層７６４及び対向電極７７２は、画素電極７６２及び隔壁７５８を覆うように設けられている。図１７に示す例では、ＥＬ層７６４は、ホール注入・輸送層７６６、発光層７６８（発光層７６８ａ、７６８ｂ）、及び電子注入・輸送層７７０を有している。ホール注入・輸送層７６６及び電子注入・輸送層７７０は複数の画素７０４に共通に設けられ、複数の画素７０４に共有される。同様に、対向電極７７２は複数の画素７０４を覆い、複数の画素７０４によって共有される。一方、発光層７６８は各画素７０４に対して個別に設けられている。
画素電極７６２及び対向電極７７２、並びに、ＥＬ層７６４の各々の構造及び材料としては、公知のものを適用することができる。例えばＥＬ層７６４は、上記の構成以外にホールブロック層、電子ブロック層、及び励起子ブロック層など、種々の機能層を有していてもよい。
ＥＬ層７６４の構造は、複数の画素７０４間で同一でもよく、隣接する画素７０４間で構造の一部が異なっていてもよい。例えば隣接する画素７０４間で発光層７６８の構造又は材料が異なり、他の層は同一の構造を有するよう、画素７０４が構成されていてもよい。
有機ＥＬ素子７６０を含む画素７０４においても、第１実施形態で述べた液晶表示装置における画素と同様に、ゲート電圧Ｖｇがロウレベルに下がる際、図１７に示したノードＴｐの電位が低下するフィードスルーが発生する。このフィードスルーを相殺するために、バックゲート線ＢＧＬ（遮光層７０３）にゲート電圧Ｖｇとは逆相のバックゲート電圧Ｖｂｇを印加する。これにより、表示画像のフリッカを防止し、表示品質を向上させることができる。尚、バックゲート電圧Ｖｂｇについては、第１実施形態で述べた液晶表示装置１００の画素１０４に印加されるバックゲート電圧Ｖｂｇと同様であるため、本実施形態において詳細な説明は省略する。
上述した各実施形態の表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１００，７００・・・表示装置、１０２，７０２・・・基板、１０４，７０４・・・画素、１０６，７０６・・・表示領域、１０８，７０８・・・ゲート線駆動回路，１１０，７１０・・・データ線駆動回路，１１２・・・駆動ＩＣ、１１４・・・ＦＰＣ、１１６，２１６・・・信号端子、１１８，１２０，２１８，７２０・・・電源端子、１１２，７２２・・・バックゲート電圧生成回路、９０１・・・スルートランジスタ、９０３・・・インバータ、９０５・・・Ｖｇｌトランジスタ、９０７・・・インバータ、９０９・・・コンデンサ、９１１・・・チャージトランジスタ、９１３・・・電圧調整トランジスタ

Claims (11)

  1. 複数の画素を含む表示部と、
    前記複数の画素を駆動するためのゲート電圧を供給する第１駆動回路と、
    前記複数の画素と前記第１駆動回路を接続して、前記ゲート電圧を前記複数の画素に供給するゲート線と、
    前記画素の輝度に対応する駆動電圧を供給する第２駆動回路と、
    前記複数の画素と前記第２駆動回路を接続して、前記駆動電圧を前記複数の画素に供給するデータ線と、
    前記ゲート電圧と逆相のバックゲート電圧を生成するバックゲート電圧生成回路と、
    前記ゲート線と平行に延長され、前記複数の画素に前記バックゲート電圧を供給するバックゲート線と、
    を含む表示装置。
  2. 前記バックゲート線と前記ゲート線とは、少なくとも一部が重畳する、請求項１に記載の表示装置。
  3. 前記複数の画素の各々は、液晶素子を含む、請求項１又は２に記載の表示装置。
  4. 前記表示部は、
    アレイ基板と、
    前記アレイ基板と対向するカラーフィルタ基板と、
    前記アレイ基板と前記カラーフィルタ基板との間に設けられた液晶層と、
    を含み、
    前記アレイ基板は、
    基板と、
    前記基板上に設けられた前記バックゲート線と、
    前記バックゲート線上に設けられ、前記ゲート線に接続されたゲート電極と、前記ゲート電極上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられた半導体層と、前記半導体層上に設けられ、前記半導体層に接続された導電層とを含むスイッチ素子と、
    前記半導体層上に設けられ、所定の電圧が供給される第１電極と、
    前記第１電極上に絶縁層を介して設けられ、前記導電層に接続する第２電極と、を含み、
    前記カラーフィルタ基板は、前記アレイ基板と対向する側の面に設けられたカラーフィルタ層を含む、請求項３に記載の表示装置。
  5. 前記導電層の一部は、前記バックゲート線と少なくとも一部が重畳する、請求項４に記載の表示装置。
  6. 前記導電層は、前記バックゲート線の延長方向と平行に延在する延長部を含む、請求項５に記載の表示装置。
  7. 前記複数の画素の各々は、有機電界発光素子を含む、請求項１又は２に記載の表示装置。
  8. 前記第１駆動回路は、複数段のシフトレジスタを含み、
    前記複数のシフトレジスタの各々は、タイミング信号に基づいて、１つ以上のゲート線に前記ゲート電圧を順次供給する、請求項１乃至７のいずれか一項に記載の表示装置。
  9. 前記バックゲート電圧は、ロウレベルの前記ゲート電圧の電位よりも低い電位である、請求項１乃至８のいずれか一項に記載の表示装置。
  10. 複数の画素を含む表示部と、前記複数の画素と第１駆動回路を接続して、ゲート電圧を前記複数の画素に供給するゲート線と、駆動電圧を前記複数の画素に供給するデータ線と、前記ゲート線と平行に延長され、前記ゲート電圧と逆相のバックゲート電圧を前記複数の画素に供給するバックゲート線と、を含む表示装置の駆動方法であって、
    前記駆動方法は、
    前記ゲート電圧がハイレベルからロウレベルに下がる際に、前記バックゲート電圧を前記バックゲート線に供給することを含む、表示装置の駆動方法。
  11. 前記前記バックゲート電圧は、前記ゲート電圧の前記ロウレベルの電位よりも低い電位である、請求項１０に記載の表示装置の駆動方法。
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