KR20220043993A - 표시 장치 및 그의 제조 방법 - Google Patents

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채경태
김기범
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Abstract

본 발명의 일 실시예에 의한 표시 장치는, 표시 영역을 포함한 베이스 층; 상기 표시 영역의 각 화소 영역에 배치된 도전 패턴을 포함한 회로층; 상기 회로층 상에 배치되며, 상기 도전 패턴 상의 컨택부에서 개구된 제1 절연막; 상기 제1 절연막 상에 배치되며, 상기 컨택부에 대응하는 제1 개구부를 포함한 반사막; 상기 반사막 상에 배치되며, 상기 제1 개구부와 중첩되는 제2 개구부를 포함한 제2 절연막; 및 상기 제2 절연막 상에 배치되어 상기 컨택부를 통해 상기 도전 패턴에 연결되며, 상기 반사막과 중첩되는 제1 전극, 제2 전극 및 발광 소자를 포함한 표시층을 포함한다. 상기 컨택부에서, 상기 반사막은 상기 제2 절연막보다 넓게 개구되고, 상기 제2 절연막의 상기 제2 개구부 주변의 둘레 영역이, 상기 반사막의 상기 제1 개구부 주변의 둘레 영역을 커버한다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명의 실시예는 표시 장치 및 그의 제조 방법에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 이루고자 하는 기술적 과제는, 발광 소자를 포함한 화소의 전면 출광 효율을 확보하면서도 제조 효율을 개선할 수 있는 표시 장치 및 그의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 의한 표시 장치는, 표시 영역을 포함한 베이스 층; 상기 표시 영역의 각 화소 영역에 배치된 도전 패턴을 포함한 회로층; 상기 회로층 상에 배치되며, 상기 도전 패턴 상의 컨택부에서 개구된 제1 절연막; 상기 제1 절연막 상에 배치되며, 상기 컨택부에 대응하는 제1 개구부를 포함한 반사막; 상기 반사막 상에 배치되며, 상기 제1 개구부와 중첩되는 제2 개구부를 포함한 제2 절연막; 및 상기 제2 절연막 상에 배치되어 상기 컨택부를 통해 상기 도전 패턴에 연결되며, 상기 반사막과 중첩되는 제1 전극, 제2 전극 및 발광 소자를 포함한 표시층을 포함한다. 상기 컨택부에서, 상기 반사막은 상기 제2 절연막보다 넓게 개구되고, 상기 제2 절연막의 상기 제2 개구부 주변의 둘레 영역이, 상기 반사막의 상기 제1 개구부 주변의 둘레 영역을 커버한다.
상기 컨택부에서, 상기 제2 절연막은 상기 반사막의 측면을 포함한 표면을 완전히 커버할 수 있다.
상기 도전 패턴은, 금속막과, 상기 금속막 상의 투명 도전막을 포함한 다중층으로 구성될 수 있다.
상기 컨택부에서, 상기 제1 전극이 상기 투명 도전막의 상부면에 직접 접촉되어 상기 도전 패턴에 연결될 수 있다.
상기 반사막은, 적어도 한 종류의 금속 또는 합금을 포함하는 금속막으로 구성될 수 있다.
상기 반사막은, 상기 각 화소 영역 내에 위치한 적어도 하나의 컨택부 각각에 대응하는 제1 개구부들을 포함할 수 있다. 상기 제2 절연막은, 상기 제1 개구부들이 위치한 모든 지점에서, 각각의 제1 개구부와 중첩되는 제2 개구부들을 포함할 수 있다.
상기 제2 절연막은, 상기 컨택부에서 상기 제1 절연막 및 상기 반사막에 비해 완만한 경사를 가지도록 개구될 수 있다.
상기 반사막은, 상기 제1 전극 및 상기 제2 전극 각각의 적어도 일 영역과 상기 발광 소자가 배치된 발광 영역의 하부를 완전히 커버할 수 있다.
상기 제1 전극 및 상기 제2 전극 각각은 투명 도전 물질로 구성될 수 있다.
상기 제1 전극 및 상기 제2 전극은 상기 제2 절연막 상에 서로 이격되어 배치될 수 있다. 상기 발광 소자는 상기 제1 전극 및 상기 제2 전극의 사이에 정렬될 수 있다.
상기 표시층은, 상기 발광 소자의 제1 단부를 상기 제1 전극에 연결하는 제1 컨택 전극; 및 상기 발광 소자의 제2 단부를 상기 제2 전극에 연결하는 제2 컨택 전극을 더 포함할 수 있다.
상기 회로층은, 상기 각 화소 영역에 배치된 회로 소자들 및 배선들을 포함할 수 있다. 상기 도전 패턴은, 상기 회로 소자들 중 적어도 하나와 상기 제1 전극을 연결하는 브릿지 패턴; 및 상기 제2 전극에 연결되는 전원선 중 적어도 하나를 포함할 수 있다.
상기 컨택부는, 상기 브릿지 패턴 상에 위치되며, 상기 브릿지 패턴과 상기 제1 전극을 연결하기 위한 제1 컨택부; 및 상기 전원선 상에 위치되며, 상기 전원선과 상기 제2 전극을 연결하기 위한 제2 컨택부 중 적어도 하나를 포함할 수 있다.
상기 반사막은, 상기 각 화소 영역의 외곽 영역에서 끊겨 서로 분리된 복수의 분할 패턴들을 포함할 수 있다.
본 발명의 일 실시예에 의한 표시 장치의 제조 방법은, 베이스 층 상에, 각 화소의 회로 소자 및 상기 회로 소자에 연결되는 도전 패턴을 포함한 회로층을 형성하는 단계; 상기 회로층 상에, 제1 절연막, 반사막 및 제2 절연막을 순차적으로 형성하는 단계; 상기 도전 패턴에 대응하는 소정의 컨택부에서, 상기 반사막이 노출되도록 상기 제2 절연막을 식각하는 단계; 상기 제2 절연막을 마스크로 이용하여, 상기 도전 패턴이 노출되도록 상기 컨택부에서 상기 반사막 및 상기 제1 절연막을 순차적으로 식각하는 단계; 상기 제2 절연막의 리플로우 공정을 진행하여, 상기 컨택부에서 상기 반사막의 둘레를 상기 제2 절연막으로 커버하는 단계; 및 상기 제2 절연막 상에, 상기 컨택부를 통해 상기 도전 패턴에 연결되는 표시층을 형성하는 단계를 포함한다.
상기 반사막 및 상기 제1 절연막을 순차적으로 식각하는 단계는, 상기 제2 절연막을 마스크로 이용한 습식 식각을 통해 상기 반사막을 식각하는 단계; 및 상기 제2 절연막을 마스크로 이용한 건식 식각을 통해 상기 제1 절연막을 식각하는 단계를 포함할 수 있다.
상기 반사막을 식각하는 단계에서, 상기 반사막이 상기 제2 절연막보다 넓게 개구되도록 상기 반사막을 과식각할 수 있다.
상기 제2 절연막을 식각하는 단계는, 하프톤 마스크를 이용하여, 상기 컨택부에서 상기 반사막이 노출되도록 상기 제2 절연막을 전체 두께만큼 식각하고, 상기 각 화소의 외곽 영역에서 상기 제2 절연막을 일부 두께만큼만 식각하는 단계를 포함할 수 있다.
상기 반사막 및 상기 제1 절연막을 순차적으로 식각하는 단계와 상기 제2 절연막의 리플로우 공정을 진행하는 단계의 사이에, 상기 제2 절연막의 애싱 공정을 진행하여, 상기 각 화소의 외곽 영역에서 상기 반사막을 노출시키는 단계; 및 상기 제2 절연막을 마스크로 이용한 습식 식각을 통해, 상기 각 화소의 외곽 영역에서 상기 반사막이 끊어지도록 상기 반사막을 이차적으로 식각하는 단계를 더 포함할 수 있다.
상기 표시층을 형성하는 단계는, 상기 제2 절연막 상에, 상기 컨택부를 통해 상기 도전 패턴에 연결되는 제1 전극 및 제2 전극을 형성하는 단계; 상기 제1 전극 및 상기 제2 전극의 사이에 상기 발광 소자를 정렬하는 단계; 및 상기 발광 소자를 상기 제1 전극 및 상기 제2 전극의 사이에 연결하는 단계를 포함할 수 있다.
본 발명의 다양한 실시예들에 의한 표시 장치 및 그의 제조 방법에 따르면, 발광 소자를 포함한 화소의 전면 출광 효율을 확보하면서도, 마스크를 저감하여 제조 효율을 개선할 수 있다. 또한, 각 화소의 회로부와 발광부를 연결하는 컨택부의 전기적 안정성을 확보할 수 있다.
도 1a는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도이다.
도 1b 내지 도 1d는 도 1a의 발광 소자의 구성에 대한 서로 다른 실시예들을 나타내는 단면도들이다.
도 2a는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도이다.
도 2b는 도 2a의 발광 소자를 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 4a 및 도 4b는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 회로도이다.
도 5는 본 발명의 일 실시예에 의한 화소를 나타내는 평면도로서, 특히, 상기 화소의 회로층에 대한 레이아웃 실시예를 나타낸다.
도 6a 및 도 6b는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 평면도로서, 특히 상기 화소의 표시층에 대한 레이아웃 실시예, 및 상기 표시층의 하부에 배치되는 반사막을 나타낸다.
도 7은 본 발명의 일 실시예에 의한 표시 영역을 나타내는 평면도이다.
도 8a, 도 8b 및 도 9는 각각 본 발명의 일 실시예에 의한 표시 영역을 나타내는 단면도들이다.
도 10은 본 발명의 일 실시예에 의한 컨택부를 나타내는 평면도로서, 일 예로 도 8a, 도 8b 및 도 9의 각 컨택부에서의 반사막과 제2 절연막의 상호 배치 구조를 나타낸다.
도 11a 내지 도 11k는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 나타내는 단면도들이다.
도 12는 본 발명의 일 실시예에 의한 표시 영역을 나타내는 평면도이다.
도 13은 본 발명의 일 실시예에 의한 표시 영역을 나타내는 단면도이다.
도 14a 내지 도 14g는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 나타내는 단면도들이다.
도 15 및 도 16은 각각 본 발명의 일 실시예에 의한 표시 패널을 나타내는 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
한편, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1a는 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도이다. 그리고, 도 1b 내지 도 1d는 도 1a의 발광 소자(LD)의 구성에 대한 서로 다른 실시예들을 나타내는 단면도들이다. 도 1a 내지 도 1d에서는 원 기둥 형상의 막대형 발광 소자(LD)를 도시하였으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1a 내지 도 1d를 참조하면, 발광 소자(LD)는, 제1 반도체층(11) 및 제2 반도체층(13)과, 상기 제1 및 제2 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(11), 활성층(12) 및 제2 반도체층(13)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다.
발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치될 수 있다. 그리고, 발광 소자(LD)의 제2 단부(EP2)에는 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 막대 형상으로 제조된 막대형 발광 소자("막대형 발광 다이오드"라고도 함)일 수 있다. 본 명세서에서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 적어도 하나의 N형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double heterostructure)를 사용할 수 있다.
활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 적어도 하나의 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
일 실시예에서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향에서 서로 다른 길이(또는 두께)를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 긴 길이(또는 보다 두꺼운 두께)를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제2 단부(EP2)보다 제1 단부(EP1)에 더 가깝게 위치할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 이들을 감싸는 절연성 피막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12) 및/또는 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 소자(LD)는 도 1c에 도시된 바와 같이 제2 반도체층(13)의 일단 측에 배치되는 전극층(14)을 더 포함할 수 있다. 이 경우, 전극층(14)은 발광 소자(LD)의 제1 단부(EP1)에 위치할 수 있다.
또한, 발광 소자(LD)는 도 1d에 도시된 바와 같이 제1 반도체층(11)의 일단 측에 배치되는 다른 전극층(15)을 더 포함할 수도 있다. 일 예로, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에는 각각의 전극층들(14, 15)이 배치될 수 있다.
전극층들(14, 15)은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 전극층들(14, 15)은 쇼트키(Schottky) 컨택 전극일 수도 있다.
또한, 전극층들(14, 15)은 금속 또는 도전성 산화물을 포함할 수 있다. 일 예로, 전극층들(14, 15)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 이들의 산화물 또는 합금, ITO 등을 단독 또는 혼합하여 형성될 수 있다. 전극층들(14, 15) 각각에 포함된 물질은 서로 동일하거나 상이할 수 있다.
전극층들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 광이 전극층들(14, 15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 다른 실시예에서, 발광 소자(LD)에서 생성된 광이 전극층들(14, 15)을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 전극층들(14, 15)은 불투명 금속을 포함할 수도 있다.
일 실시예에서, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다.
발광 소자(LD)가 전극층들(14, 15)을 포함할 경우, 절연성 피막(INF)은 전극층들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 전극층들(14, 15)의 표면에 선택적으로 형성될 수 있다.
절연성 피막(INF)은 발광 소자(LD)의 길이(L) 방향 상에서 상기 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서, 제1 및 제2 반도체층들(11, 13) 및 전극층들(14, 15) 중 적어도 하나를 노출할 수 있다. 또는, 다른 실시예에서는, 발광 소자(LD)에 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 외주면을 커버하도록 절연성 피막(INF)이 제공되면, 상기 활성층(12)이 도시되지 않은 적어도 하나의 전극(일 예로, 화소의 제1 또는 제2 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다. 본 발명의 각 실시예를 설명함에 있어, "연결(또는, 접속)"이라 함은 물리적 및/또는 전기적인 연결(또는, 접속)을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 또는 간접적인 연결(또는, 접속)과, 일체형 또는 비일체형 연결(또는, 접속)을 포괄적으로 의미할 수 있다.
절연성 피막(INF)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연성 피막(INF)은, SiO2 또는 이로 확정되지 않은 실리콘 산화물(SiOx), Si3N4 또는 이로 확정되지 않은 실리콘 질화물(SiNx), Al2O3 또는 이로 확정되지 않은 알루미늄 산화물(AlxOy), 및 TiO2 또는 이로 확정되지 않은 타이타늄 산화물(TixOy) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 상기 절연성 피막(INF)은 다양한 절연 물질로 구성될 수 있다.
발광 소자(LD)의 표면에 절연성 피막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연성 피막(INF)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다. 이와 관련한 비제한적인 실시예로서, 소수성 재료를 이용하여 절연성 피막(INF) 자체를 소수성막으로 형성하거나, 절연성 피막(INF) 상에 소수성 재료로 이루어진 소수성 피막을 추가적으로 형성할 수 있다.
발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 발광 영역 내에 복수의 발광 소자들(LD)을 배치하고, 상기 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 2a는 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도이다. 그리고, 도 2b는 도 2a의 발광 소자(LD)를 나타내는 단면도이다.
실시예에 따라, 도 2a 및 도 2b에서는 도 1a 내지 도 1d에 도시된 발광 소자들(LD)과 상이한 구조의 발광 소자(LD), 일 예로 코어-쉘 구조의 발광 소자를 도시하였다. 즉, 본 발명에서 발광 소자(LD)의 종류, 구조 및/또는 형상 등은 다양하게 변경될 수 있다. 도 2a 및 도 2b의 실시예에서, 도 1a 내지 도 1d의 실시예들과 유사 또는 동일한 구성 요소(일 예로, 서로 상응하는 구성 요소)에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 2a 및 도 2b를 참조하면, 발광 소자(LD)는, 제1 반도체층(11) 및 제2 반도체층(13)과, 상기 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함한다. 실시예에 따라, 제1 반도체층(11)은 발광 소자(LD)의 중앙 영역에 배치되고, 활성층(12)은 제1 반도체층(11)의 적어도 일 영역을 감싸도록 상기 제1 반도체층(11)의 표면에 배치될 수 있다. 그리고, 제2 반도체층(13)은, 활성층(12)의 적어도 일 영역을 감싸도록 상기 활성층(12)의 표면에 배치될 수 있다.
또한, 발광 소자(LD)는, 제2 반도체층(13)의 적어도 일 영역을 감싸는 전극층(14), 및/또는 상기 발광 소자(LD)의 최외곽 표면에 배치되는 절연성 피막(INF)을 선택적으로 더 포함할 수 있다. 예를 들어, 발광 소자(LD)는, 제2 반도체층(13)의 적어도 일 영역을 감싸도록 상기 제2 반도체층(13)의 표면에 배치되는 전극층(14)과, 상기 전극층(14)의 적어도 일 영역을 감싸도록 상기 전극층(14)의 표면에 배치되는 절연성 피막(INF)을 더 포함할 수 있다.
실시예에 따라, 절연성 피막(INF)은 제1 반도체층(11)의 외주면 일부와 전극층(14)의 외주면을 덮도록 발광 소자(LD)의 표면에 제공될 수 있다. 일 실시예에서, 절연성 피막(INF)은, 먼저 발광 소자(LD)에 포함된 전극층(14)의 외주면 전체를 덮도록 형성된 이후, 도시되지 않은 전극(일 예로, 화소의 제1 전극)과의 전기적인 연결을 위하여 전극층(14)의 일 영역을 노출하도록 부분적으로 제거될 수 있다. 이러한 절연성 피막(INF)은 투명한 절연 물질을 포함할 수 있다.
상술한 실시예에 의한 발광 소자(LD)는, 성장 방식 등을 통해 제조된 코어-쉘 구조의 발광 소자("코어-쉘 발광 다이오드"라고도 함)일 수 있다. 예를 들어, 발광 소자(LD)는, 중앙으로부터 외곽 방향으로 순차적으로 배치된 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 전극층(14) 및 절연성 피막(INF)을 포함하는 코어-쉘 구조를 가질 수 있다. 한편, 실시예에 따라서는 발광 소자(LD)가 전극층(14) 및 절연성 피막(INF) 중 적어도 하나를 포함하지 않을 수도 있다.
일 실시예에서, 발광 소자(LD)는 어느 일 방향을 따라 연장된 다각 뿔 형상을 포함할 수 있다. 일 예로, 발광 소자(LD)의 적어도 일 영역은 육각 뿔 형상을 가질 수 있다. 다만, 발광 소자(LD)의 형상은 실시예에 따라 다양하게 변경될 수 있다.
발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13)(또는, 상기 제1 및 제2 반도체층들(11, 13) 중 어느 하나를 감싸는 전극층) 중 하나가 배치되고, 상기 발광 소자(LD)의 제2 단부(EP2)에는 상기 제1 및 제2 반도체층들(11, 13) 중 다른 하나(또는, 상기 제1 및 제2 반도체층들(11, 13) 중 다른 하나를 감싸는 전극층)가 배치될 수 있다.
일 실시예에서, 발광 소자(LD)는, 제1 단부(EP1)가 다각 뿔의 형상(일 예로, 육각 뿔의 형상)으로 돌출된 코어-쉘 구조를 가지며, 초소형의 크기를 가지는 발광 다이오드일 수 있다. 예를 들어, 발광 소자(LD)는, 육각 뿔과 육각 기둥이 결합된 형상을 가지며, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 각각 나노 스케일 또는 마이크로 스케일 범위의 폭(W) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라, 발광 소자(LD)의 크기 및 형상 등은 다양하게 변경될 수 있다.
일 실시예에서, 제1 반도체층(11)의 양측 단부는, 발광 소자(LD)의 길이(L) 방향을 따라 돌출된 형상을 가질 수 있다. 제1 반도체층(11)의 양측 단부의 돌출된 형상은 서로 상이할 수 있다. 일 예로, 제1 반도체층(11)의 양측 단부 중 상측에 배치된 일 단부는 상부로 향할수록 폭이 좁아지면서 하나의 꼭지점에 접하는 뿔 형상(일 예로, 육각 뿔 형상)을 가질 수 있다. 또한, 제1 반도체층(11)의 양측 단부 중 하측에 배치된 다른 단부는 일정한 폭의 다각 기둥 형상(일 예로, 육각 기둥 형상)을 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 제1 반도체층(11)이 하부로 향할수록 폭이 점진적으로 좁아지는 다각 형상 또는 계단 형상 등의 단면을 가질 수도 있다. 제1 반도체층(11)의 양측 단부의 형상은 실시예에 따라 다양하게 변경될 수 있다.
제1 반도체층(11)은 발광 소자(LD)의 코어(core), 즉, 중심(또는, 중앙 영역)에 위치할 수 있다. 또한, 발광 소자(LD)는 제1 반도체층(11)의 형상에 대응되는 형상으로 제공될 수 있다. 일 예로, 제1 반도체층(11)이 상측의 일 단부에서 육각 뿔 형상을 갖는 경우, 발광 소자(LD)는 상측의 일 단부(일 예로, 제1 단부(EP1))에서 육각 뿔 형상을 가질 수 있다.
활성층(12)은 제1 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 예를 들어, 활성층(12)은 발광 소자(LD)의 길이(L) 방향에서 제1 반도체층(11)의 일측 단부(일 예로, 하측의 일 단부)를 제외한 나머지 영역을 둘러싸는 형태로 제공 및/또는 형성될 수 있다.
제2 반도체층(13)은 활성층(12)의 외주면을 둘러싸는 형태로 제공 및/또는 형성되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)이 N형 반도체층을 포함할 경우, 제2 반도체층(13)은 P형 반도체층을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)는 제2 반도체층(13)의 외주면을 둘러싸는 전극층(14)을 더 포함할 수 있다. 전극층(14)은 제2 반도체층(13)에 전기적으로 연결되는 오믹 컨택 전극 또는 쇼트키 컨택 전극일 수 있으나, 이에 한정되지는 않는다.
상술한 바와 같이, 발광 소자(LD)는 양 단부가 돌출된 형상을 갖는 코어-쉘 구조로 형성될 수 있으며, 그 중심에 제공된 제1 반도체층(11), 상기 제1 반도체층(11)을 둘러싸는 활성층(12), 및 상기 활성층(12)을 둘러싸는 제2 반도체층(13)을 포함한다. 또한, 상기 발광 소자(LD)는, 제2 반도체층(13)을 둘러싸는 전극층(14)을 선택적으로 더 포함할 수 있다. 상기 발광 소자(LD)의 제1 단부(EP1)에는 전극층(14)의 일단이 배치되고, 상기 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(11)의 일단이 배치될 수 있다.
상술한 발광 소자(LD)는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 영역에 적어도 하나의 발광 소자(LD)를 배치하여 광원으로 이용할 수 있다.
일 실시예에서, 각각의 화소는, 적어도 하나의 막대형 발광 소자(LD) 또는 적어도 하나의 코어-쉘 구조의 발광 소자(LD)를 포함하거나, 막대형 발광 소자(LD)와 코어-쉘 구조의 발광 소자(LD)를 복합적으로 포함할 수 있다. 다른 실시예에서, 각각의 화소는, 막대형 발광 소자(LD)나 코어-쉘 구조의 발광 소자(LD)와는 상이한 종류 및/또는 형상의 다른 발광 소자를 포함할 수도 있다.
도 3은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다. 도 3에서는 도 1a 내지 도 2b의 실시예들에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서, 표시 장치, 특히 상기 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다. 일 예로, 표시 패널(PNL)의 각 화소 유닛(PXU) 및 이를 구성하는 각각의 화소는 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
편의상, 도 3에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부), 배선들 및/또는 패드들이 표시 패널(PNL)에 더 배치될 수 있다.
도 3을 참조하면, 본 발명의 일 실시예에 의한 표시 패널(PNL)은, 베이스 층(BSL)과, 상기 베이스 층(BSL) 상에 배치된 화소들을 포함할 수 있다. 상기 화소들은, 제1색 화소들(PXL1), 제2색 화소들(PXL2) 및/또는 제3색 화소들(PXL3)을 포함할 수 있다. 이하에서, 제1색 화소들(PXL1), 제2색 화소들(PXL2) 및 제3색 화소들(PXL3) 중 하나 이상의 화소를 임의로 지칭하거나, 또는 두 종류 이상의 화소들을 포괄적으로 지칭할 때, "화소(PXL)" 또는 "화소들(PXL)"이라 하기로 한다.
구체적으로, 표시 패널(PNL) 및 이를 형성하기 위한 베이스 층(BSL)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 그리고, 베이스 층(BSL) 상의 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다.
표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다. 표시 영역(DA)은 영상이 표시되는 화면을 구성할 수 있고, 비표시 영역(NDA)은 표시 영역(DA)을 제외한 나머지 영역일 수 있다.
베이스 층(BSL)은 표시 패널(PNL)의 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 예로, 베이스 층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연막일 수 있다. 베이스 층(BSL)의 재료 및/또는 물성이 특별히 한정되지는 않는다.
일 실시예에서, 베이스 층(BSL)은 실질적으로 투명할 수 있다. 여기서, 실질적으로 투명이라 함은 소정의 투과도 이상으로 광을 투과시킬 수 있음을 의미할 수 있다. 다른 실시예에서, 베이스 층(BSL)은 반투명 또는 불투명할 수 있다. 또한, 실시예에 따라서는 베이스 층(BSL)이 반사성의 물질을 포함할 수도 있다.
베이스 층(BSL) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정될 수 있다. 일 예로, 베이스 층(BSL)은, 각각의 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다.
표시 영역(DA)에는 화소들(PXL)이 배열될 수 있다. 일 예로, 표시 영역(DA)에는 스트라이프 또는 펜타일 배열 구조 등에 따라 화소들(PXL)이 규칙적으로 배열될 수 있다. 다만, 화소들(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소들(PXL)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 광을 방출하는 두 종류 이상의 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)에는, 제1색의 광을 방출하는 제1색 화소들(PXL1), 제2색의 광을 방출하는 제2색 화소들(PXL2), 및 제3색의 광을 방출하는 제3색 화소들(PXL3)이 배열될 수 있다. 그리고, 서로 인접하도록 배치된 적어도 하나의 제1색 화소(PXL1), 제2색 화소(PXL2) 및 제3색 화소(PXL3)는, 다양한 색상의 광을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다.
실시예에 따라, 제1색 화소(PXL1)는 적색의 광을 방출하는 적색 화소일 수 있고, 제2색 화소(PXL2)는 녹색의 광을 방출하는 녹색 화소일 수 있으며, 제3색 화소(PXL3)는 청색의 광을 방출하는 청색 화소일 수 있다. 일 실시예에서, 제1색 화소(PXL1), 제2색 화소(PXL2) 및 제3색 화소(PXL3)는, 각각 제1색의 발광 소자, 제2색의 발광 소자 및 제3색의 발광 소자를 광원으로 구비함으로써, 각각 제1색, 제2색 및 제3색의 광을 방출할 수 있다. 다른 실시예에서, 제1색 화소(PXL1), 제2색 화소(PXL2) 및 제3색 화소(PXL3)는, 서로 동일한 색의 발광 소자들을 구비하되, 각각의 발광 소자 상에 배치된 서로 다른 색상의 광 변환층 및/또는 컬러 필터를 포함함으로써, 각각 제1색, 제2색 및 제3색의 광을 방출할 수도 있다.
다만, 각각의 화소 유닛(PXU)을 구성하는 화소들(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다. 일 예로, 각각의 화소(PXL)가 방출하는 광의 색은 다양하게 변경될 수 있다.
각각의 화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 상기 광원은, 도 1a 내지 도 1d의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 초소형 막대형 발광 소자(LD), 및/또는 도 2a 및 도 2b의 실시예에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 초소형 코어-쉘 구조의 발광 소자(LD)를 포함할 수 있다. 또한, 이외에도 다양한 종류의 발광 소자(LD)가 화소(PXL)의 광원으로 이용될 수 있다.
또한, 각각의 화소(PXL)는 이하에서 설명할 다양한 실시예들 중 적어도 하나의 실시예에 의한 구조를 가질 수 있다. 예를 들어, 각각의 화소(PXL)는 도 4a 내지 도 10에 개시되는 실시예들 및 도 12 및 도 13에 개시되는 실시예 중 어느 하나의 실시예에 의한 구조를 가지거나, 상기 실시예들 중 적어도 두 개의 실시예들이 결합된 구조를 가질 수 있을 것이다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 본 발명의 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 다양한 구조 및/또는 구동 방식의 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 4a 및 도 4b는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 회로도이다. 예를 들어, 도 4a 및 도 4b는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 대한 실시예들을 나타내는 것으로서, 발광부(EMU)의 구조와 관련하여 서로 다른 실시예들을 나타낸다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL) 및 표시 장치의 종류가 이에 한정되지는 않는다.
실시예에 따라, 도 4a 및 도 4b에 도시된 화소(PXL)는 도 3의 표시 패널(PNL)에 구비된 제1색 화소(PXL1), 제2색 화소(PXL2) 및 제3색 화소(PXL3) 중 어느 하나일 수 있다. 또한, 상기 제1색 화소(PXL1), 제2색 화소(PXL2) 및 제3색 화소(PXL3)는 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 4a 및 도 4b를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하기 위한 발광부(EMU)를 포함한다. 또한, 화소(PXL)는, 상기 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
발광부(EMU)는 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된 적어도 하나의 발광 소자(LD), 일 예로, 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광부(EMU)는, 도 4a에 도시된 바와 같이 화소 회로(PXC) 및 제1 전원선(PL1)을 경유하여 제1 전원(VDD)에 연결되는 제1 전극(ELT1)("제1 화소 전극" 또는 "제1 정렬 전극"이라고도 함)과, 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결되는 제2 전극(ELT2)("제2 화소 전극" 또는 "제2 정렬 전극"이라고도 함)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 제1 전극(ELT1)은 애노드 전극이고, 제2 전극(ELT2)은 캐소드 전극일 수 있다.
발광 소자들(LD) 각각은, 제1 전극(ELT1) 및/또는 화소 회로(PXC)를 통해 제1 전원(VDD)에 연결되는 제1 단부(일 예로, P형 단부)와, 제2 전극(ELT2)을 통해 제2 전원(VSS)에 연결되는 제2 단부(일 예로, N형 단부)를 포함할 수 있다. 즉, 상기 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 병렬 연결될 수 있다. 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 이러한 유효 광원들이 모여 화소(PXL)의 발광부(EMU)를 구성할 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 전원(VDD)과 제2 전원(VSS)의 전위 차는, 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
각각의 발광부(EMU)를 구성하는 발광 소자들(LD)의 일 단부(일 예로, P형 단부)는 발광부(EMU)의 일 전극(일 예로, 각 화소(PXL)의 제1 전극(ELT1))을 통해 화소 회로(PXC)에 공통으로 연결되며, 상기 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 연결될 수 있다. 그리고, 발광 소자들(LD)의 다른 단부(일 예로, N형 단부)는 상기 발광부(EMU)의 다른 전극(일 예로, 각 화소(PXL)의 제2 전극(ELT2)) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 공통으로 연결될 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 발광부(EMU)로 공급된 구동 전류는 순방향으로 연결된 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
일 실시예에서, 발광부(EMU)는, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원을 더 포함할 수도 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)의 사이에는, 적어도 하나의 역방향 발광 소자(LDrv)가 더 연결되어 있을 수 있다. 이러한 역방향 발광 소자(LDrv)는, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성화된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDrv)는 실질적으로 비발광 상태를 유지할 수 있다. 또한, 실시예에 따라서는, 적어도 하나의 화소(PXL)가, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 온전히 연결되지 않은 적어도 하나의 비유효 광원(미도시)을 더 포함할 수도 있다.
한편, 도 4a에서는 화소(PXL)가 병렬 구조의 발광부(EMU)를 포함하는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 직렬 구조 또는 직병렬 구조의 발광부(EMU)를 포함할 수도 있다. 이 경우, 발광부(EMU)는, 적어도 두 쌍의 전극들의 사이에 직렬 구조 또는 직병렬 구조로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 일 예로, 발광부(EMU)는, 도 4b의 실시예에서와 같이 두 개의 직렬 단에 나뉘어 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
도 4b를 참조하면, 발광부(EMU)는, 제1 전극(ELT1) 및 제2 전극(ELT2)과 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결된 적어도 하나의 발광 소자("제1 발광 소자"라고도 함)(LD1)를 포함한 제1 직렬 단과, 제3 전극(ELT3) 및 제4 전극(ELT4)과 상기 제3 및 제4 전극들(ELT3, ELT4)의 사이에 순방향으로 연결된 적어도 하나의 발광 소자("제2 발광 소자"라고도 함)(LD2)를 포함한 제2 직렬 단을 포함할 수 있다. 이외에도 각각의 발광부(EMU)를 구성하는 직렬 단의 개수는 다양하게 변경될 수 있다. 예를 들어, 발광부(EMU)는, 세 개 이상의 직렬 단들에 나뉘어 연결된 복수의 발광 소자들(LD)을 포함할 수도 있다. 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수는 서로 동일하거나 상이할 수 있으며, 상기 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다.
발광부(EMU)의 첫 번째 전극, 일 예로 제1 전극(ELT1)은 상기 발광부(EMU)의 제1 화소 전극(또는, 애노드 전극)일 수 있다. 그리고, 발광부(EMU)의 마지막 전극, 일 예로 제4 전극(ELT4)은 상기 발광부(EMU)의 제2 화소 전극(또는, 캐소드 전극)일 수 있다. 발광부(EMU)의 나머지 전극들은 각각의 중간 전극을 구성할 수 있다. 예를 들어, 제2 전극(ELT2) 및 제3 전극(ELT3)은 서로 일체 또는 비일체로 연결되어 하나의 중간 전극(IET)을 구성할 수 있다.
이와 동일한 방식으로, 발광부(EMU)가 세 개 이상의 직렬 단들을 포함하는 경우, 발광부(EMU)의 첫 번째 전극과 마지막 전극은 각각 제1 화소 전극 및 제2 화소 전극을 구성할 수 있다. 그리고, 연속된 두 직렬 단의 사이에서 일체 또는 비일체로 연결되어 등전위 노드를 구성하는 두 개의 전극들이 하나의 중간 전극을 구성할 수 있다. 이 경우, 상기 두 개의 전극들을 동일 전극으로 간주할 수도 있다. 다만, 이하에서는 상기 두 개의 전극들을 구분하여 명명하기로 한다. 이하의 실시예들에서, 발광부(EMU)에 배치되는 전극들, 일 예로 제1 내지 제4 전극들(ELT1~ELT4) 중 적어도 하나의 전극을 임의로 지칭하거나, 상기 제1 내지 제4 전극들(ELT1~ELT4)을 포괄하여 지칭할 때, "화소 전극(들)"이라 하기로 한다.
동일 조건(일 예로, 동일한 크기 및/또는 개수)의 발광 소자들(LD)을 유효 광원으로 활용하여 발광부(EMU)를 구성한다고 할 때, 상기 발광 소자들(LD)을 직렬 또는 직병렬 혼합 구조로 연결할 경우, 전력 효율을 향상시킬 수 있다. 예를 들어, 발광 소자들(LD)을 직렬 또는 직병렬로 연결한 발광부(EMU)에서는, 상기 발광 소자들(LD)을 병렬로만 연결한 발광부(미도시)에 비해 동일 전류로 보다 높은 휘도를 표현할 수 있다. 또한, 발광 소자들(LD)을 직렬 또는 직병렬로 연결한 발광부(EMU)에서는, 상기 발광 소자들(LD)을 병렬로 연결한 발광부에 비해 보다 낮은 구동 전류로 동일한 휘도를 표현할 수 있다.
또한, 발광 소자들(LD)을 직렬 또는 직병렬 혼합 구조로 연결한 화소(PXL)에서는, 일부의 직렬 단에서 쇼트 불량 등이 발생하더라도 나머지 직렬 단의 발광 소자들(LD)을 통해 어느 정도의 휘도를 표현할 수 있기 때문에, 화소(PXL)의 암점 불량 가능성을 낮출 수 있다.
한편, 도 4a 및 도 4b에서는 발광 소자들(LD)을 병렬 구조 또는 직병렬 혼합 구조로 연결한 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 각 화소(PXL)의 발광부(EMU)를 구성하는 발광 소자들(LD)을 서로 직렬로만 연결할 수도 있다.
화소 회로(PXC)는 제1 전원(VDD)과 제1 전극(ELT1)의 사이에 연결된다. 이러한 화소 회로(PXC)는 해당 화소(PXL)의 주사선(SL) 및 데이터선(DL)에 연결될 수 있다. 또한, 화소 회로(PXC)는 센싱 신호선(SSL) 및 센싱선(SENL)에 선택적으로 더 연결될 수 있다.
화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원(VDD)과 발광부(EMU)의 제1 전극(ELT1) 사이에 연결된다. 그리고, 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결된다. 이러한 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어한다. 즉, 제1 트랜지스터(M1)는 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
또한, 제1 트랜지스터(M1)는 제1 전극(ELT1)에 연결되는 백 게이트 전극을 선택적으로 더 포함할 수 있다. 백 게이트 전극은 절연층을 사이에 두고 게이트 전극과 중첩되도록 배치될 수 있다.
제2 트랜지스터(M2)는 데이터선(DL)과 제1 노드(N1)의 사이에 연결된다. 그리고, 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 연결된다. 이러한 제2 트랜지스터(M2)는, 주사선(SL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(DL)과 제1 노드(N1)를 전기적으로 연결한다.
각각의 프레임 기간마다 데이터선(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 게이트-온 전압의 주사 신호가 공급되는 기간 동안 턴-온된 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달된다. 즉, 제2 트랜지스터(M2)는 각각의 데이터 신호를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 노드(N1)에 연결되고, 다른 전극은 발광부(EMU)의 제1 전극(ELT1)(또는, 제1 트랜지스터(M1)의 제2 전극)에 연결된다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전한다.
제3 트랜지스터(M3)는 발광부(EMU)의 제1 전극(ELT1)과 센싱선(SENL)의 사이에 연결된다. 그리고, 제3 트랜지스터(M3)의 게이트 전극은 센싱 신호선(SSL)에 연결된다. 이러한 제3 트랜지스터(M3)는 소정의 센싱 기간 동안 센싱 신호선(SSL)에 공급되는 센싱 신호에 따라 발광부(EMU)의 제1 전극(ELT1)에 인가된 전압 값(또는, 발광 소자(LD)의 애노드 전극에 인가된 전압 값)을 센싱선(SENL)으로 전달할 수 있다. 센싱선(SENL)을 통해 전달된 전압 값은 외부 회로(일 예로, 타이밍 컨트롤러)에 제공될 수 있고, 상기 외부 회로는 제공된 전압 값에 기초하여 각 화소(PXL)의 특성 정보(예컨대, 제1 트랜지스터(M1)의 문턱 전압 등)를 추출할 수 있다. 추출된 특성 정보는 화소들(PXL) 사이의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 4a 및 도 4b에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1, 제2 및 제3 트랜지스터들(M1, M2, M3)을 모두 N형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다. 또 다른 실시예에서는, 화소 회로(PXC)가 P형 및 N형의 트랜지스터들을 모두 포함할 수도 있다. 예를 들어, 화소 회로(PXC)에 포함되는 트랜지스터들 중 일부는 P형 트랜지스터이고, 나머지는 N형 트랜지스터일 수도 있다. 이 경우, 트랜지스터들의 타입에 따라 각각의 트랜지스터를 구동하기 위한 제어 신호(일 예로, 주사 신호, 데이터 신호 및/또는 센싱 신호)의 전압 레벨이 조절될 수 있다.
또한, 화소(PXL)의 구조 및 구동 방식은 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 화소 회로(PXC)는 도 4a 및 도 4b에 도시된 실시예 외에도, 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
일 예로, 화소 회로(PXC)는 제3 트랜지스터(M3)를 포함하지 않을 수 있다. 또한, 화소 회로(PXC)는 제1 트랜지스터(M1)의 문턱 전압 등을 보상하기 위한 트랜지스터, 제1 노드(N1) 또는 발광부(EMU)의 제1 전극(ELT1)의 전압을 초기화하기 위한 트랜지스터, 발광부(EMU)로 구동 전류가 공급되는 기간을 제어하기 위한 트랜지스터, 및/또는 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수도 있다.
또 다른 실시예에서, 각각의 화소(PXL)가 수동형 발광 표시 장치 등에 구성될 경우, 화소 회로(PXC)는 생략될 수 있다. 그리고, 발광부(EMU)의 첫 번째 및 마지막 전극들(일 예로, 제1 및 제2 전극들(ELT1, ELT2), 또는 제1 및 제4 전극들(ELT1, ELT4)) 각각은, 주사선(SL), 데이터선(DL), 제1 전원선(PL1), 제2 전원선(PL2), 또는 이외의 다른 신호선이나 전원선 등에 직접 연결될 수 있다.
도 5는 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도로서, 특히 상기 화소(PXL)의 회로층(PCL)에 대한 레이아웃 실시예를 나타낸다. 회로층(PCL)은 각각의 화소 회로(PXC)를 구성하는 회로 소자들 및 이에 연결되는 배선들을 포함할 수 있다.
예를 들어, 도 5는 도 4의 화소(PXL)가 형성되는 화소 영역을 중심으로, 상기 화소(PXL)의 제1, 제2 및 제3 트랜지스터들(M1, M2, M3), 스토리지 커패시터(Cst), 주사선(SL), 데이터선(DL), 센싱 신호선(SSL), 센싱선(SENL), 제1 전원선(PL1) 및 제2 전원선(PL2)이 배치된 회로층(PCL)의 레이아웃 실시예를 나타낸다.
도 3 내지 도 5를 참조하면, 화소(PXL)는, 베이스 층(BSL)의 일면 상에 순차적으로 배치된 제1 도전층(BML), 반도체층(SCL), 제2 도전층(GAT), 제3 도전층(SD1) 및 제4 도전층(SD2)을 포함할 수 있다. 상기 제1 도전층(BML), 반도체층(SCL), 제2 도전층(GAT), 제3 도전층(SD1) 및 제4 도전층(SD2)의 사이에는 각각 적어도 하나의 절연층이 개재될 수 있다.
제1 도전층(BML)은 베이스 층(BSL)의 일면 상에 배치된다. 이러한 제1 도전층(BML)은 각각의 화소 영역에 배치된 백 게이트 전극(BGE), 제1 커패시터 전극(Cst_E1) 및 수평 센싱선(SENL_H)을 포함할 수 있다.
백 게이트 전극(BGE)은 적어도 제1 트랜지스터(M1)의 하부를 커버하도록 배치된다. 이를 위해, 백 게이트 전극(BGE)은 제1 트랜지스터(M1)가 형성될 영역에 배치될 수 있다.
제1 커패시터 전극(Cst_E1)은 백 게이트 전극(BGE)으로부터 제2 방향(DR2)으로 연장되며, 각 화소(PXL)에 할당된 화소 영역의 면적을 고려한 크기로 설계되어, 상기 화소 영역의 일 영역에 배치될 수 있다. 예를 들어, 제1 커패시터 전극(Cst_E1)은 평면상 각 화소 영역의 우측 영역에 소정의 면적을 가지도록 형성될 수 있다.
수평 센싱선(SENL_H)은 백 게이트 전극(BGE)으로부터 이격되며, 제1 방향(DR1)으로 연장된다. 예를 들어, 수평 센싱선(SENL_H)은 평면상 각 화소 영역의 하측에 배치되어, 동일한 화소 행에 배치된 복수의 화소들(PXL)에 공통으로 연결될 수 있도록 표시 영역(DA) 내에서 제1 방향(DR1)으로 연장될 수 있다.
이러한 제1 도전층(BML)은 적어도 하나의 도전 물질을 포함할 수 있다. 예를 들어, 제1 도전층(BML)에 배치된 각각의 도전 패턴 및/또는 배선(일 예로, 백 게이트 전극(BGE), 제1 커패시터 전극(Cst_E1) 및 수평 센싱선(SENL_H))은, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 백 게이트 전극(BGE), 제1 커패시터 전극(Cst_E1) 및 수평 센싱선(SENL_H)은, 카본나노튜브(Carbon Nano Tube)나 그래핀(graphene) 등을 비롯한 그 외의 도전 물질을 포함할 수도 있다. 즉, 제1 도전층(BML)에 배치된 각각의 도전 패턴 및/또는 배선은, 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있고, 그 구성 물질이 특별히 한정되지는 않는다.
제1 도전층(BML)은 단일층 또는 다중층으로 구성될 수 있다. 예를 들어, 백 게이트 전극(BGE), 제1 커패시터 전극(Cst_E1) 및 수평 센싱선(SENL_H) 각각은 단일층 또는 다중층의 도전 패턴으로 구성될 수 있다.
반도체층(SCL)은, 적어도 한 층의 절연층을 사이에 개재하고, 제1 도전층(BML) 상에 배치될 수 있다. 이러한 반도체층(SCL)은, 제1 반도체 패턴(SCP1), 제2 반도체 패턴(SCP2) 및 제3 반도체 패턴(SCP3)을 포함할 수 있다.
제1 반도체 패턴(SCP1), 제2 반도체 패턴(SCP2) 및 제3 반도체 패턴(SCP3)은 각각 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)의 채널을 형성하는 활성 패턴으로서, 각각 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)가 형성될 영역에 배치될 수 있다. 상기 제1 내지 제3 반도체 패턴들(SCP1, SCP2, SCP3) 각각은 각 트랜지스터의 게이트 전극과 중첩되는 채널 영역과 상기 채널 영역의 양측에 위치한 소스 영역 및 드레인 영역을 포함할 수 있다.
이러한 반도체층(SCL)은 폴리 실리콘, 아모포스 실리콘 및/또는 산화물 반도체를 포함할 수 있다. 일 실시예에서, 제1 내지 제3 반도체 패턴들(SCP1, SCP2, SCP3)은 실질적으로 동일 또는 유사한 반도체 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 반도체 패턴들(SCP1, SCP2, SCP3)은 폴리 실리콘, 아모포스 실리콘 및 산화물 반도체 중 동일한 반도체 물질을 포함할 수 있다. 다른 실시예에서, 제1 내지 제3 반도체 패턴들(SCP1, SCP2, SCP3) 중 일부와 나머지 일부는, 서로 다른 반도체 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 반도체 패턴들(SCP1, SCP2, SCP3) 중 일부(일 예로, 제1 반도체 패턴(SCP1))는 산화물 반도체를 포함하고, 다른 일부(일 예로, 제2 및 제3 반도체 패턴들(SCP2, SCP3))는 폴리 실리콘 또는 아모포스 실리콘을 포함할 수 있다.
제2 도전층(GAT)은, 적어도 한 층의 절연층을 사이에 개재하고, 반도체층(SCL) 상에 배치될 수 있다. 이러한 제2 도전층(GAT)은 제2 커패시터 전극(Cst_E2), 주사선(SL), 센싱 신호선(SSL), 제1 전원선(PL1)(및/또는, 제2 전원선(PL2))을 포함할 수 있다.
제2 커패시터 전극(Cst_E2)은 제1 커패시터 전극(Cst_E1)과 중첩되며, 스토리지 커패시터(Cst)의 일 전극을 구성할 수 있다. 예를 들어, 제2 커패시터 전극(Cst_E2)은 평면상 각 화소 영역의 우측 영역에서 제2 방향(DR2)으로 연장된 형태로 형성될 수 있다. 또한, 제2 커패시터 전극(Cst_E2)은 제1 반도체 패턴(SCP1)과 중첩되는 영역으로 연장되어 제1 트랜지스터(M1)의 게이트 전극을 구성할 수 있다.
주사선(SL)은 제1 방향(DR1)으로 연장되며, 인접한 다른 화소 영역까지 연장될 수 있다. 예를 들어, 주사선(SL)은 평면상 각 화소 영역의 상측에 배치되어, 동일한 화소 행에 배치된 복수의 화소들(PXL)에 공통으로 연결될 수 있도록 표시 영역(DA) 내에서 제1 방향(DR1)으로 연장될 수 있다. 또한, 주사선(SL)은 제2 반도체 패턴(SCP2)과 중첩되는 영역으로 연장되어 제2 트랜지스터(M2)의 게이트 전극을 구성할 수 있다.
센싱 신호선(SSL)은 제1 방향(DR1)으로 연장되며, 인접한 다른 화소 영역까지 연장될 수 있다. 예를 들어, 센싱 신호선(SSL)은 평면상 각 화소 영역의 하측에 배치되어, 동일한 화소 행에 배치된 복수의 화소들(PXL)에 공통으로 연결될 수 있도록 표시 영역(DA) 내에서 제1 방향(DR1)으로 연장될 수 있다. 또한, 센싱 신호선(SSL)은 제3 반도체 패턴(SCP3)과 중첩되는 영역으로 연장되어 제3 트랜지스터(M3)의 게이트 전극을 구성할 수 있다.
제1 전원선(PL1)(및/또는, 제2 전원선(PL2))은 인접한 다른 화소 영역까지 연장되도록 표시 영역(DA)에서 제1 방향(DR1)으로 연장될 수 있다. 예를 들어, 제1 전원선(PL1)(및/또는, 제2 전원선(PL2))은 평면상 각 화소 영역의 하측에 배치되며, 센싱 신호선(SSL)으로부터 이격되도록 각 화소 영역의 가장 하측에 배치될 수 있다. 일 실시예에서, 제1 전원선(PL1)(또는, 제1 수평 전원선) 및 제2 전원선(PL2)(또는, 제2 수평 전원선)은 제2 방향(DR2)을 따라 표시 영역(DA)의 각 수평라인마다 서로 교번적으로 배치될 수 있다.
이러한 제2 도전층(GAT)은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있고, 그 구성 물질이 특별히 한정되지는 않는다. 예를 들어, 제2 도전층(GAT)에 배치된 각각의 도전 패턴 및/또는 배선은 앞서 제1 도전층(BML)을 구성할 수 있는 물질로 언급된 도전 물질들 중 적어도 하나를 포함할 수 있다. 또한, 제2 도전층(GAT)은 제1 도전층(BML)과 동일 또는 상이한 도전 물질을 포함할 수 있다.
제2 도전층(GAT)은 단일층 또는 다중층으로 구성될 수 있다. 예를 들어, 제2 커패시터 전극(Cst_E2), 주사선(SL), 센싱 신호선(SSL), 제1 전원선(PL1)(및/또는, 제2 전원선(PL2)) 각각은 단일층 또는 다중층의 도전 패턴으로 구성될 수 있다.
제3 도전층(SD1)은 적어도 한 층의 절연층을 사이에 개재하고, 제2 도전층(GAT) 상에 배치될 수 있다. 이러한 제3 도전층(SD1)은 제3 커패시터 전극(Cst_E3), 데이터선(DL), 수직 센싱선(SENL_V), 및 제1 내지 제5 브리지 패턴들(BRP1, BRP2, BRP3, BRP4, BRP5)을 포함할 수 있다.
제3 커패시터 전극(Cst_E3)은 제1 및 제2 커패시터 전극들(Cst_E1, Cst_E2))과 중첩될 수 있다. 예를 들어, 제3 커패시터 전극(Cst_E3)은 평면상 각 화소 영역의 우측 영역에서 제2 방향(DR2)으로 연장된 형태로 형성되어, 제1 커패시터 전극(Cst_E1)과 함께, 스토리지 커패시터(Cst)의 일 전극을 구성할 수 있다. 즉, 스토리지 커패시터(Cst)는 제1 커패시터 전극(Cst_E1) 및 제2 커패시터 전극(Cst_E2)에 의해 구성되는 제1 커패시터와, 제2 커패시터 전극(Cst_E2) 및 제3 커패시터 전극(Cst_E3)에 의해 구성되는 제2 커패시터를 포함하고, 제1 커패시터 및 제2 커패시터는 병렬로 연결될 수 있다. 제1 커패시터 전극(Cst_E1), 제2 커패시터 전극(Cst_E2), 및 제3 커패시터 전극(Cst_E3)의 중첩 구조를 통해, 한정된 면적의 화소 영역 내에서, 스토리지 커패시터(Cst)의 용량을 충분히 확보할 수 있다.
데이터선(DL)은 제2 방향(DR2)으로 연장되며, 인접한 다른 화소 영역까지 연장될 수 있다. 예를 들어, 데이터선(DL)은 평면상 각 화소 영역의 좌측에 배치될 수 있다. 데이터선(DL)은 제2 반도체 패턴(SCP2)의 일 영역과 중첩되며, 컨택홀(CH)을 통해 제2 반도체 패턴(SCP2)의 일 영역에 연결될 수 있다. 데이터선(DL)의 일부는 제2 트랜지스터(M2)의 제1 트랜지스터 전극을 구성할 수 있다. 여기서, 각각의 트랜지스터는 제1 트랜지스터 전극 및 제2 트랜지스터 전극을 포함할 수 있으며, 상기 제1 및 제2 트랜지스터 전극들 중 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
수직 센싱선(SENL_V)은 제2 방향(DR2)으로 연장되며, 인접한 다른 화소 영역까지 연장될 수 있다. 예를 들어, 수직 센싱선(SENL_V)은 평면상 각 화소 영역의 좌측에 배치될 수 있다. 이러한 수직 센싱선(SENL_V)은 수평 센싱선(SENL_H)과 중첩되며, 컨택홀(CH)을 통해 수평 센싱선(SENL_H)에 연결될 수 있다.
제1 브리지 패턴(BRP1)은 제2 반도체 패턴(SCP2)의 일 영역과 중첩되도록 각 화소 영역의 상측에 배치될 수 있다. 이러한 제1 브리지 패턴(BRP1)은 컨택홀(CH)을 통해 제2 반도체 패턴(SCP2)의 일 영역에 연결되어, 제2 트랜지스터(M2)의 제2 트랜지스터 전극을 구성할 수 있다. 또한, 제1 브리지 패턴(BRP1)은 제2 커패시터 전극(Cst_E2)과 중첩되며, 컨택홀(CH)을 통해 제2 커패시터 전극(Cst_E2)에 연결될 수 있다. 따라서, 제1 트랜지스터(M1)의 제1 트랜지스터 전극은 제2 커패시터 전극(Cst_E2)에 연결될 수 있다.
제2 브리지 패턴(BRP2)은 제3 커패시터 전극(Cst_E3)으로부터 하측으로 연장되며, 제1 반도체 패턴(SCP1)의 일 영역 및 제3 반도체 패턴(SCP3)의 일 영역과 중첩될 수 있다. 이러한 제2 브리지 패턴(BRP2)은 컨택홀(CH)을 통해 제1 반도체 패턴(SCP1)의 일 영역에 연결되며, 제1 트랜지스터(M1)의 제1 트랜지스터 전극을 구성할 수 있다. 또한, 제2 브리지 패턴(BRP2)은 컨택홀(CH)을 통해 제3 반도체 패턴(SCP3)의 일 영역에 연결되며, 제3 트랜지스터(M3)의 제1 트랜지스터 전극을 구성할 수 있다.
또한, 제2 브리지 패턴(BRP2)은 컨택홀(CH)을 통해 제1 커패시터 전극(Cst_E1)에 연결될 수 있다. 이러한 제2 브리지 패턴(BRP2)은 제3 커패시터 전극(Cst_E3)과 일체로 형성되어, 스토리지 커패시터의 일 전극을 구성할 수 있다.
제3 브리지 패턴(BRP3)은 제1 반도체 패턴(SCP1)의 일 영역과 중첩되며, 컨택홀(CH)을 통해 제1 반도체 패턴(SCP1)의 일 영역에 연결될 수 있다. 이러한 제3 브리지 패턴(BRP3)은 제1 트랜지스터(M1)의 제2 트랜지스터 전극을 구성할 수 있다.
제4 브리지 패턴(BRP4)은 제3 반도체 패턴(SCP3)의 일 영역과 중첩되며, 컨택홀(CH)을 통해 제3 반도체 패턴(SCP3)의 일 영역에 연결될 수 있다. 이러한 제4 브리지 패턴(BRP4)은 제3 트랜지스터(M3)의 제2 트랜지스터 전극을 구성할 수 있다. 또한, 제4 브리지 패턴(BRP4)은 수평 센싱선(SENL_H)과 중첩되며, 컨택홀(CH)을 통해 수평 센싱선(SENL_H)에 연결될 수 있다. 따라서, 제3 트랜지스터(M3)는 수평 센싱선(SENL_H)을 통해 수직 센싱선(SENL_V)에 연결될 수 있다.
제5 브리지 패턴(BRP5)은 제1 전원선(PL1)(및/또는, 제2 전원선(PL2))과 중첩되며, 컨택홀(CH)을 통해 제1 전원선(PL1)(및/또는, 제2 전원선(PL2))에 연결될 수 있다.
이러한 제3 도전층(SD1)은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있고, 그 구성 물질이 특별히 한정되지는 않는다. 예를 들어, 제3 도전층(SD1)에 배치된 각각의 도전 패턴 및/또는 배선은 앞서 제1 도전층(BML)을 구성할 수 있는 물질로 언급된 도전 물질들 중 적어도 하나를 포함할 수 있다. 또한, 제3 도전층(SD1)은 제1 도전층(BML) 및/또는 제2 도전층(GAT)과 동일 또는 상이한 도전 물질을 포함할 수 있다.
제3 도전층(SD1)은 단일층 또는 다중층으로 구성될 수 있다. 예를 들어, 제3 커패시터 전극(Cst_E3), 데이터선(DL), 수직 센싱선(SENL_V), 및 제1 내지 제5 브리지 패턴들(BRP1, BRP2, BRP3, BRP4, BRP5) 각각은 단일층 또는 다중층의 도전 패턴으로 구성될 수 있다.
제4 도전층(SD2)은 적어도 한 층의 절연층을 사이에 개재하고, 제3 도전층(SD1) 상에 배치될 수 있다. 이러한 제4 도전층(SD2)은 제1 수직 전원선(PL1_V), 제2 수직 전원선(PL2_V) 및 제6 브리지 패턴(BRP6)을 포함할 수 있다.
제1 수직 전원선(PL1_V)은 제2 방향(DR2)으로 연장되며, 인접한 다른 화소 영역까지 연장될 수 있다. 예를 들어, 제1 수직 전원선(PL1_V)은 각 화소 영역의 우측에 배치되어, 동일한 화소 열에 배치된 복수의 화소들(PXL)에 공통으로 연결될 수 있도록 표시 영역(DA) 내에서 제2 방향(DR2)으로 연장될 수 있다. 이러한 제1 수직 전원선(PL1_V)은 제3 브리지 패턴(BRP3)과 중첩되는 돌출부를 포함하고, 컨택홀(CH)을 통해 제3 브리지 패턴(BRP3)에 연결될 수 있다. 따라서, 제1 수직 전원선(PL1_V)은 제3 브리지 패턴(BRP3)을 통해 제1 트랜지스터(M1)에 연결될 수 있다.
또한, 제1 수직 전원선(PL1_V)은 제5 브리지 패턴(BRP5)과 중첩되며, 컨택홀(CH)을 통해 제5 브리지 패턴(BRP5)에 연결될 수 있다. 이에 따라, 제1 수직 전원선(PL1_V)이 제5 브리지 패턴(BRP5)을 통해 제1 전원선(PL1)에 연결된다. 따라서, 제1 수직 전원선(PL1_V) 및 제1 전원선(PL1)은 표시 영역(DA)에서 메쉬 구조를 가질 수 있다.
제2 수직 전원선(PL2_V)은 제2 방향(DR2)으로 연장되며, 인접한 다른 화소 영역까지 연장될 수 있다. 예를 들어, 제2 수직 전원선(PL2_V)은 각 화소 영역의 좌측에 배치되어, 동일한 화소 열에 배치된 복수의 화소들(PXL)에 공통으로 연결될 수 있도록 표시 영역(DA) 내에서 제2 방향(DR2)으로 연장될 수 있다. 이러한 제2 수직 전원선(PL2_V)은 제2 컨택부(CNT2)를 통해 발광부(EMU)의 제2 전극(ELT2)에 연결될 수 있다.
제6 브리지 패턴(BRP6)은 각 화소 영역의 우측 영역(일 예로, 우측 상단 영역)에 배치되며, 제3 커패시터 전극(Cst_E3)과 중첩할 수 있다. 이러한 제6 브리지 패턴(BRP6)은 컨택홀(CH)을 통해 제3 커패시터 전극(Cst_E3)에 연결될 수 있다. 또한, 제6 브리지 패턴(BRP6)은 제1 컨택부(CNT1)를 통해 발광부(EMU)의 제1 전극(ELT1)에 연결될 수 있다. 이에 따라, 제1 전극(ELT1)은 제6 브리지 패턴(BRP6) 및 제3 커패시터 전극(Cst_E3)(및 제2 브리지 패턴(BRP2))을 통해 제1 트랜지스터(M1)의 제1 트랜지스터 전극에 연결될 수 있다.
이러한 제4 도전층(SD2)은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있고, 그 구성 물질이 특별히 한정되지는 않는다. 예를 들어, 제4 도전층(SD2)에 배치된 각각의 도전 패턴 및/또는 배선은 앞서 제1 도전층(BML)을 구성할 수 있는 물질로 언급된 도전 물질들 중 적어도 하나를 포함할 수 있다. 또한, 제4 도전층(SD2)은 제1 도전층(BML), 제2 도전층(GAT) 및/또는 제3 도전층(SD1)과 동일 또는 상이한 도전 물질을 포함할 수 있다.
제4 도전층(SD2)은 단일층 또는 다중층으로 구성될 수 있다. 예를 들어, 제1 수직 전원선(PL1_V), 제2 수직 전원선(PL2_V) 및 제6 브리지 패턴(BRP6) 각각은 단일층 또는 다중층의 도전 패턴으로 구성될 수 있다.
한편, 본 발명에서 회로층(PCL)의 레이아웃 구조가 도 5에 도시된 실시예에 한정되지는 않는다. 즉, 표시 영역(DA)에 배치되는 화소들(PXL)의 화소 회로(PXC) 및 이에 연결되는 배선들의 구성 및 배치 구조 등은 실시예에 따라 다양하게 변경될 수 있을 것이다.
도 6a 및 도 6b는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도로서, 특히 상기 화소(PXL)의 발광부(EMU)를 포함하는 표시층(DPL)에 대한 레이아웃 실시예들을 나타낸다. 예를 들어, 도 6a는 도 4a의 실시예에 의한 발광부(EMU)를 포함한 화소(PXL)의 표시층(DPL)에 대한 레이아웃 실시예를 나타내고, 도 6b는 도 4b의 실시예에 의한 발광부(EMU)를 포함한 화소(PXL)의 표시층(DPL)에 대한 레이아웃 실시예를 나타낸다.
표시층(DPL)은, 각각의 발광부(EMU)를 구성하는 화소 전극들 및 발광 소자들(LD)을 포함할 수 있다. 화소 전극들은 발광부(EMU)의 각 직렬 단을 구성하는 적어도 한 쌍의 전극들(일 예로, 제1 전극(ELT1) 및 제2 전극(ELT2), 및/또는 제3 전극(ELT3) 및 제4 전극(ELT4))을 포함하며, 이외에 적어도 하나의 컨택 전극(일 예로, 제1 컨택 전극(CNE1), 및 제2 컨택 전극(CNE2) 및/또는 제3 컨택 전극(CNE3)) 등을 추가적으로 더 포함할 수 있다.
예를 들어, 도 6a는 도 4a의 제1 및 제2 전극들(ELT1, ELT2) 및 발광 소자들(LD)과, 상기 발광 소자들(LD)을 제1 및 제2 전극들(ELT1, ELT2)의 사이에 안정적으로 연결하기 위한 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 포함한 표시층(DPL)의 레이아웃 실시예를 나타낸다. 그리고, 도 6b는 도 4b의 제1 내지 제4 전극들(ELT1~ELT4) 및 발광 소자들(LD)과, 상기 발광 소자들(LD)을 제1 내지 제4 전극들(ELT1~ELT4)의 사이에 안정적으로 연결하기 위한 제1 내지 제3 컨택 전극들(CNE1~CNE3)을 포함한 표시층(DPL)의 레이아웃 실시예를 나타낸다. 또한, 도 6a 및 도 6b는 표시층(DPL)과 더불어, 본 발명의 실시예에서 상기 표시층(DPL)의 하부에 배치되는 반사막(RFL)을 나타낸다.
도 7은 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 평면도이다. 예를 들어, 도 7은 도 3의 화소 유닛(PXU)에 대응하는 제1 내지 제3 화소들(PXL1, PXL2, PXL3)이 배치되는 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3)을 나타내며, 특히 제1 내지 제3 화소들(PXL1, PXL2, PXL3)의 발광부들(EMU)이 배치되는 표시층(DPL) 및 그 하부에 배치되는 반사막(RFL)을 나타낸다. 실시예에 따라, 도 7에서는 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 각각이 도 6a의 실시예에 의한 구조를 가지는 것으로 도시하였으나, 본 발명이 이에 한정되지는 않는다.
도 8a, 도 8b 및 도 9는 각각 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 단면도들이다. 예를 들어, 도 8a 및 도 8b는 도 6a의 Ⅰ~Ⅰ' 선에 따른 단면의 서로 다른 실시예들을 나타내는 것으로서, 도 8b의 실시예는 도 8a의 실시예와 비교하여 제1 컨택 전극(CNE1) 상에 배치된 제4 절연막(INS4)을 더 포함한다. 도 9는 도 6b의 Ⅱ~Ⅱ' 선에 따른 단면의 실시예를 나타낸다. 한편, 도 9에서는 도 8a의 실시예에서와 같이 제4 절연막(INS4)을 포함하지 않는 실시예를 개시하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 도 9의 실시예에서도, 도 8b의 실시예에서와 같은 방식으로 한 쌍의 컨택 전극들 중 어느 하나의 컨택 전극 상에 배치된 제4 절연막(INS4)을 더 포함할 수 있다.
도 8a, 도 8b 및 도 9에서는, 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서 임의의 트랜지스터(M)를 도시하기로 한다. 또한, 상기 회로층(PCL)에 배치될 수 있는 도전 패턴(CDP)의 일 예로서, 제1 컨택부(CNT1)를 통해 제1 전극(ELT1)에 연결되는 브릿지 패턴(BRP)과, 제2 컨택부(CNT2)를 통해 제2 전극(ELT2)에 연결되는 제2 전원선(PL2)을 도시하기로 한다.
일 실시예에서, 회로층(PCL)이 도 5의 실시예와 같이 구성될 경우, 도 8a, 도 8b 및 도 9의 브릿지 패턴(BRP)은 도 5의 제6 브릿지 패턴(BRP6)일 수 있고, 도 8a, 도 8b 및 도 9의 제2 전원선(PL2)은 도 5의 제2 수직 전원선(PL2_V)일 수 있다. 다만, 도 6a 내지 도 9의 실시예들에서, 표시층(DPL)의 하부에 배치되는 회로층(PCL)의 구조가, 도 5의 실시예에 한정되지는 않는다.
도 10은 본 발명의 일 실시예에 의한 컨택부(CNT)를 나타내는 평면도이다. 예를 들어, 도 10은 도 8a, 도 8b 및 도 9의 각 컨택부(CNT)에서의 반사막(RFL)과 제2 절연막(INS2)의 상호 배치 구조를 나타낸다. 컨택부(CNT)는 "제1 컨택부(CNT1)" 및 "제2 컨택부(CNT2)"를 포괄적으로 지칭하는 것으로서, "제1 컨택부(CNT1)" 및 "제2 컨택부(CNT2)" 중 적어도 하나를 의미할 수 있다.
도 3, 도 4a, 도 4b, 및 도 6a 내지 도 10을 참조하면, 본 발명의 일 실시예에 의한 화소(PXL) 및 이를 포함한 표시 장치는, 베이스 층(BSL)의 일면 상에 서로 중첩되도록 배치된 회로층(PCL) 및 표시층(DPL)을 포함한다. 예를 들어, 표시 영역(DA)은, 베이스 층(BSL)의 일면 상에 배치된 회로층(PCL)과, 상기 회로층(PCL) 상에 배치된 표시층(DPL)을 포함할 수 있다.
회로층(PCL)의 각 화소 영역에는 해당 화소의 화소 회로(PXC)를 구성하는 회로 소자들 및 이에 연결되는 배선들이 배치된다. 그리고, 표시층(DPL)의 각 화소 영역에는 해당 화소의 발광부(EMU)를 구성하는 화소 전극들 및 발광 소자들(LD)이 배치된다.
또한, 회로층(PCL)과 표시층(DPL)의 사이에는 제1 절연막(INS1) 및 제2 절연막(INS2)이 개재된다. 그리고, 상기 제1 및 제2 절연막들(INS1, INS2)의 사이에는 반사막(RFL)이 개재된다. 이에 따라, 본 발명의 실시예에서는 발광 소자들(LD)을 포함한 화소(PXL)의 전면 출광 효율을 확보할 수 있다.
회로층(PCL)은 복수의 도전층들과, 상기 도전층들의 사이에 개재되는 복수의 절연막들을 포함할 수 있다. 예를 들어, 회로층(PCL)은, 베이스 층(BSL)의 일면 상에 순차적으로 배치되는 제1 도전층, 버퍼층(BFL), 반도체층, 게이트 절연막(GI), 제2 도전층, 제1 층간 절연막(ILD1), 제3 도전층, 제2 층간 절연막(ILD2) 및 제4 도전층을 포함할 수 있다.
제1 도전층은 베이스 층(BSL)의 일면 상에 배치될 수 있다. 이러한 제1 도전층은 트랜지스터(M)의 백 게이트 전극(BGE) 등이 배치될 수 있는 도전층으로서, 일 예로, 도 5의 실시예에 의한 제1 도전층(BML)에 대응될 수 있다.
제1 도전층을 포함한 베이스 층(BSL)의 일면 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다.
버퍼층(BFL) 상에는 반도체 층이 배치될 수 있다. 반도체층은 트랜지스터(M)의 반도체 패턴(SCP) 등이 배치될 수 있는 도전층으로서, 일 예로, 도 5의 실시예에 의한 반도체층(SCL)에 대응될 수 있다.
반도체층 상에는 게이트 절연막(GI)이 배치될 수 있다. 예를 들어, 게이트 절연막(GI)은 반도체층과 제2 도전층의 사이에 개재될 수 있다.
게이트 절연막(GI) 상에는 제2 도전층이 배치될 수 있다. 제2 도전층은 트랜지스터(M)의 게이트 전극(GE) 등이 배치될 수 있는 도전층으로서, 일 예로, 도 5의 실시예에 의한 제2 도전층(GAT)에 대응될 수 있다.
제2 도전층 상에는 제1 층간 절연막(ILD1)이 배치될 수 있다. 예를 들어, 제1 층간 절연막(ILD1)은 제2 도전층과 제3 도전층의 사이에 개재될 수 있다.
제1 층간 절연막(ILD1) 상에는 제3 도전층이 배치될 수 있다. 제3 도전층은 트랜지스터(M)의 제1 및 제2 트랜지스터 전극들(TE1, TE2) 등이 배치될 수 있는 도전층으로서, 일 예로, 도 5의 실시예에 의한 제3 도전층(SD1)에 대응될 수 있다. 여기서, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 각 트랜지스터(M)의 소스 및 드레인 전극들(SE, DE)일 수 있다. 예를 들어, 제1 트랜지스터 전극(TE1)이 드레인 전극이면, 제2 트랜지스터 전극(TE2)은 소스 전극일 수 있다.
제3 도전층 상에는 제2 층간 절연막(ILD2)이 배치될 수 있다. 예를 들어, 제2 층간 절연막(ILD2)은 제3 도전층과 제4 도전층의 사이에 개재될 수 있다.
제2 층간 절연막(ILD2) 상에는 제4 도전층이 배치될 수 있다. 제4 도전층은 발광부(EMU)에 연결될 수 있는 도전 패턴(CDP) 등이 배치될 수 있는 도전층으로서, 일 예로, 도 5의 실시예에 의한 제4 도전층(SD2)에 대응될 수 있다.
예를 들어, 제4 도전층은, 각각의 화소 영역에 배치되며 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들 중 적어도 하나의 회로 소자(일 예로, 적어도 하나의 트랜지스터(M))와 발광부(EMU)의 제1 전극(ELT1)을 연결하는 브릿지 패턴(BRP)을 포함할 수 있다. 또한, 제4 도전층은 적어도 하나의 전원선 및/또는 신호선을 포함할 수 있다. 예를 들어, 제4 도전층은, 발광부(EMU)의 제2 전극(ELT2)(또는, 제4 전극(ELT4))에 연결되는 제2 전원선(PL2)을 포함할 수 있다.
일 실시예에서, 제4 도전층에 형성되는 적어도 하나의 도전 패턴(CDP)은, 금속막(MTL)과, 상기 금속막(MTL) 상의 투명 도전막(TCL)을 포함한 다중층으로 구성될 수 있다. 예를 들어, 투명 도전막(TCL)이 도전 패턴(CDP)의 최상부에 위치되어, 제1, 제2 또는 제4 전극(ELT1, ELT2, ELT4)에 직접 접촉됨으로써 상기 제1, 제2 또는 제4 전극(ELT1, ELT2, ELT4)에 전기적으로 연결될 수 있다. 이와 같이 각각의 컨택부(CNT)에서 제1 또는 제2 컨택홀(CH1, CH2)에 의해 노출되는 도전 패턴(CDP)의 최상부에 투명 도전막(TCL)을 배치할 경우, 각각의 컨택부(CNT)를 형성하기 위하여 반사막(RFL) 및/또는 제1 절연막(INS1) 등을 식각할 때, 도전 패턴(CDP)이 손상되는 것을 효과적으로 방지할 수 있다. 예를 들어, 제1 컨택부(CNT1)에서 제1 컨택홀(CH1)에 의해 노출되는 브릿지 패턴(BRP)과, 제2 컨택부(CNT2)에서 제2 컨택홀(CH2)에 의해 노출되는 제2 전원선(PL2)은 각각의 투명 도전막(TCL)에 의해 보호될 수 있다.
회로층(PCL) 상에는 제1 절연막(INS1)이 배치될 수 있다. 예를 들어, 제1 절연막(INS1)은 회로층(PCL)이 형성된 베이스 층(BSL)의 일면을 커버하도록 형성되되, 표시층(DPL)에 연결되는 도전 패턴(CDP) 상의 각 컨택부(CNT)에서 개구될 수 있다. 일 예로, 제1 절연막(INS1)은, 브릿지 패턴(BRP) 상에 위치되어 상기 브릿지 패턴(BRP)과 첫 번째 화소 전극(일 예로, 제1 전극(ELT1))을 연결하기 위한 제1 컨택부(CNT1)와, 제2 전원선(PL2) 상에 위치되어 상기 제2 전원선(PL2)과 마지막 화소 전극(일 예로, 제2 전극(ELT2) 또는 제4 전극(ELT4))을 연결하기 위한 제2 컨택부(CNT2)에서 개구될 수 있다.
제1 절연막(INS1) 상에는 반사막(RFL)이 배치될 수 있다. 예를 들어, 반사막(RFL)은 회로층(PCL) 및 제1 절연막(INS1)이 형성된 베이스 층(BSL)의 일면을 커버하도록 형성되되, 표시층(DPL)에 연결되는 도전 패턴(CDP) 상의 각 컨택부(CNT)에서 개구될 수 있다. 일 예로, 반사막(RFL)은, 제1 컨택부(CNT1)에 대응하는 개구부(OPN1a)와, 제2 컨택부(CNT2)에 대응하는 개구부(OPN1b)를 포함할 수 있다. 이하에서는, 반사막(RFL)에 형성되는 개구부들(OPN1a, OPN1b) 중 어느 하나를 임의적으로 지칭하거나, 상기 개구부들(OPN1a, OPN1b)을 포괄적으로 지칭할 때, "제1 개구부(OPN1)"라 하기로 한다.
이러한 반사막(RFL)은 적어도 한 종류의 금속 또는 합금을 포함하는 금속막으로 구성될 수 있다. 예를 들어, 반사막(RFL)은, 가시광선 파장 대역에서의 반사율이 큰 금속, 일 예로 알루미늄(Al), 금(Au) 및 은(Ag)을 비롯한 다양한 금속 물질 중 적어도 하나를 포함한 금속막으로 구성될 수 있다. 또한, 반사막(RFL)은 소정의 반사율을 확보할 수 있을 정도의 두께를 가질 수 있다. 예를 들어, 반사막(RFL)을 40nm 이상의 두께로 형성함으로써, 충분한 반사율을 확보할 수 있을 것이다.
실시예에 따라, 반사막(RFL)은 발광 소자들(LD)이 배치된 발광 영역(EMA)의 하부를 완전히 커버할 수 있다. 이에 따라, 발광 소자들(LD)의 하부로 방출된 광을 화소(PXL)의 상부 방향으로 반사시킬 수 있다. 또한, 반사막(RFL)을, 발광 소자들(LD)에 인접하게 위치하도록 표시층(DPL)의 하부에 배치함으로써, 화소(PXL)의 광 효율을 개선할 수 있다. 예를 들어, 반사막(RFL)에 의해 화소(PXL)의 전면 출광 효율을 개선할 수 있다.
일 실시예에서, 반사막(RFL)은 각각의 컨택부(CNT)를 제외하고, 표시 영역(DA)에 전면적으로 형성될 수 있다. 일 예로, 도 7에 도시된 바와 같이, 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3)을 포함한 표시 영역(DA)에, 전면적으로 일체형의 반사막(RFL)을 형성할 수 있다.
반사막(RFL) 상에는 제2 절연막(INS2)이 배치될 수 있다. 예를 들어, 제2 절연막(INS2)은 회로층(PCL), 제1 절연막(INS1) 및 반사막(RFL)이 형성된 베이스 층(BSL)의 일면을 커버하도록 형성되되, 회로층(PCL)과 표시층(DPL)을 연결하기 위한 각각의 컨택부(CNT)에서 개구될 수 있다. 일 예로, 제2 절연막(INS2)은, 제1 컨택부(CNT1)의 제1 개구부(OPN1a)와 중첩되는 개구부(OPN2a)와, 제2 컨택부(CNT2)의 제1 개구부(OPN1b)와 중첩되는 개구부(OPN2b)를 포함할 수 있다. 이하에서는, 제2 절연막(INS2)에 형성되는 개구부들(OPN2a, OPN2b) 중 어느 하나를 임의적으로 지칭하거나, 상기 개구부들(OPN2a, OPN2b)을 포괄적으로 지칭할 때, "제2 개구부(OPN2)"라 하기로 한다.
제2 절연막(INS2)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 예로, 제2 절연막(INS2)은 적어도 유기 절연층을 포함하며 회로층(PCL), 제1 절연막(INS1) 및 반사막(RFL) 등이 형성된 베이스 층(BSL)의 표면을 실질적으로 평탄화할 수 있다. 상기 제2 절연막(INS2)의 상부에는 표시층(DPL)이 배치될 수 있다.
이와 같이, 반사막(RFL)과 표시층(DPL)의 사이, 일 예로, 반사막(RFL)과 화소 전극들의 사이에 제2 절연막(INS2)이 개재되면, 반사막(RFL)과 표시층(DPL)의 사이에서 전기적 안정성(일 예로, 절연성)을 확보할 수 있다.
또한, 본 발명의 실시예에서는, 각각의 컨택부(CNT)에서 반사막(RFL)을 적어도 제2 절연막(INS2)보다 넓게 개구하고, 각각의 제1 개구부(OPN1)에서 상기 반사막(RFL)의 제1 개구부(OPN1) 주변의 둘레 영역을 제2 절연막(INS2)으로 커버한다. 이에 따라, 반사막(RFL)을, 주변의 회로 소자, 배선, 및/또는 각종 전극들로부터 안정적으로 분리하여, 각각의 컨택부(CNT)에서 반사막(RFL)으로 인한 쇼트 결함이 발생하는 것을 방지할 수 있다.
예를 들어, 도 10에 도시된 바와 같이, 각각의 컨택부(CNT)에서, 반사막(RFL)은 제1 폭(W1)을 가지도록 개구되고, 제2 절연막(INS2)은 제1 폭(W1)보다 좁은 제2 폭(W2)을 가지도록 개구될 수 있다. 그리고, 각각의 제2 개구부(OPN2)는, 각각의 제1 개구부(OPN1)의 내측에 위치될 수 있다. 또한, 각각의 컨택부(CNT)에서, 제2 절연막(INS2)의 제2 개구부(OPN2) 주변의 둘레 영역은, 반사막(RFL)의 제1 개구부(OPN1) 주변의 둘레 영역을 커버할 수 있다. 예를 들어, 도 8a, 도 8b 및 도 9에 도시된 바와 같이 각각의 컨택부(CNT)에서, 제2 절연막(INS2)은 반사막(RFL)의 측면을 포함한 표면을 완전히 커버할 수 있다.
일 실시예에서, 반사막(RFL)은 제2 절연막(INS2)을 마스크로 이용한 과식각(over-etching)을 통해 각각의 컨택부(CNT)에서 개구될 수 있다. 이 경우, 제2 절연막(INS2)은, 반사막(RFL)의 제1 개구부들(OPN1)이 위치한 모든 지점에서, 각각의 제1 개구부(OPN1)와 중첩되는 제2 개구부들(OPN2)을 포함할 수 있다.
또한, 일 실시예에서, 반사막(RFL)에 제1 개구부(OPN1)가 형성된 이후, 상기 반사막(RFL)의 제1 개구부(OPN1) 주변의 둘레 영역은, 제2 절연막(INS2)의 리플로우 공정을 진행함에 의해, 상기 제2 절연막(INS2)으로 커버될 수 있다. 이 경우, 제2 절연막(INS2)은, 각각의 컨택부(CNT)에서 제1 절연막(INS1) 및 반사막(RFL)에 비해 완만한 경사를 가지도록 개구될 수 있다.
제2 절연막(INS2) 상에는 표시층(DPL)이 배치될 수 있다. 표시층(DPL)은 각각의 컨택부(CNT)를 통해 회로층(PCL)에 연결될 수 있다. 예를 들어, 도 6a, 도 7 내지 도 8b의 실시예에서, 표시층(DPL)의 제1 전극(ELT1)은 제1 컨택부(CNT1)를 통해 브릿지 패턴(BRP)에 연결되고, 표시층(DPL)의 제2 전극(ELT2)은 제2 컨택부(CNT2)를 통해 제2 전원선(PL2)에 연결될 수 있다. 도 6b 및 도 9의 실시예에서, 표시층(DPL)의 제1 전극(ELT1)은 제1 컨택부(CNT1)를 통해 브릿지 패턴(BRP)에 연결되고, 표시층(DPL)의 제4 전극(ELT4)은 제2 컨택부(CNT2)를 통해 제2 전원선(PL2)에 연결될 수 있다.
표시층(DPL)의 각 화소 영역에는, 적어도 한 쌍의 화소 전극들이 배치되고, 상기 화소 전극들의 사이에 적어도 하나의 발광 소자(LD)가 배치될 수 있다. 또한, 표시층(DPL)의 각 화소 영역에는, 발광 소자(LD)를 화소 전극들의 사이에 원하는 방향으로 안정적으로 연결하기 위한 컨택 전극들이 더 배치될 수 있다.
예를 들어, 도 6a, 도 7 내지 도 8b의 실시예에서, 표시층(DPL)의 각 화소 영역에는, 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배치된 적어도 하나의 발광 소자(LD)(일 예로, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 병렬 연결된 복수의 발광 소자들(LD))가 배치될 수 있다. 또한, 상기 화소 영역에는, 발광 소자(LD)를 제1 및 제2 전극들(ELT1, ELT2)의 사이에 안정적으로 연결하기 위한 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 더 배치될 수 있다.
도 6b 및 도 9의 실시예에서, 표시층(DPL)의 각 화소 영역에는, 제1 내지 제4 전극들(ELT1~ELT4)과, 상기 제1 내지 제4 전극들(ELT1~ELT4)의 사이에 직병렬 연결된 제1 및 제2 발광 소자들(LD1, LD2)이 배치될 수 있다. 또한, 상기 화소 영역에는, 제1 및 제2 발광 소자들(LD1, LD2)을 제1 내지 제4 전극들(ELT1~ELT4)의 사이에 안정적으로 연결하기 위한 제1 내지 제3 컨택 전극들(CNE1~CNE3)이 더 배치될 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 제2 절연막(INS2) 상에 서로 이격되어 배치될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은 도 6a 및 도 7에 도시된 바와 같이 각 화소(PXL)의 발광 영역(EMA)에 서로 이격되어 배치될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 각각의 발광 영역(EMA)에서 제1 방향(DR1)을 따라 소정 간격만큼 이격되며, 각각 제2 방향(DR2)으로 연장될 수 있다. 제1 방향(DR1)은 가로 방향(또는, 행 방향)이고, 제2 방향(DR2)은 세로 방향(또는, 열 방향)일 수 있으나, 이에 한정되지는 않는다.
유사하게, 제3 전극(ELT3) 및 제4 전극(ELT4)은 제2 절연막(INS2) 상에 서로 이격되어 배치될 수 있다. 예를 들어, 제3 전극(ELT3) 및 제4 전극(ELT4)은 도 6b에 도시된 바와 같이 각 화소(PXL)의 발광 영역(EMA)에 서로 이격되어 배치될 수 있다. 일 예로, 제3 및 제4 전극들(ELT3, ELT4)은 각각의 발광 영역(EMA)에서 제1 방향(DR1)을 따라 소정 간격만큼 이격되며, 각각 제2 방향(DR2)으로 연장될 수 있다.
발광 영역(EMA)은 각 화소(PXL)의 발광부(EMU)를 구성하는 발광 소자들(LD)(특히, 한 쌍의 화소 전극들의 사이에 순방향으로 연결된 유효 광원들)이 배치되는 영역일 수 있다. 또한, 발광 영역(EMA)에는, 상기 발광 소자들(LD)에 연결되는 화소 전극들(일 예로, 제1, 제2, 제3 및/또는 제4 전극들(ELT1, ELT2, ELT3, ELT4), 및/또는 제1, 제2 및/또는 제3 컨택 전극들(CNE1, CNE2, CNE3)) 또는 상기 화소 전극들의 일 영역이 배치될 수 있다.
이러한 발광 영역(EMA)은, 각각의 화소 영역 및 그 내부의 발광 영역(EMA)을 규정하도록 화소들(PXL)의 사이에 형성되는 차광성 및/또는 반사성의 뱅크 구조물(일 예로, 화소 정의막 및/또는 블랙 매트릭스)에 의해 둘러싸일 수 있다. 예를 들어, 표시층(DPL)에는 적어도 발광 영역(EMA)을 포함한 영역을 둘러싸도록 각 화소 영역의 외곽 영역 및/또는 인접한 화소 영역들의 사이에 배치되는 뱅크 패턴이 더 배치될 수 있다.
실시예에 따라, 화소 전극들은 화소(PXL)별로 분리된 패턴을 가지거나, 복수의 화소들(PXL)에서 공통으로 연결되는 패턴을 가질 수 있다. 예를 들어, 제1, 제2, 제3 및/또는 제4 전극들(ELT1, ELT2, ELT3, ELT4)은 해당 화소 영역의 외곽 영역 또는 인접한 화소 영역들의 사이에서 양단이 끊긴 독립된 패턴을 가질 수 있다. 다른 실시예에서, 일부의 화소 전극(들)은 해당 화소 영역의 외곽 영역 또는 인접한 화소 영역들의 사이에서 끊어진 독립된 패턴을 가지고, 나머지 화소 전극(들)은 일 단부가 제1 방향(DR1) 또는 제2 방향(DR2)을 따라 연장되어, 상기 제1 방향(DR1) 또는 제2 방향(DR2) 상에서 이웃한 다른 화소(PXL)의 어느 일 화소 전극에 일체로 연결될 수 있다.
한편, 화소(PXL)를 형성하는 공정, 특히 발광 소자들(LD)의 정렬이 완료되기 이전에는 표시 영역(DA)에 배치된 화소들(PXL)의 화소 전극들이 복수의 그룹으로 나뉘어 각 그룹 별로 서로 일체 또는 비일체로 연결될 수 있다. 예를 들어, 도 6a의 실시예와 같이 구성된 화소들(PXL)의 제1 전극들(ELT1)이 서로 연결되고, 상기 화소들(PXL)의 제2 전극들(ELT2)이 서로 연결되어 있을 수 있다. 또는, 도 6b의 실시예와 같이 구성된 화소들(PXL)의 제1 전극들(ELT1)이 서로 연결되고, 상기 화소들(PXL)의 제2 및 제4 전극들(ELT2, ELT4)이 서로 연결되며, 상기 화소들(PXL)의 제3 전극들(ELT3)이 서로 연결되어 있을 수 있다. 이때, 상기 화소들(PXL)의 제3 전극들(ELT3)은 제1 전극들(ELT1)과 선택적으로 연결되어 있을 수 있다.
이러한 화소 전극들은 상기 발광 소자들(LD)의 정렬 단계에서 각 그룹 별로 소정의 정렬 신호(또는 정렬 전압)를 공급받을 수 있다. 일 예로, 상기 화소 전극들은 각각의 직렬 단을 구성하기 위한 한 쌍의 화소 전극들의 사이에 발광 소자들(LD)이 정렬될 수 있도록, 소정의 정렬 신호를 공급받을 수 있다.
이때, 상기 한 쌍의 화소 전극들은 이들의 사이에 발광 소자들(LD)이 정렬할 수 있도록 서로 다른 정렬 신호를 공급받을 수 있다. 이에 따라, 상기 한 쌍의 화소 전극들의 사이에 전계가 형성되며, 상기 전계에 의해 각각의 화소 영역(특히, 각 화소(PXL)의 발광 영역(EMA))에 공급된 발광 소자들(LD)이 상기 한 쌍의 화소 전극들의 사이에 자가 정렬할 수 있다. 발광 소자들(LD)의 정렬이 완료된 이후에는, 화소들(PXL)의 사이에서 적어도 일부의 화소 전극들 사이의 연결을 끊음으로써, 상기 화소들(PXL)을 개별 구동이 가능한 형태로 형성할 수 있다.
화소 전극들은 다양한 형상을 가질 수 있다. 예를 들어, 도 6a의 실시예에서, 제1 전극(ELT1) 및 제2 전극(ELT2)은 소정의 발광 영역(EMA)에서 서로 근접하도록 상기 발광 영역(EMA)에서 최대 폭을 가지도록 형성될 수 있다. 일 예로, 발광 영역(EMA)에서, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 소자들(LD)의 정렬 공정에서 상기 발광 소자들(LD)의 정렬에 필요한 전계를 충분히 형성할 수 있을 정도로 가까운 거리에 서로 이격되어 형성될 수 있다.
유사하게, 도 6b의 실시예에서, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 영역(EMA)의 일 영역(일 예로, 제1 직렬 단에 대응하는 서브 발광 영역)에서 서로 근접하도록 형성되고, 제3 전극(ELT3) 및 제4 전극(ELT4)은 발광 영역(EMA)의 다른 일 영역(일 예로, 제2 직렬 단에 대응하는 서브 발광 영역)에서 서로 근접하도록 형성될 수 있다.
화소 전극들의 형상 및 크기 등은 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 적어도 일부의 화소 전극들은 발광 영역(EMA)에 대응하는 중단 영역에서만 부분적으로 확대된 폭을 가지고, 나머지 영역(일 예로, 각 화소 영역의 상단 및 하단 영역들)에서는 좁은 폭을 가지는 형태로, 영역에 따라 가변되는 폭을 가질 수 있다. 다른 실시예에서, 각각의 화소 전극은 각각의 화소 영역 및/또는 표시 영역(DA)에서 균일한 폭을 가지면서, 제2 방향(DR2)을 따라 바 형상으로 연장될 수도 있다. 이외에도, 각각의 화소 전극은, 굴곡부를 가지거나, 나선형 또는 원형 등의 다양한 형상을 가질 수 있다. 또한, 각각의 발광 영역(EMA)에 배치되는 화소 전극들의 개수 및/또는 상호 배치 구조는 다양하게 변경될 수 있다.
각각의 화소 전극은 단일 전극으로 구성되거나, 복수의 전극들로 구성될 수 있다. 일 예로, 하나의 화소(PXL) 내에는 단일의 제1 전극(ELT1) 또는 복수의 제1 전극들(ELT1)이 배치될 수 있다. 복수의 제1 전극들(ELT1)이 배치될 경우, 상기 제1 전극들(ELT1)은 서로 일체 또는 비일체로 연결될 수 있다.
또한, 첫 번째 화소 전극(일 예로, 제1 전극(ELT1))은 회로층(PCL)과의 연결(일 예로, 상기 회로층(PCL)에 배치된 소정의 회로 소자와의 전기적 연결)을 위한 제1 컨택부(CNT1)에 대응하는 돌출부를 가질 수 있으나, 이에 한정되지는 않는다. 유사하게, 마지막 화소 전극(일 예로, 제2 전극(ELT2) 또는 제4 전극(ELT4))은 회로층(PCL)과의 연결(일 예로, 상기 회로층(PCL)에 배치된 제2 전원선(PL2)과의 전기적 연결)을 위한 제2 컨택부(CNT2)에 대응하는 돌출부를 가질 수 있으나, 이에 한정되지는 않는다.
즉, 본 발명에서, 각 화소(PXL)에 배치되는 화소 전극들의 형상, 개수, 배열 방향 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
각 화소(PXL)의 첫 번째 화소 전극(일 예로, 제1 전극(ELT1))은 제1 컨택부(CNT1)에 형성된 제1 컨택홀(CH1)을 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제1 전원선(PL1)) 및/또는 신호선(일 예로, 주사선(SL), 데이터선(DL) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 상기 첫 번째 화소 전극이 소정의 전원선 또는 신호선에 직접 연결될 수도 있다.
일 실시예에서, 상기 첫 번째 화소 전극은 제1 컨택홀(CH1)을 통해 그 하부에 배치된 소정의 회로 소자에 전기적으로 연결되고 상기 회로 소자를 통해 제1 배선에 전기적으로 연결될 수 있다. 상기 제1 배선은 제1 전원(VDD)을 공급하기 위한 제1 전원선(PL1)일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 제1 배선은 소정의 제1 구동 신호(일 예로, 주사 신호, 데이터 신호, 또는 소정의 제어 신호 등)가 공급되는 신호선일 수도 있다.
각 화소(PXL)의 마지막 화소 전극(일 예로, 제2 전극(ELT2) 또는 제4 전극(ELT4))은 제2 컨택홀(CH2)을 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제2 전원선(PL2)) 및/또는 신호선(일 예로, 주사선(SL), 데이터선(DL) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 상기 마지막 화소 전극이 소정의 전원선 또는 신호선에 직접 연결될 수도 있다.
일 실시예에서, 상기 마지막 화소 전극은 제2 컨택부(CNT2)에 형성된 제2 컨택홀(CH2)을 통해, 그 하부에 배치된 제2 배선에 전기적으로 연결될 수 있다. 상기 제2 배선은 제2 전원(VSS)을 공급하기 위한 제2 전원선(PL2)일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 제2 배선은 소정의 제2 구동 신호(일 예로, 주사 신호, 데이터 신호, 또는 소정의 제어 신호 등)가 공급되는 신호선일 수도 있다.
각각의 화소 전극은 적어도 하나의 도전 물질을 포함할 수 있다. 일 실시예에서, 화소 전극들은 각각 투명 도전 물질로 구성되며, 서로 동일 또는 상이한 도전 물질을 포함할 수 있다.
예를 들어, 제1, 제2, 제3 및/또는 제4 전극들(ELT1, ELT2, ELT3, ELT4) 각각은, ITO, IZO, ITZO, ZnO, AZO, GZO, ZTO, GTO 및 FTO를 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 발광 소자들(LD)에서 생성된 광이 각각의 화소 전극을 투과하여 반사막(RFL)으로 입사되고, 상기 반사막(RFL)에서 반사되어 화소(PXL)의 상부 방향으로 방출될 수 있다.
화소 전극들 상에는 제3 절연막(INS3)이 배치될 수 있다. 제3 절연막(INS3)은 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제3 절연막(INS3)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 알루미늄 산화물(AlxOy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다. 또한, 제3 절연막(INS3)은 단일층 또는 다중층으로 구성될 수 있다.
제3 절연막(INS3) 상에는 발광 소자들(LD)이 배치될 수 있다. 발광 소자들(LD)은 적어도 한 쌍의 화소 전극들의 사이에 정렬될 수 있다. 예를 들어, 발광 소자들(LD)은 상기 적어도 한 쌍의 화소 전극들의 사이에 정렬되어, 서로 직렬, 병렬, 또는 직병렬로 연결될 수 있다. 일 예로, 각각의 발광 소자(LD)는 어느 한 쌍의 화소 전극들의 사이에 제1 방향(DR1)으로 정렬되어, 상기 어느 한 쌍의 화소 전극들의 사이에 전기적으로 연결될 수 있다.
한편, 도 6a 내지 도 7에서는 발광 소자들(LD)이 모두 제1 방향(DR1)으로 균일하게 정렬된 것으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 적어도 하나는, 제1 및 제2 전극들(ELT1, ELT2)의 사이에서 제1 및 제2 방향들(DR1, DR2)에 대하여 기울어진 사선 방향 등으로 배열될 수도 있다.
실시예에 따라, 각각의 발광 소자(LD)는, 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 소자일 수 있다. 예를 들어, 각각의 발광 소자(LD)는 도 1a 내지 도 2b에 도시된 바와 같은, 나노 스케일 내지 마이크로 스케일 범위의 크기를 가지는 초소형의 발광 소자일 수 있다. 다만, 발광 소자(LD)의 종류 및/또는 크기는 실시예에 따라 다양하게 변경될 수 있다.
도 6a의 실시예에서, 각각의 발광 소자(LD)는, 제1 전극(ELT1)을 향해 배치된 제1 단부(EP1)와, 제2 전극(ELT2)을 향해 배치된 제2 단부(EP2)를 포함할 수 있다. 각각의 발광 소자(LD)는 제1 및/또는 제2 전극들(ELT1, ELT2)과 중첩되거나, 또는 제1 및/또는 제2 전극들(ELT1, ELT2)과 중첩되지 않을 수 있다. 예를 들어, 발광 소자(LD)의 제1 단부(EP1)는 제1 전극(ELT1)과 중첩되거나, 중첩되지 않을 수 있다. 유사하게, 발광 소자(LD)의 제2 단부(EP2)는 제2 전극(ELT2)과 중첩되거나, 중첩되지 않을 수 있다.
발광 소자들(LD)의 제1 단부들(EP1)은 제1 전극(ELT1)에 연결되고, 상기 발광 소자들(LD)의 제2 단부들(EP2)은 제2 전극(ELT2)에 연결될 수 있다. 예를 들어, 발광 소자들(LD)의 제1 단부들(EP1)은 제1 컨택 전극(CNE1)을 통해 제1 전극(ELT1)에 전기적으로 연결되고, 상기 발광 소자들(LD)의 제2 단부들(EP2)은 제2 컨택 전극(CNE2)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다른 실시예에서, 발광 소자들(LD)의 제1 단부들(EP1)은 제1 전극(ELT1)에 직접적으로 접촉됨으로써, 상기 제1 전극(ELT1)에 전기적으로 연결될 수도 있다. 유사하게, 발광 소자들(LD)의 제2 단부들(EP2)은 제2 전극(ELT2)에 직접적으로 접촉됨으로써, 상기 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 이 경우, 제1 컨택 전극(CNE1) 및/또는 제2 컨택 전극(CNE2)을 선택적으로 형성할 수도 있다.
도 6b의 실시예에서, 각각의 제1 발광 소자(LD1)는, 제1 전극(ELT1)을 향해 배치된 제1 단부(EP1)와, 제2 전극(ELT2)을 향해 배치된 제2 단부(EP2)를 포함할 수 있다. 각각의 제1 발광 소자(LD1)는, 제1 및/또는 제2 전극들(ELT1, ELT2)과 중첩되거나, 또는 제1 및/또는 제2 전극들(ELT1, ELT2)과 중첩되지 않을 수 있다.
제1 발광 소자들(LD1)의 제1 단부들(EP1)은 제1 전극(ELT1)에 연결되고, 상기 제1 발광 소자들(LD1)의 제2 단부들(EP2)은 제2 전극(ELT2)에 연결될 수 있다. 예를 들어, 제1 발광 소자들(LD1)의 제1 단부들(EP1)은 제1 컨택 전극(CNE1)을 통해 제1 전극(ELT1)에 전기적으로 연결되고, 상기 제1 발광 소자들(LD1)의 제2 단부들(EP2)은 제2 컨택 전극(CNE2)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제1 발광 소자들(LD1)의 제1 단부들(EP1)은 제1 전극(ELT1)에 직접적으로 접촉됨으로써, 상기 제1 전극(ELT1)에 전기적으로 연결될 수도 있다. 유사하게, 제1 발광 소자들(LD1)의 제2 단부들(EP2)은 제2 전극(ELT2)에 직접적으로 접촉됨으로써, 상기 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 이 경우, 제1 컨택 전극(CNE1) 및/또는 제2 컨택 전극(CNE2)을 선택적으로 형성할 수도 있다.
각각의 제2 발광 소자(LD2)는, 제3 전극(ELT3)을 향해 배치된 제1 단부(EP1)와, 제4 전극(ELT4)을 향해 배치된 제2 단부(EP2)를 포함할 수 있다. 각각의 제2 발광 소자(LD2)는, 제3 및/또는 제4 전극들(ELT3, ELT4)과 중첩되거나, 또는 제3 및/또는 제4 전극들(ELT3, ELT4)과 중첩되지 않을 수 있다.
제2 발광 소자들(LD2)의 제1 단부들(EP1)은 제3 전극(ELT3)에 연결되고, 상기 제2 발광 소자들(LD2)의 제2 단부들(EP2)은 제4 전극(ELT4)에 연결될 수 있다. 예를 들어, 제2 발광 소자들(LD2)의 제1 단부들(EP1)은 제2 컨택 전극(CNE2)을 통해 제3 전극(ELT3)에 전기적으로 연결되고, 상기 제2 발광 소자들(LD2)의 제2 단부들(EP2)은 제3 컨택 전극(CNE3)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 또한, 제2 발광 소자들(LD2)의 제1 단부들(EP1)은 제2 컨택 전극(CNE2)을 통해 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 전극(ELT2)에 연결될 수 있다. 다른 실시예에서, 제2 발광 소자들(LD2)의 제1 단부들(EP1)은 제3 전극(ELT3)에 직접적으로 접촉됨으로써, 상기 제3 전극(ELT3)에 전기적으로 연결될 수도 있다. 유사하게, 제2 발광 소자들(LD2)의 제2 단부들(EP2)은 제4 전극(ELT4)에 직접적으로 접촉됨으로써, 상기 제4 전극(ELT4)에 전기적으로 연결될 수 있다. 이 경우, 제2 컨택 전극(CNE2) 및/또는 제3 컨택 전극(CNE3)을 선택적으로 형성할 수도 있다.
실시예에 따라, 발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 방식 또는 슬릿 코팅 방식 등을 비롯한 다양한 방식을 통해 각각의 화소 영역(특히, 각 화소(PXL)의 발광 영역(EMA))에 공급될 수 있다. 예를 들어, 발광 소자들(LD)은 휘발성 용매에 섞여 각 화소(PXL)의 발광 영역(EMA)에 공급될 수 있다. 이때, 화소 전극들에 소정의 정렬 전압(또는, 정렬 신호)을 인가하게 되면, 상기 화소 전극들의 사이에 전계가 형성되면서 발광 소자들(LD)이 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 상기 화소 전극들의 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다.
실시예에 따라, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에는 각각의 컨택 전극이 형성될 수 있다. 예를 들어, 도 6a의 실시예에서, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에는 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 형성될 수 있다. 이에 따라, 발광 소자들(LD)을 제1 및 제2 전극들(ELT1, ELT2)의 사이에 보다 안정적으로 연결할 수 있다. 도 6b의 실시예에서, 제1 발광 소자들(LD1)의 제1 및 제2 단부들(EP1, EP2) 상에는 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 형성되고, 제2 발광 소자들(LD2)의 제1 및 제2 단부들(EP1, EP2) 상에는 각각 제2 컨택 전극(CNE2) 및 제3 컨택 전극(CNE3)이 형성될 수 있다. 이에 따라, 제1 및 제2 발광 소자들(LD1, LD2)을 각각 제1 및 제2 전극들(ELT1, ELT2)의 사이 및 제3 및 제4 전극들(ELT3, ELT4)에 보다 안정적으로 연결할 수 있다.
이하에서, 제1 내지 제3 컨택 전극들(CNE1~CNE3) 중 적어도 하나의 컨택 전극을 임의로 지칭하거나, 제1 내지 제3 컨택 전극들(CNE1~CNE3)을 포괄적으로 지칭할 때, "컨택 전극들(CNE)"이라 하기로 한다.
일 실시예에서, 각각의 발광 영역(EMA)에 공급된 발광 소자들(LD)의 활용률을 높이기 위하여 화소 전극들에 인가되는 정렬 신호를 조정하거나 자계를 형성하는 등에 의해, 보다 많은 개수(또는 비율)의 발광 소자들(LD)이 특정 방향으로 정렬되도록 상기 발광 소자들(LD)을 편향 정렬할 수 있다. 이 경우, 컨택 전극들(CNE)을 이용하여 보다 다수인 발광 소자들(LD)의 배열 방향에 맞춰 화소 전극들을 연결할 수 있게 된다. 이에 따라, 발광 소자들(LD)의 활용률을 개선하고, 화소(PXL)의 광 효율을 향상시킬 수 있게 된다.
제1 컨택 전극(CNE1)은, 제1 전극(ELT1) 및 이에 인접한 적어도 한 발광 소자(LD)(또는, 적어도 하나의 제1 발광 소자(LD1))의 제1 단부(EP1)와 중첩되도록 상기 제1 전극(ELT1) 및 상기 발광 소자(LD)의 제1 단부(EP1) 상에 배치될 수 있다. 일 예로, 제1 컨택 전극(CNE1)은, 제1 전극(ELT1) 및 이에 인접한 복수의 발광 소자들(LD)의 제1 단부들(EP1)과 중첩되도록 상기 제1 전극(ELT1) 및 상기 발광 소자들(LD)의 제1 단부들(EP1) 상에 배치될 수 있다.
이러한 제1 컨택 전극(CNE1)은, 제1 전극(ELT1)과 발광 소자들(LD)의 제1 단부들(EP1)을 연결할 수 있다. 또한, 제1 컨택 전극(CNE1)은 발광 소자들(LD)의 제1 단부들(EP1)을 안정적으로 고정할 수 있다. 다른 실시예에서, 제1 컨택 전극(CNE1)이 형성되지 않을 경우, 발광 소자들(LD)의 제1 단부들(EP1)은 이에 인접한 제1 전극(ELT1)과 중첩되도록 배치되어 상기 제1 전극(ELT1)에 직접 연결될 수도 있다. 이 경우, 제3 절연막(INS3)은 적어도 부분적으로 제거될 수 있다.
제2 컨택 전극(CNE2)은, 제2 전극(ELT2) 및 이에 인접한 적어도 한 발광 소자(LD)(또는, 적어도 하나의 제1 발광 소자(LD1))의 제2 단부(EP2)와 중첩되도록 상기 제2 전극(ELT2) 및 상기 발광 소자(LD)의 제2 단부(EP2) 상에 배치될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은, 제2 전극(ELT2) 및 이에 인접한 복수의 발광 소자들(LD)의 제2 단부들(EP2)과 중첩되도록 상기 제2 전극(ELT2) 및 상기 발광 소자들(LD)의 제2 단부들(EP2) 상에 배치될 수 있다.
이러한 제2 컨택 전극(CNE2)은, 제2 전극(ELT2)과 발광 소자들(LD)의 제2 단부들(EP2)을 연결할 수 있다. 또한, 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 제2 단부들(EP2)을 안정적으로 고정할 수 있다. 다른 실시예에서, 제2 컨택 전극(CNE2)이 형성되지 않을 경우, 발광 소자들(LD)의 제2 단부들(EP2)은 이에 인접한 제2 전극(ELT2)과 중첩되도록 배치되어 상기 제2 전극(ELT2)에 직접 연결될 수도 있다. 이 경우, 제3 절연막(INS3)은 적어도 부분적으로 제거될 수 있다.
도 6b의 실시예에서, 제2 컨택 전극(CNE2)은, 제3 전극(ELT3) 및 이에 인접한 적어도 하나의 제2 발광 소자(LD2)의 제1 단부(EP1)와 중첩되도록 상기 제3 전극(ELT3) 및 상기 제2 발광 소자(LD2)의 제1 단부(EP1) 상에도 배치될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은, 제3 전극(ELT3) 및 이에 인접한 복수의 제2 발광 소자들(LD2)의 제1 단부들(EP1)과 중첩되도록 상기 제3 전극(ELT3) 및 상기 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에 배치될 수 있다.
이러한 제2 컨택 전극(CNE2)은, 제3 전극(ELT3)과 제2 발광 소자들(LD2)의 제1 단부들(EP1)을 연결할 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 발광 소자들(LD2)의 제1 단부들(EP1)을 안정적으로 고정할 수 있다. 다른 실시예에서, 제2 컨택 전극(CNE2)이 형성되지 않을 경우, 제2 발광 소자들(LD2)의 제2 단부들(EP2)은 이에 인접한 제3 전극(ELT3)과 중첩되도록 배치되어 상기 제3 전극(ELT3)에 직접 연결될 수도 있다. 이 경우, 제3 절연막(INS3)은 적어도 부분적으로 제거될 수 있다.
제3 컨택 전극(CNE3)은, 제4 전극(ELT4) 및 이에 인접한 적어도 하나의 제2 발광 소자(LD2)의 제2 단부(EP2)와 중첩되도록 상기 제4 전극(ELT4) 및 상기 제2 발광 소자(LD2)의 제2 단부(EP2) 상에 배치될 수 있다. 일 예로, 제3 컨택 전극(CNE3)은, 제4 전극(ELT4) 및 이에 인접한 복수의 제2 발광 소자들(LD2)의 제2 단부들(EP2)과 중첩되도록 상기 제4 전극(ELT4) 및 상기 제2 발광 소자들(LD2)의 제2 단부들(EP2) 상에 배치될 수 있다.
이러한 제3 컨택 전극(CNE3)은, 제4 전극(ELT4)과 제2 발광 소자들(LD2)의 제2 단부들(EP2)을 연결할 수 있다. 또한, 제3 컨택 전극(CNE3)은 제2 발광 소자들(LD2)의 제2 단부들(EP2)을 안정적으로 고정할 수 있다. 다른 실시예에서, 제3 컨택 전극(CNE3)이 형성되지 않을 경우, 제2 발광 소자들(LD2)의 제2 단부들(EP2)은 이에 인접한 제4 전극(ELT4)과 중첩되도록 배치되어 상기 제4 전극(ELT4)에 직접 연결될 수도 있다. 이 경우, 제3 절연막(INS3)은 적어도 부분적으로 제거될 수 있다.
컨택 전극들(CNE)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 컨택 전극들(CNE)은 ITO, IZO, ITZO, ZnO, AZO, GZO, ZTO, GTO 및 FTO를 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 각각의 제1 및 제2 단부들(EP1, EP2)을 통해 발광 소자들(LD)로부터 방출되는 광이, 컨택 전극들(CNE)을 투과하여 표시 패널(PNL)의 외부로 방출될 수 있게 된다.
일 실시예에서, 컨택 전극들(CNE)은 동일한 공정에서 동시에 형성될 수 있다. 이 경우, 컨택 전극들(CNE)은 도 8a 및 도 9에 도시된 바와 같이, 베이스 층(BSL) 상의 동일한 층에 배치될 수 있다.
다른 실시예에서, 한 쌍의 컨택 전극들(CNE)은 적어도 하나의 절연막을 사이에 개재하고 서로 분리되며, 순차적으로 형성될 수 있다. 예를 들어, 도 8b에 도시된 바와 같이 제1 컨택 전극(CNE1)의 상부에 제4 절연막(INS4)이 배치되고, 상기 제4 절연막(INS4)의 일 단부는 제1 및 제2 컨택 전극들(CNE1, CNE2)의 사이에 개재될 수 있다. 이 경우, 제1 컨택 전극(CNE1), 제4 절연막(INS4) 및 제2 컨택 전극(CNE2)을 순차적으로 형성할 수 있다.
표시층(DPL) 상에는 오버 코트층(OC) 등이 배치될 수 있다. 오버 코트층(OC)은 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함하며, 단일층 또는 다중층으로 구성될 수 있다.
상술한 실시예들에서, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 해당 화소(PXL)의 유효 광원을 구성할 수 있다. 그리고, 이러한 유효 광원들이 모여 해당 화소(PXL)의 발광부(EMU)를 구성할 수 있다.
한편, 본 발명에서 회로층(PCL) 및/또는 표시층(DPL)의 구성 및 레이아웃 구조가 도 6a 내지 도 10에 도시된 실시예들에 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 또한, 회로층(PCL) 및 표시층(DPL)은 서로 관련성을 가지고 설계되거나, 서로 독립적으로 설계되되 제1 및 제2 컨택부들(CNT1, CNT2)을 통한 연결이 가능하도록 설계될 수 있다.
상술한 실시예들에 따르면, 화소들(PXL)의 발광부들(EMU)의 하부에 반사막(RFL)을 배치함으로서, 화소들(PXL)의 전면 출광 효율을 확보할 수 있다. 예를 들어, 발광 소자들(LD)의 주변에 돌출형 반사 격벽을 형성하지 않고도 각 화소(PXL)의 전면 출광 효율을 확보할 수 있으므로, 돌출형 반사 격벽을 형성하는 실시예와 비교하여, 제조 공정을 단순화할 수 있다. 또한, 돌출형 반사 격벽에 의한 단차가 발생하지 않아 발광부(EMU)의 형성 공정이 용이해질 수 있다.
도 11a 내지 도 11k는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 나타내는 단면도들이다. 예를 들어, 도 11a 내지 도 11k는 도 6a 내지 도 8의 실시예에 의한 반사막(RFL)을 포함한 표시 장치의 제조 단계를 순차적으로 나타낸다. 도 11a 내지 도 11k에서는 도 6a의 실시예에 대응하는 단면을 나타내기로 하며, 회로층(PCL) 상부의 제1 절연막(INS1), 반사막(RFL), 제2 절연막(INS2) 및 표시층(DPL)을 형성하는 방법을 중심으로, 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 설명하기로 한다.
도 6a 내지 도 11a를 참조하면, 베이스 층(BSL) 상에 회로층(PCL)을 형성한다. 예를 들어, 베이스 층(BSL) 상의 각 화소 영역에, 해당 화소(PXL)의 회로 소자들 및 상기 회로 소자들에 연결되는 도전 패턴들(CDP)을 형성할 수 있다. 이러한 회로층(PCL)은 통상의 백플레인 공정을 통해 형성될 수 있으며, 이에 따라 회로층(PCL)의 형성 방법에 대한 상세한 설명은 생략하기로 한다.
한편, 후속 공정에서 표시층(DPL)에 연결될 도전 패턴들(CDP)은 금속막(MTL)과 투명 도전막(TCL)을 포함한 이중막으로 형성할 수 있다. 이에 따라, 상기 도전 패턴들(CDP) 상에 컨택부(CNT)를 형성하는 공정에서 상기 도전 패턴들(CDP)이 손상되는 것을 방지할 수 있다.
도 11b를 참조하면, 회로층(PCL) 상에, 제1 절연막(INS1), 반사막(RFL) 및 제2 절연막(INS2)을 순차적으로 형성한다. 일 예로, 회로층(PCL) 상에 무기 및/또는 유기 절연 물질을 포함한 적어도 한 층의 절연막을 증착함으로써 제1 절연막(INS1)을 형성하고, 상기 제1 절연막(INS1) 상에 적어도 한 층의 금속막을 증착함으로써 반사막(RFL)을 형성할 수 있다. 그리고, 상기 반사막(RFL) 상에 감광성 유기 절연 물질을 코팅함으로써, 제2 절연막(INS2)을 형성할 수 있다. 다만, 제1 절연막(INS1), 반사막(RFL) 및 제2 절연막(INS2) 각각의 형성 물질 및/또는 방법이 이에 한정되지는 않는다.
도 11c를 참조하면, 표시층(DPL)에 연결될 소정의 도전 패턴들(CDP)에 대응하는 각각의 컨택부(CNT)에서, 반사막(RFL)이 노출되도록 제2 절연막(INS2)을 식각한다. 일 예로, 브릿지 패턴(BRP) 상의 제1 컨택부(CNT1)와 제2 전원선(PL2) 상의 제2 컨택부(CNT2)에서 반사막(RFL)이 노출되도록, 포토 공정을 통해 제2 절연막(INS2)을 식각할 수 있다. 이후, 소프트 베이킹(soft baking)을 통해 제2 절연막(INS2)을 경화할 수 있다.
도 11d 및 도 11e를 참조하면, 제2 절연막(INS2)을 마스크로 이용하여, 각각의 컨택부(CNT)에서 도전 패턴(CDP)이 노출되도록 반사막(RFL) 및 제1 절연막(INS1)을 순차적으로 식각한다. 예를 들어, 제2 절연막(INS2)을 마스크로 이용하여, 반사막(RFL) 및 제1 절연막(INS1)을 순차적으로 식각할 수 있다.
반사막(RFL)은 제2 절연막(INS2)을 마스크로 이용한 습식 식각을 통해 각각의 컨택부(CNT)에서 개구될 수 있다. 그리고, 제1 절연막(INS1)은 제2 절연막(INS2)을 마스크로 이용한 건식 식각을 통해 각각의 컨택부(CNT)에서 개구될 수 있다.
이때, 반사막(RFL)은 각각의 컨택부(CNT)에서 제1 절연막(INS1) 및 제2 절연막(INS2)보다 넓게 개구되도록 과식각될 수 있다. 이에 따라, 반사막(RFL)이 후속 공정에서 형성될 제1 전극(ELT1) 또는 제2 전극(ELT2) 등에 접촉되어 쇼트 결함이 발생하는 것을 방지할 수 있다.
도 11f를 참조하면, 각각의 컨택부(CNT)에서 반사막(RFL)의 노출된 둘레가 제2 절연막(INS2)에 의해 커버되도록 제2 절연막(INS2)의 리플로우(reflow) 공정을 진행한다. 예를 들어, 반사막(RFL) 및 제1 절연막(INS1)의 식각 공정 이후에, 하드 베이킹(hard baking)을 통해 제2 절연막(INS2)을 경화할 수 있으며, 이 과정에서 제2 절연막(INS2)의 리플로우 현상을 이용하여 각각의 컨택부(CNT)에서 노출된 반사막(RFL)의 둘레를 제2 절연막(INS2)으로 완전히 커버할 수 있다.
도 11g 내지 도 11k를 참조하면, 제2 절연막(INS2) 상에, 각각의 컨택부(CNT)를 통해 각각의 도전 패턴(CDP)에 연결되는 표시층(DPL)을 형성한다.
예를 들어, 도 11g에 도시된 바와 같이, 제2 절연막(INS2) 상의 각 화소 영역에 화소 전극들, 일 예로 제1 전극(ELT1) 및 제2 전극(ELT2)을 형성할 수 있다. 일 예로, 제2 절연막(INS2) 상에 투명 도전막을 형성한 이후, 상기 투명 도전막을 식각함으로써, 각 화소(PXL)의 제1 전극(ELT1) 및 제2 전극(ELT2)을 형성할 수 있다. 이때, 제1 전극(ELT1)은 제1 컨택부(CNT1)를 통해 브릿지 패턴(BRP)에 연결되고, 제2 전극(ELT2)은 제2 컨택부(CNT2)를 통해 제2 전원선(PL2)에 연결되도록, 제1 및 제2 전극들(ELT2, ELT2)을 형성할 수 있다. 투명 도전 물질을 이용하여 제1 및 제2 전극들(ELT2, ELT2)을 형성할 경우, 미세 패턴을 정교하게 형성할 수 있는 장점이 있다.
이후, 도 11h에 도시된 바와 같이, 제1 및 제2 전극들(ELT1, ELT2)을 포함한 베이스 층(BSL)의 일면 상에, 적어도 한 층의 유기막 및/또는 무기막을 포함하는 제3 절연막(INS3)을 형성할 수 있다.
이후, 도 11i에 도시된 바와 같이, 제3 절연막(INS3) 상의 각 화소 영역에 발광 소자(LD)(일 예로, 다수의 발광 소자들(LD))를 공급하고, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전계를 형성할 수 있다. 이에 따라, 상기 발광 소자(LD)를 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬할 수 있다.
이후, 도 11j 및 도 11k에 도시된 바와 같이, 컨택 전극들(CNE), 일 예로 제1 및 제2 컨택 전극들(CNE1, CNE2)을 형성하여, 발광 소자(LD)를 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결할 수 있다. 예를 들어, 도 11j에 도시된 바와 같이, 제1 및 제2 전극들(ELT1, ELT2) 각각의 일 영역을 노출하도록 제3 절연막(INS3)을 식각함으로써, 상기 제1 및 제2 전극들(ELT1, ELT2)에 대응하는 컨택홀들(CH)을 형성할 수 있다. 이후, 도 11k에 도시된 바와 같이, 제3 절연막(INS3) 상에, 각각의 컨택홀(CH)을 통해 각각 제1 전극(ELT1) 및 제2 전극(ELT2)에 연결되는 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 형성할 수 있다.
한편, 도 8b의 실시예에 의한 화소(PXL)를 형성하고자 할 경우에는, 제1 컨택 전극(CNE1), 제4 절연막(INS4) 및 제2 컨택 전극(CNE2)을 순차적으로 형성함에 의해 발광 소자(LD)를 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결할 수 있다.
제1 및 제2 전극들(ELT1, ELT2), 발광 소자(LD), 및 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함한 표시층(DPL)을 형성한 이후에는, 상기 표시층(DPL) 상에 도 8a의 오버 코트층(OC) 등을 형성할 수 있다.
도 12는 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 평면도이다. 예를 들어, 도 12는 도 7과 비교하여, 반사막(RFL)에 대한 다른 실시예를 개시한다. 그리고, 도 13은 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 단면도이다. 예를 들어, 도 13은 도 12의 Ⅲ~Ⅲ' 선에 따른 단면의 실시예를 나타낸다. 도 12 및 도 13의 실시예에서, 도 6a 내지 도 10의 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 12 및 도 13을 참조하면, 반사막(RFL)은 표시 영역(DA) 내에서 복수의 분할 패턴들로 분리될 수 있다. 예를 들어, 반사막(RFL)은, 각 화소 영역의 외곽 영역에서 끊겨 서로 분리된 복수의 분할 패턴들을 포함할 수 있다. 일 예로, 제1색 화소(PXL1)가 형성되는 제1 화소 영역(PXA1), 제2색 화소(PXL2)가 형성되는 제2 화소 영역(PXA2), 및 제3색 화소(PXL3)가 형성되는 제3 화소 영역(PXA3)에는 각각 제1 반사막 패턴(RFL1), 제2 반사막 패턴(RFL2) 및 제3 반사막 패턴(RFL3)이 배치되며, 상기 제1 내지 제3 반사막 패턴들(RFL1, RFL2, RFL3)은 서로 분리될 수 있다. 이를 위해, 반사막(RFL)은 인접한 화소들(PXL)의 사이(일 예로, 제1색 화소(PXL1)와 제2색 화소(PXL2)의 사이)에 규정된 소정의 분리 영역(SPA)에서 식각되어, 복수의 분할 패턴들로 분리될 수 있다.
분리 영역(SPA)의 크기 및 위치는 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 각각의 분할 패턴은 각 화소(PXL)의 외곽 영역에 배치된 적어도 하나의 배선(일 예로, 제1 전원선(PL1) 및/또는 센싱선(SENL) 등)과 중첩되거나, 중첩되지 않도록 배치될 수 있다.
일 실시예에서, 각각의 컨택부(CNT)에 위치한 도전 패턴들(CDP)과 동일한 층에 배치되는 다른 도전 패턴의 경우, 상기 도전 패턴들(CDP)과 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 예를 들어, 제1 전원선(PL1)은, 브릿지 패턴(BRP)과 같이, 금속막(MTL)과 투명 도전막(TCL)을 포함할 수 있다. 다른 실시예에서, 각각의 컨택부(CNT)에 배치된 도전 패턴들(CDP)만 다중층으로 구성하고, 동일한 층에 배치되는 나머지 도전 패턴은 단일층으로 구성될 수도 있다.
상술한 실시예에서와 같이, 반사막(RFL)을 복수의 분할 패턴들로 분리하게 되면, 표시 패널(도 3의 PNL)의 변형을 방지할 수 있다. 예를 들어, 후속 공정에서 반사막(RFL)에 가해지는 열에 의해 상기 반사막(RFL)이 변형되더라도, 이로 인해 표시 패널(PNL)이 휘어지는 것은 방지할 수 있다.
도 14a 내지 도 14g는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 나타내는 단면도들이다. 예를 들어, 도 14a 내지 도 14g는 도 12 및 도 13의 실시예에 의한 표시 장치의 제조 단계를 순차적으로 나타낸다. 도 14a 내지 도 14g의 실시예에서, 도 11a 내지 도 11k의 실시예와 유사 또는 동일한 구성에 대한 상세한 설명은 생략하기로 한다.
도 12 내지 도 14a를 참조하면, 베이스 층(BSL) 상에, 회로층(PCL), 제1 절연막(INS1), 반사막(RFL) 및 제2 절연막(INS2)을 순차적으로 형성한다.
도 14b를 참조하면, 하프톤 마스크를 이용하여, 브릿지 패턴(BRP) 상의 제1 컨택부(CNT1)를 비롯한 각각의 컨택부(CNT)와, 각 화소(PXL)의 외곽 영역 및/또는 인접한 화소들(PXL) 사이의 영역에 대응하는 각각의 분리 영역(SPA)에서, 제2 절연막(INS2)을 식각한다. 예를 들어, 각각의 컨택부(CNT)에서 반사막(RFL)이 노출되도록 제2 절연막(INS2)을 전체 두께만큼 식각하고, 각각의 분리 영역(SPA)에서는 반사막(RFL)이 노출되지 않도록 제2 절연막(INS2)을 일부 두께만큼만 식각할 수 있다. 이후, 소프트 베이킹을 통해 제2 절연막(INS2)을 경화할 수 있다.
도 14c를 참조하면, 제2 절연막(INS2)을 마스크로 이용하여, 각각의 컨택부(CNT)에서 도전 패턴(CDP)이 노출되도록 반사막(RFL) 및 제1 절연막(INS1)을 순차적으로 식각한다. 이때, 반사막(RFL)은 각각의 컨택부(CNT)에서 제1 절연막(INS1) 및 제2 절연막(INS2)보다 넓게 개구되도록 과식각될 수 있다.
도 14d를 참조하면, 제2 절연막(INS2)의 애싱(ashing) 공정을 진행하여, 각각의 컨택부(CNT)에서 반사막(RFL)의 개구부(도 8의 제1 개구부(OPN1)) 주변의 둘레 영역을 노출시킴과 동시에, 분리 영역(SPA)에서도 반사막(RFL)을 노출시킨다.
도 14e를 참조하면, 제2 절연막(INS2)을 마스크로 이용하여, 반사막(RFL)을 이차적으로 식각한다. 예를 들어, 제2 절연막(INS2)을 마스크로 이용한 습식 식각을 통해, 각각의 컨택부(CNT)에서 반사막(RFL)이 애싱된 제2 절연막(INS2)보다 넓게 개구되도록 함과 동시에, 각각의 분리 영역(SPA)에서 반사막(RFL)이 끊어지도록, 상기 반사막(RFL)을 이차적으로 식각한다.
도 14f를 참조하면, 각각의 컨택부(CNT) 및 분리 영역(SPA)에서 반사막(RFL)의 노출된 둘레가 제2 절연막(INS2)에 의해 커버되도록 제2 절연막(INS2)의 리플로우(reflow) 공정을 진행한다.
도 14g를 참조하면, 제2 절연막(INS2) 상의 각 화소 영역에 제1 전극(ELT1) 및 제2 전극(ELT2)을 포함한 화소 전극들을 형성한다. 이후, 도 11h 내지 도 11k에 도시된 바와 같이, 제3 절연막(INS3)의 형성 공정, 발광 소자(LD)의 공급 및 정렬 공정, 컨택 전극들(CNE)의 형성 공정 등을 순차적으로 진행하여, 표시층(DPL)을 형성할 수 있다.
전술한 바와 같은 본 발명의 다양한 실시예들에 따르면, 화소들(PXL)의 발광부들(EMU)의 하부에 반사막(RFL)을 배치한다. 이에 따라, 화소들(PXL)의 전면 출광 효율을 확보할 수 있다. 예를 들어, 발광 소자들(LD)의 주변에 돌출형 반사 격벽을 형성하지 않고도 화소들(PXL)의 전면 출광 효율을 확보할 수 있다.
또한, 본 발명의 실시예들에 따르면, 각 화소(PXL)의 회로층(PCL)과 표시층(DPL) 사이의 연결을 위한 컨택부(CNT)를 형성함에 있어서, 반사막(RFL) 상에 배치되는 제2 절연막(INS2)을 마스크로 이용하여 반사막(RFL) 및 그 하부의 제1 절연막(INS1)을 순차적으로 식각한다. 이에 따라, 화소들(PXL)의 형성에 필요한 마스크의 수를 저감할 수 있다. 또한, 상기 식각 공정 이후에, 제2 절연막(INS2)의 리플로우 공정을 진행하여 반사막(RFL)의 둘레를 커버함으로써, 상기 반사막(RFL)으로 인한 쇼트 결함을 방지할 수 있다.
추가적으로, 본 발명의 실시예들에 따르면, 컨택부(CNT)를 통해 발광부(EMU)에 연결되는 도전 패턴(CDP)을 금속막(MTL)과 그 상부의 투명 도전막(TCL)을 포함한 다중층으로 형성함으로써, 반사막(RFL) 등에 대한 식각 공정이 진행되는 동안, 컨택부(CNT)에 노출된 도전 패턴(CDP)이 손상되는 것을 방지할 수 있다.
추가적으로, 본 발명의 일 실시예에 따르면, 컨택부(CNT) 외에도 각 화소 영역의 외곽 영역에서 반사막(RFL)을 끊어줌으로써, 후속 공정에서 표시 패널(PNL)이 변형되는 것을 방지할 수 있다.
즉, 본 발명의 실시예들에 따르면, 발광 소자(LD)를 포함한 화소(PXL)의 전면 출광 효율을 확보하면서도, 마스크를 저감하여 제조 효율을 개선하고, 컨택부(CNT)의 전기적 안정성을 확보할 수 있다.
도 15 및 도 16은 각각 본 발명의 일 실시예에 의한 표시 패널(PNL)을 나타내는 단면도들이다. 예를 들어, 도 15 및 도 16은 도 12의 Ⅳ~Ⅳ' 선에 대응하는 표시 영역(DA)의 일 영역에 대응하는 표시 패널(PNL)의 단면에 대한 서로 다른 실시예들을 나타낸다. 한편, 도 15 및 도 16에서는 도 12의 실시예에 의한 표시 영역(DA)을 포함한 표시 패널(PNL)을 개시하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 도 7의 실시예 등에 의한 표시 영역(DA)을 포함하는 표시 패널(PNL)도 도 15 및 도 16의 실시예들에 개시된 광 제어층(LCTL)을 포함할 수 있다. 도 15 및 도 16의 실시예들에서, 앞서 설명한 실시예들과 유사 또는 동일한 구성 요소에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
먼저 도 3 내지 도 15를 참조하면, 표시 패널(PNL)은, 베이스 층(BSL)과, 상기 베이스 층(BSL)의 일면 상에 제공된 회로층(PCL) 및/또는 표시층(DPL)을 포함할 수 있다. 표시층(DPL)은, 화소들(PXL) 각각의 발광 영역(EMA)에 제공된 발광부들(EMU)을 포함하며, 각각의 발광 영역(EMA)에 대응하는 개구부를 가지도록 비발광 영역(NEA)에 제공된 뱅크(BNK)를 더 포함할 수 있다.
뱅크(BNK)는 발광 영역들(EMA) 사이의 비발광 영역(NEA)에 배치될 수 있다. 예를 들어, 뱅크(BNK)는 각각의 발광 영역(EMA)을 둘러싸도록 비발광 영역(NEA)에 제공될 수 있다. 일 실시예에서, 뱅크(BNK)는 제3 절연막(INS3) 상에 배치될 수 있으나, 뱅크(BNK)의 위치는 실시예에 따라 달라질 수 있다.
뱅크(BNK)는 각각의 화소(PXL)에 발광 소자들(LD)을 공급하는 단계에서, 상기 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역(EMA)을 규정하는 댐 구조물을 형성할 수 있다. 예를 들어, 뱅크(BNK)에 의해 각각의 발광 영역(EMA)이 구획됨으로써, 상기 발광 영역(EMA)에 원하는 종류 및/또는 양의 발광 소자 잉크를 공급할 수 있다.
뱅크(BNK)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함하도록 구성되어 인접한 화소들(PXL)의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 뱅크(BNK)는, 다양한 종류의 블랙 매트릭스 물질 중 적어도 하나의 블랙 매트릭스 물질(일 예로, 현재 공지된 적어도 하나의 차광성 재료), 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 뱅크(BNK)는 광의 투과를 차단할 수 있는 흑색의 불투명 패턴으로 형성될 수 있다. 일 실시예에서, 각 화소(PXL)의 광 효율을 높일 수 있도록 뱅크(BNK)의 표면(일 예로, 측벽)에 도시되지 않은 반사막이 형성될 수도 있다.
화소들(PXL) 및 뱅크(BNK) 등이 제공된 베이스 층(BSL)의 일면 상에는 오버 코트층(OC) 등이 배치될 수 있다. 오버 코트층(OC)은 화소들(PXL) 및 뱅크(BNK) 등이 제공된 베이스 층(BSL)의 일면을 평탄화할 수 있다. 일 실시예에서, 오버 코트층(OC)은 화소들(PXL)에서 생성된 광의 출광 효율을 높이도록 저굴절률을 가지는 충진재층을 포함할 수 있으나, 이에 한정되지는 않는다.
또한, 표시 패널(PNL)은 표시층(DPL)의 상부에 배치된 광 제어층(LCTL) 및 상부 기판(UPL)을 더 포함할 수 있다.
광 제어층(LCTL)은 컬러 필터층(CFL) 및 컬러 변환층(CCL) 중 적어도 하나를 포함할 수 있다. 일 실시예에서, 컬러 필터층(CFL)과 컬러 변환층(CCL)의 사이에는 저굴절률을 가진 투광성의 중간층(CTL)이 선택적으로 개재될 수 있고, 광 제어층(LCTL)의 표면(일 예로, 화소들(PXL)이 제공된 베이스 층(BSL)의 일면과 마주하는 면)에는 투광성의 보호층(PRL)(또는 캡핑층)이 선택적으로 배치될 수 있다.
컬러 필터층(CFL)은 각 화소(PXL)의 색에 부합되는 컬러 필터(CF)를 포함할 수 있다. 예를 들어, 컬러 필터층(CFL)은, 제1색 화소(PXL1)의 상부에 배치되어 상기 제1색 화소(PXL1)에서 생성된 빛을 선택적으로 투과시키는 제1 컬러 필터(CF1), 제2색 화소(PXL2)의 상부에 배치되어 상기 제2색 화소(PXL2)에서 생성된 빛을 선택적으로 투과시키는 제2 컬러 필터(CF2), 및 제3색 화소(PXL3)의 상부에 배치되어 상기 제3색 화소(PXL3)에서 생성된 빛을 선택적으로 투과시키는 제3 컬러 필터(CF3)를 포함할 수 있다. 일 실시예에서, 제1 컬러 필터(CF1), 제2 컬러 필터(CF2) 및 제3 컬러 필터(CF3)는, 각각 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터일 수 있으나, 이에 한정되지는 않는다.
제1 컬러 필터(CF1)는, 제1색 화소(PXL1)와 상부 기판(UPL)의 사이에 배치되며, 상기 제1색 화소(PXL1)에서 생성된 제1색의 빛을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제1색 화소(PXL1)가 적색 화소일 때, 제1 컬러 필터(CF1)는 적색 컬러 필터 물질을 포함할 수 있다.
제2 컬러 필터(CF2)는, 제2색 화소(PXL2)와 상부 기판(UPL)의 사이에 배치되며, 상기 제2색 화소(PXL2)에서 생성된 제2색의 빛을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제2색 화소(PXL2)가 녹색 화소일 때, 제2 컬러 필터(CF2)는 녹색 컬러 필터 물질을 포함할 수 있다.
제3 컬러 필터(CF3)는, 제3색 화소(PXL3)와 상부 기판(UPL)의 사이에 배치되며, 상기 제3색 화소(PXL3)에서 생성된 제3색의 빛을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제3색 화소(PXL3)가 청색 화소일 때, 제3 컬러 필터(CF3)는 청색 컬러 필터 물질을 포함할 수 있다.
컬러 필터들(CF)의 사이에는 제1 차광 패턴(LBP1)이 배치될 수 있다. 예를 들어, 제1 차광 패턴(LBP1)은 뱅크(BNK)와 중첩되도록 비발광 영역(NEA)에 제공될 수 있다. 이러한 제1 차광 패턴(LBP1)은, 각각의 발광 영역(EMA)에 대응하는 영역에서 개구될 수 있다.
제1 차광 패턴(LBP1)은, 다양한 종류의 블랙 매트릭스 물질 중 적어도 하나의 블랙 매트릭스 물질(일 예로, 현재 공지된 적어도 하나의 차광성 재료), 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 또한, 제1 차광 패턴(LBP1)은 뱅크(BNK)와 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 즉, 제1 차광 패턴(LBP1)과 뱅크(BNK)는 서로 동일 또는 상이한 물질을 포함할 수 있다.
표시층(DPL)과 컬러 필터층(CFL)의 사이에는 컬러 변환층(CCL)("광 변환층"이라고도 함)이 선택적으로 제공될 수 있다. 예를 들어, 제1색, 제2색 및 제3색 화소들(PXL1, PXL2, PXL3)은 서로 동일한 색의 빛을 방출하는 발광 소자들(LD)을 포함할 수 있다. 일 예로, 제1색, 제2색 및 제3색 화소들(PXL1, PXL2, PXL3)은, 대략 400nm 내지 500nm 파장 대역에 속하는 청색의 빛을 방출하는 청색의 발광 소자들(LD)을 포함할 수 있다.
이 경우, 제1색, 제2색 및 제3색 화소들(PXL1, PXL2, PXL3) 중 적어도 일부의 화소들(PXL) 상에는 적어도 한 종류의 컬러 변환 입자들을 포함한 컬러 변환층(CCL)이 배치될 수 있다. 일 실시예에서, 컬러 변환 입자들은 소정 색에 대응하는 퀀텀 닷일 수 있으나, 이에 한정되지는 않는다. 한편, 제1색, 제2색 및 제3색 화소들(PXL1, PXL2, PXL3)이 각 화소(PXL)의 색에 대응하는 서로 다른 색의 발광 소자들(LD)을 포함할 경우, 표시 패널(DPL)은 컬러 변환층(CCL)을 포함하지 않을 수도 있다.
컬러 변환층(CCL)은, 제1색 화소(PXL1)의 발광 영역(EMA) 상에 제공된 제1 컬러 변환층(CCL1)("제1 광 변환층" 또는 "제1 파장 변환층"이라고도 함), 및 제2색 화소(PXL2)의 발광 영역(EMA) 상에 제공된 제2 컬러 변환층(CCL2)("제2 광 변환층" 또는 "제2 파장 변환층"이라고도 함)을 포함할 수 있다. 또한, 컬러 변환층(CCL)은, 제3색 화소(PXL3)의 발광 영역(EMA) 상에 제공된 광 산란층(SCTL)("제3 광 변환층"이라고도 함)을 선택적으로 더 포함할 수 있다.
일 실시예에서, 제1 컬러 변환층(CCL1), 제2 컬러 변환층(CCL2) 및 광 산란층(SCTL) 각각의 표면에는 보호막(PTL)이 제공될 수 있다. 보호막(PTL)은 제1 컬러 변환층(CCL1), 제2 컬러 변환층(CCL2) 및 광 산란층(SCTL)을 보호하기 위한 캡핑층으로서 제공될 수 있다. 보호막(PTL)은 적어도 한 층의 무기 절연막으로 구성될 수 있으나, 이에 한정되지는 않는다.
제1 컬러 변환층(CCL1)은, 제1색 화소(PXL1)의 상부에 배치되어, 제1색 화소(PXL1)의 발광 소자들(LD)에서 방출되는 빛의 색을 다른 색으로 변환할 수 있다. 예를 들어, 제1 컬러 변환층(CCL1)은, 제1색 화소(PXL1)의 발광 소자들(LD)과 제1 컬러 필터(CF1)의 사이에 배치되며, 제1 컬러 변환 입자들을 포함할 수 있다.
일 예로, 제1색 화소(PXL1)에 배치된 발광 소자들(LD)이 청색 발광 소자들이고 제1색 화소(PXL1)가 적색 화소인 경우, 제1 컬러 변환층(CCL1)은, 청색 발광 소자들에서 방출되는 청색의 빛을 적색의 빛으로 변환하는 적색 퀀텀 닷(QDr)을 포함할 수 있다. 이때, 제1 컬러 필터(CF1)는 적색 컬러 필터일 수 있다.
예를 들어, 제1 컬러 변환층(CCL1)은 투명한 수지 등과 같은 소정의 매트릭스 물질 내에 분산된 다수의 적색 퀀텀 닷(QDr)을 포함할 수 있다. 적색 퀀텀 닷(QDr)은, 청색 광을 흡수하여 에너지 천이에 따라 파장을 쉬프트시켜 대략 620nm 내지 780nm 파장 대역의 적색 광을 방출할 수 있다. 한편, 제1색 화소(PXL1)가 다른 색의 화소인 경우, 제1 컬러 변환층(CCL1)은 상기 제1색 화소(PXL1)의 색에 대응하는 제1 퀀텀 닷을 포함할 수 있다.
제2 컬러 변환층(CCL2)은, 제2색 화소(PXL2)의 상부에 배치되어, 제2색 화소(PXL2)의 발광 소자들(LD)에서 방출되는 빛의 색을 다른 색으로 변환할 수 있다. 예를 들어, 제2 컬러 변환층(CCL2)은, 제2색 화소(PXL2)의 발광 소자들(LD)과 제2 컬러 필터(CF2)의 사이에 배치되며, 제2 컬러 변환 입자들을 포함할 수 있다.
일 예로, 제2색 화소(PXL2)에 배치된 발광 소자들(LD)이 청색 발광 소자들이고 제2색 화소(PXL2)가 녹색 화소인 경우, 제2 컬러 변환층(CCL2)은, 청색 발광 소자들에서 방출되는 청색의 빛을 녹색의 빛으로 변환하는 녹색 퀀텀 닷(QDg)을 포함할 수 있다. 이때, 제2 컬러 필터(CF2)는 녹색 컬러 필터일 수 있다.
예를 들어, 제2 컬러 변환층(CCL2)은 투명한 수지 등과 같은 소정의 매트릭스 물질 내에 분산된 다수의 녹색 퀀텀 닷(QDg)을 포함할 수 있다. 녹색 퀀텀 닷(QDg)은, 청색 광을 흡수하여 에너지 천이에 따라 파장을 쉬프트시켜 대략 500nm 내지 570nm 파장 대역의 녹색 광을 방출할 수 있다. 한편, 제2색 화소(PXL2)가 다른 색의 화소인 경우, 제2 컬러 변환층(CCL2)은 상기 제2색 화소(PXL2)의 색에 대응하는 제2 퀀텀 닷을 포함할 수 있다.
광 산란층(SCTL)은, 제3색 화소(PXL3)의 상부에 배치될 수 있다. 예를 들어, 광 산란층(SCTL)은, 제3색 화소(PXL3)의 발광 소자들(LD)과 제3 컬러 필터(CF3)의 사이에 배치될 수 있다. 한편, 광 산란층(SCTL)은 실시예에 따라서는 생략될 수도 있다.
실시예에 따라, 제3색 화소(PXL3)에 배치된 발광 소자들(LD)이 청색 발광 소자들이고 제3색 화소(PXL3)가 청색 화소인 경우, 광 산란층(SCTL)은 상기 청색 발광 소자들로부터 방출되는 빛을 효율적으로 활용하기 위하여 선택적으로 제공될 수 있다. 이러한 광 산란층(SCTL)은 적어도 한 종류의 광 산란 입자들(SCT)을 포함할 수 있다. 이때, 제3 컬러 필터(CF3)는 청색 컬러 필터일 수 있다.
예를 들어, 광 산란층(SCTL)은 소정의 매트릭스 물질 내에 분산된 다수의 광 산란 입자들(SCT)을 포함할 수 있다. 일 예로, 광 산란층(SCTL)은 이산화 타이타늄(TiO2)을 비롯한 타이타늄 산화물(TixOy) 또는 실리카(Silica) 등의 광 산란 입자들(SCT)을 포함할 수 있으나, 이에 한정되지는 않는다. 한편, 광 산란 입자들(SCT)이 제3색 화소(PXL3)의 상부에만 배치되어야 하는 것은 아니다. 일 예로, 제1 및/또는 제2 컬러 변환층들(CCL1, CCL2)도 광 산란 입자들(SCT)을 선택적으로 포함할 수 있다.
실시예에 따라, 가시광선 영역 중 비교적 짧은 파장을 갖는 청색의 광을 각각 적색 퀀텀 닷(QDr) 및 녹색 퀀텀 닷(QDg)에 입사시킴으로써, 상기 적색 퀀텀 닷(QDr) 및 녹색 퀀텀 닷(QDg)의 흡수 계수를 증가시킬 수 있다. 이에 따라, 최종적으로 제1색 화소(PXL1) 및 제2색 화소(PXL2)에서 방출되는 광의 효율을 증가시킴과 아울러, 우수한 색 재현성을 확보할 수 있다. 또한, 동일한 색의 발광 소자들(LD)(일 예로, 청색 발광 소자들)을 이용하여 제1색, 제2색 및 제3색 화소들(PXL1, PXL2, PXL3)의 발광부(EMU)를 구성함으로써, 표시 장치의 제조 효율을 높일 수 있다.
제1 컬러 변환층(CCL1), 제2 컬러 변환층(CCL2) 및/또는 광 산란층(SCTL)의 사이에는 제2 차광 패턴(LBP2)이 배치될 수 있다. 예를 들어, 제2 차광 패턴(LBP2)은 제1 차광 패턴(LBP1) 및 뱅크(BNK)와 중첩되도록 비발광 영역(NEA)에 제공될 수 있다. 일 예로, 제2 차광 패턴(LBP2)은 제1 차광 패턴(LBP1)과 뱅크(BNK)의 사이에 배치될 수 있다. 이러한 제2 차광 패턴(LBP2)은, 각각의 발광 영역(EMA)에 대응하는 영역에서 개구될 수 있다.
제2 차광 패턴(LBP2)은, 다양한 종류의 블랙 매트릭스 물질 중 적어도 하나의 블랙 매트릭스 물질(일 예로, 현재 공지된 적어도 하나의 차광성 재료), 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 또한, 제2 차광 패턴(LBP2)은 제1 차광 패턴(LBP1) 및/또는 뱅크(BNK)와 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 즉, 제1 차광 패턴(LBP1), 제2 차광 패턴(LBP2) 및/또는 뱅크(BNK)는 서로 동일 또는 상이한 물질을 포함할 수 있다.
상부 기판(UPL)(“봉지 기판” 또는 “컬러 필터 기판”이라고도 함)은, 화소들(PXL) 등이 제공된 베이스 층(BSL) 상에 배치될 수 있다. 일 실시예에서, 화소들(PXL)과 마주하는 상부 기판(UPL)의 일면에는 광 제어층(LCTL) 등이 제공될 수 있다.
상부 기판(UPL)은 경성 또는 가요성의 기판(또는 필름)일 수 있다. 일 실시예에서, 상부 기판(UPL)이 경성 기판인 경우, 상기 상부 기판(UPL)은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판 중 하나일 수 있다. 다른 실시예에서, 상부 기판(UPL)이 가요성 기판인 경우, 상기 상부 기판(UPL)은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 또한, 상부 기판(UPL)은 유리 섬유 강화 플라스틱(FRP: Fiber glass reinforced plastic)을 포함할 수도 있다.
한편, 도 15에서는 화소들(PXL)이 배치된 베이스 층(BSL)의 상부에 상부 기판(UPL)이 배치되는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 광 제어층(LCTL)의 적어도 일부(일 예로, 컬러 변환층(CCL) 및/또는 컬러 필터층(CFL))는 화소들(PXL)이 배치된 베이스 층(BSL)의 일면 상에 형성되고, 박막 봉지층 등을 이용하여 상기 베이스 층(BSL)의 일면을 봉지할 수도 있다.
도 3 내지 도 16을 참조하면, 표시 패널(PNL)은, 각 화소(PXL)의 전극들 및 발광 소자들(LD), 및 뱅크(BNK) 등이 형성된 표시 영역(DA) 상에 형성된 제4 절연막(INS4)을 더 포함하며, 상기 제4 절연막(INS4)이 형성된 베이스 층(BSL)의 일면 상에 광 제어층(LCTL) 및 봉지층(ENC)이 순차적으로 형성될 수 있다. 이 경우, 표시 패널(PNL)은 상부 기판(UPL)을 포함하지 않을 수 있다.
제4 절연막(INS4)은, 각 화소(PXL)의 전극들 및 발광 소자들(LD), 및 뱅크(BNK) 등이 형성된 표시 영역(DA) 상에 선택적으로 형성될 수 있다. 제4 절연막(INS4)은 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제4 절연막(INS4)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 알루미늄 산화물(AlxOy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다. 또한, 제4 절연막(INS4)은 단일층 또는 다중층으로 구성될 수 있다.
일 실시예에서, 제4 절연막(INS4)은 무기막만을 포함할 수 있고, 그 하부의 전극들, 절연층들 및/또는 뱅크(BNK) 등에 따른 표면 프로파일을 가질 수 있다. 다른 실시예에서, 제4 절연막(INS4)은 유기막을 포함할 수 있고, 뱅크(BNK) 등이 형성된 베이스 층(BSL)의 일면을 평탄화할 수 있다. 또 다른 실시예에서, 제4 절연막(INS4)은 뱅크(BNK)의 상부에서 제거됨으로써, 발광 영역들(EMA)의 내부에만 형성될 수도 있다.
광 제어층(LCTL)은, 컬러 변환층(CCL) 및 컬러 필터층(CFL) 중 적어도 하나를 포함할 수 있다. 컬러 변환층(CCL)은 제4 절연막(INS4)이 선택적으로 제공된 각각의 발광 영역(EMA) 상에 형성된 제1 컬러 변환층(CCL1), 제2 컬러 변환층(CCL2) 및/또는 광 산란층(SCTL)을 포함할 수 있다. 일 실시예에서, 뱅크(BNK)에 의해 제1 컬러 변환층(CCL1), 제2 컬러 변환층(CCL2) 및/또는 광 산란층(SCTL)의 형성 영역이 충분히 구획될 수 있을 경우, 도 15의 실시예에 개시된 제2 차광 패턴(LBP2)은 생략되거나 뱅크(BNK)와 통합될 수 있다. 다른 실시예에서는 뱅크(BNK)의 상부에 제2 차광 패턴(LBP2)이 형성될 수도 있다.
일 실시예에서, 오버 코트층(OC)은 컬러 변환층(CCL)의 상부에 형성되고, 상기 오버 코트층(OC) 상에 컬러 필터층(CFL)이 형성될 수 있다. 다른 실시예에서, 베이스 층(BSL)의 일면 상에 오버 코트층(OC)이 먼저 형성되고, 상기 오버 코트층(OC) 상에 컬러 변환층(CCL) 및 컬러 필터층(CFL)이 형성될 수 있다.
화소들(PXL) 및 광 제어층(LCTL)이 형성된 베이스 층(BSL)의 일면 상에는 봉지층(ENC)이 제공될 수 있다.
봉지층(ENC)은 단일층 또는 다중층의 박막 봉지층일 수 있다. 봉지층(ENC)이 다중 층의 박막 봉지층인 경우, 봉지층(ENC)은 무기막 및/또는 유기막을 포함할 수 있다. 예를 들어, 봉지층(ENC)은 무기막, 유기막 및 무기막이 차례로 적층된 형태의 다중 층 구조를 가질 수 있다. 봉지층(ENC)은 외부의 공기 및 수분 등으로부터 화소들(PXL)을 보호할 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
BRP: 브릿지 패턴 BSL: 베이스 층
CDP: 도전 패턴 CNE1: 제1 컨택 전극
CNE2: 제2 컨택 전극 CNE3: 제3 컨택 전극
CNT: 컨택부 CNT1: 제1 컨택부
CNT2: 제2 컨택부 DA: 표시 영역
DPL: 표시층 ELT1: 제1 전극
ELT2: 제2 전극 ELT3: 제3 전극
ELT4: 제4 전극 EMA: 발광 영역
EMU: 발광부 EP1: 제1 단부
EP2: 제2 단부 INS1: 제1 절연막
INS2: 제2 절연막 INS3: 제3 절연막
INS4: 제4 절연막 LD: 발광 소자
MTL: 금속막 OPN1: 제1 개구부
OPN2: 제2 개구부 PCL: 회로층
PL1: 제1 전원선 PL2: 제2 전원선
PNL: 표시 패널 PXL: 화소
PXU: 화소 유닛 RFL: 반사막
SPA: 분리 영역 TCL: 투명 도전막

Claims (20)

  1. 표시 영역을 포함한 베이스 층;
    상기 표시 영역의 각 화소 영역에 배치된 도전 패턴을 포함한 회로층;
    상기 회로층 상에 배치되며, 상기 도전 패턴 상의 컨택부에서 개구된 제1 절연막;
    상기 제1 절연막 상에 배치되며, 상기 컨택부에 대응하는 제1 개구부를 포함한 반사막;
    상기 반사막 상에 배치되며, 상기 제1 개구부와 중첩되는 제2 개구부를 포함한 제2 절연막; 및
    상기 제2 절연막 상에 배치되어 상기 컨택부를 통해 상기 도전 패턴에 연결되며, 상기 반사막과 중첩되는 제1 전극, 제2 전극 및 발광 소자를 포함한 표시층을 포함하며,
    상기 컨택부에서, 상기 반사막이 상기 제2 절연막보다 넓게 개구되고, 상기 제2 절연막의 상기 제2 개구부 주변의 둘레 영역이, 상기 반사막의 상기 제1 개구부 주변의 둘레 영역을 커버하는, 표시 장치.
  2. 제1항에 있어서,
    상기 컨택부에서, 상기 제2 절연막은 상기 반사막의 측면을 포함한 표면을 완전히 커버하는, 표시 장치.
  3. 제1항에 있어서,
    상기 도전 패턴은, 금속막과, 상기 금속막 상의 투명 도전막을 포함한 다중층으로 구성된, 표시 장치.
  4. 제3항에 있어서,
    상기 컨택부에서, 상기 제1 전극이 상기 투명 도전막의 상부면에 직접 접촉되어 상기 도전 패턴에 연결되는, 표시 장치.
  5. 제1항에 있어서,
    상기 반사막은, 적어도 한 종류의 금속 또는 합금을 포함하는 금속막으로 구성된, 표시 장치.
  6. 제1항에 있어서,
    상기 반사막은, 상기 각 화소 영역 내에 위치한 적어도 하나의 컨택부 각각에 대응하는 제1 개구부들을 포함하고,
    상기 제2 절연막은, 상기 제1 개구부들이 위치한 모든 지점에서, 각각의 제1 개구부와 중첩되는 제2 개구부들을 포함하는, 표시 장치.
  7. 제1항에 있어서,
    상기 제2 절연막은, 상기 컨택부에서 상기 제1 절연막 및 상기 반사막에 비해 완만한 경사를 가지도록 개구된, 표시 장치.
  8. 제1항에 있어서,
    상기 반사막은, 상기 제1 전극 및 상기 제2 전극 각각의 적어도 일 영역과 상기 발광 소자가 배치된 발광 영역의 하부를 완전히 커버하는, 표시 장치.
  9. 제8항에 있어서,
    상기 제1 전극 및 상기 제2 전극 각각은 투명 도전 물질로 구성된, 표시 장치.
  10. 제1항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 상기 제2 절연막 상에 서로 이격되어 배치되고,
    상기 발광 소자는 상기 제1 전극 및 상기 제2 전극의 사이에 정렬된, 표시 장치.
  11. 제10항에 있어서,
    상기 표시층은,
    상기 발광 소자의 제1 단부를 상기 제1 전극에 연결하는 제1 컨택 전극; 및
    상기 발광 소자의 제2 단부를 상기 제2 전극에 연결하는 제2 컨택 전극을 더 포함하는, 표시 장치.
  12. 제1항에 있어서,
    상기 회로층은, 상기 각 화소 영역에 배치된 회로 소자들 및 배선들을 포함하며,
    상기 도전 패턴은,
    상기 회로 소자들 중 적어도 하나와 상기 제1 전극을 연결하는 브릿지 패턴; 및
    상기 제2 전극에 연결되는 전원선 중 적어도 하나를 포함하는, 표시 장치.
  13. 제12항에 있어서,
    상기 컨택부는,
    상기 브릿지 패턴 상에 위치되며, 상기 브릿지 패턴과 상기 제1 전극을 연결하기 위한 제1 컨택부; 및
    상기 전원선 상에 위치되며, 상기 전원선과 상기 제2 전극을 연결하기 위한 제2 컨택부 중 적어도 하나를 포함하는, 표시 장치.
  14. 제1항에 있어서,
    상기 반사막은, 상기 각 화소 영역의 외곽 영역에서 끊겨 서로 분리된 복수의 분할 패턴들을 포함하는, 표시 장치.
  15. 베이스 층 상에, 각 화소의 회로 소자 및 상기 회로 소자에 연결되는 도전 패턴을 포함한 회로층을 형성하는 단계;
    상기 회로층 상에, 제1 절연막, 반사막 및 제2 절연막을 순차적으로 형성하는 단계;
    상기 도전 패턴에 대응하는 소정의 컨택부에서, 상기 반사막이 노출되도록 상기 제2 절연막을 식각하는 단계;
    상기 제2 절연막을 마스크로 이용하여, 상기 도전 패턴이 노출되도록 상기 컨택부에서 상기 반사막 및 상기 제1 절연막을 순차적으로 식각하는 단계;
    상기 제2 절연막의 리플로우 공정을 진행하여, 상기 컨택부에서 상기 반사막의 둘레를 상기 제2 절연막으로 커버하는 단계; 및
    상기 제2 절연막 상에, 상기 컨택부를 통해 상기 도전 패턴에 연결되는 표시층을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 반사막 및 상기 제1 절연막을 순차적으로 식각하는 단계는,
    상기 제2 절연막을 마스크로 이용한 습식 식각을 통해 상기 반사막을 식각하는 단계; 및
    상기 제2 절연막을 마스크로 이용한 건식 식각을 통해 상기 제1 절연막을 식각하는 단계를 포함하는, 표시 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 반사막을 식각하는 단계에서, 상기 반사막이 상기 제2 절연막보다 넓게 개구되도록 상기 반사막을 과식각하는, 표시 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 제2 절연막을 식각하는 단계는, 하프톤 마스크를 이용하여, 상기 컨택부에서 상기 반사막이 노출되도록 상기 제2 절연막을 전체 두께만큼 식각하고, 상기 각 화소의 외곽 영역에서 상기 제2 절연막을 일부 두께만큼만 식각하는 단계를 포함하는, 표시 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 반사막 및 상기 제1 절연막을 순차적으로 식각하는 단계와, 상기 제2 절연막의 리플로우 공정을 진행하는 단계의 사이에,
    상기 제2 절연막의 애싱 공정을 진행하여, 상기 각 화소의 외곽 영역에서 상기 반사막을 노출시키는 단계; 및
    상기 제2 절연막을 마스크로 이용한 습식 식각을 통해, 상기 각 화소의 외곽 영역에서 상기 반사막이 끊어지도록 상기 반사막을 이차적으로 식각하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  20. 제15항에 있어서,
    상기 표시층을 형성하는 단계는,
    상기 제2 절연막 상에, 상기 컨택부를 통해 상기 도전 패턴에 연결되는 제1 전극 및 제2 전극을 형성하는 단계;
    상기 제1 전극 및 상기 제2 전극의 사이에 상기 발광 소자를 정렬하는 단계; 및
    상기 발광 소자를 상기 제1 전극 및 상기 제2 전극의 사이에 연결하는 단계를 포함하는, 표시 장치의 제조 방법.
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