WO2018190395A1 - アクティブマトリクス基板およびデマルチプレクサ回路 - Google Patents

アクティブマトリクス基板およびデマルチプレクサ回路 Download PDF

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山本　薫
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate

Definitions

  • the present invention relates to an active matrix substrate including a demultiplexer circuit, and a demultiplexer circuit.
  • An active matrix substrate used for a liquid crystal display device or the like has a display area having a plurality of pixels and an area other than the display area (non-display area or frame area).
  • the display region includes a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • TFT thin film transistor
  • a switching element such as a thin film transistor (hereinafter, “TFT”)
  • a TFT having an amorphous silicon film as an active layer hereinafter referred to as “amorphous silicon TFT”
  • polycrystalline silicon TFT a TFT having a polycrystalline silicon film as an active layer
  • oxide semiconductor TFT instead of amorphous silicon or polycrystalline silicon as a material for the active layer of TFT.
  • An oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • Peripheral circuits such as drive circuits may be formed monolithically (integrated) in the non-display area of the active matrix substrate.
  • the drive circuit monolithically, the non-display area can be narrowed and the cost can be reduced by simplifying the mounting process.
  • the gate driver circuit may be formed monolithically and the source driver circuit may be mounted by a COG (Chip on Glass) method.
  • the SSD circuit is a circuit that distributes video data from one video signal line from each terminal of the source driver to a plurality of source lines.
  • the region (terminal portion / wiring forming region) in which the terminal portion and the wiring are arranged in the non-display region can be further narrowed.
  • the cost of the driver IC can be reduced.
  • Peripheral circuits such as drive circuits and SSD circuits include TFTs.
  • TFTs a TFT disposed as a switching element in each pixel in the display region
  • circuit TFT a TFT constituting a peripheral circuit
  • TFTs used as switching elements in the demultiplexer circuit (SSD circuit) are referred to as “DMX circuit TFTs”.
  • the threshold voltage Vth fluctuates due to a voltage stress applied between the source and the drain. there is a possibility. Further, depending on the writing conditions, a higher current driving capability may be required for the DMX circuit TFT.
  • An embodiment of the present invention has been made in view of the above circumstances, and an object thereof is to provide an active matrix substrate including a demultiplexer circuit including a thin film transistor capable of improving reliability and / or driving force. It is in.
  • An active matrix substrate includes a display area including a plurality of pixels, and a non-display area provided around the display area, and is disposed in the non-display area.
  • a demultiplexer circuit supported by the substrate, a plurality of source bus lines extending in a first direction in the display region, and a plurality of gate bus lines extending in a second direction intersecting the first direction,
  • the demultiplexer circuit includes a plurality of unit circuits and a plurality of control signal trunk lines, and each of the plurality of unit circuits includes a plurality of source bus lines from one video signal line among the plurality of video signal lines.
  • a video signal is distributed to n (n is an integer of 2 or more) source bus lines, and each of the plurality of unit circuits includes at least n DMX circuit TFTs.
  • Each of the DMX circuit TFTs includes a lower gate electrode and gate insulation on the lower gate electrode.
  • the branch gate line includes n branch wirings connected to the one video signal line and the n source bus lines.
  • One of the upper gate electrode and the lower gate electrode is a front gate electrode to which a control signal is supplied from one of the plurality of control signal trunk lines, and the other is a back gate to which a signal different from the control signal is supplied.
  • the drain electrode is electrically connected to one of the n source bus lines
  • the source electrode is electrically connected to one of the n branch lines
  • the back electrode Over gate electrode is electrically connected to the single video signal line.
  • each of the plurality of unit circuits further includes n control signal branches, and each of the n control signal branches is electrically connected to one of the plurality of control signal trunks.
  • the demultiplexer circuit includes a plurality of sub-circuits, and each sub-circuit includes at least a first unit circuit and a second unit circuit among the plurality of unit circuits, and in each sub-circuit, The n control signal branch lines in the first unit circuit and the second unit circuit are common.
  • the n source bus lines of the first unit circuit and the n source bus lines of the second unit circuit are in the second direction in the display region. Are alternately arranged one by one.
  • the front gate electrode of each DMX circuit TFT is a part of the n control signal branch lines, and the source electrode is a part of the n branch wirings.
  • the drain electrode is a part of one of the n source bus lines, and in each of the plurality of unit circuits, the n control signal branch lines, the n branch wiring lines, and the n source lines are provided. All the bus lines extend in the first direction.
  • the first unit circuit formation region in which the at least n DMX circuit TFTs of the first unit circuit are formed is the at least n DMX of the second unit circuit. It is located between the second unit circuit formation region where the circuit TFT is formed and the display region.
  • one of the at least n DMX circuit TFTs in the first unit circuit and one of the at least n DMX circuit TFTs in the second unit circuit are: It is connected to the same control signal branch line, and is arranged on the same control signal branch line with an interval.
  • the plurality of source bus lines are arranged in the second direction from one end, and each of the sub-circuits is Nth (N is a natural number), (N + 1) from the one end. , (N + 2) th and (N + 3) th arranged first source bus line, second source bus line, third source bus line and fourth source bus line, respectively,
  • a third source bus line is electrically connected to one of the plurality of video signal lines through the first unit circuit, and the second source bus line and the fourth source bus line are connected to the second source bus line. It is electrically connected to the other one of the plurality of video signal lines through a unit circuit.
  • one of the at least n DMX circuit TFTs of the first unit circuit when viewed from the normal direction of the substrate, includes the second source bus line and the Arranged between the fourth source bus lines.
  • each of the at least n DMX circuit TFTs includes a plurality of TFTs arranged in the first direction and connected in parallel to each other.
  • the back gate electrodes of the plurality of TFTs are common, and the common back gate electrode extends in the first direction when viewed from the normal direction of the substrate.
  • the plurality of control signal trunks include n first control signal trunks and n second control signal trunks, and each of the n first control signal trunks includes the The same control signal as one of the n second control signal trunk lines is supplied, and the n control signal branch lines in some unit circuits of the plurality of unit circuits are the n first control signal trunk lines.
  • the n control signal branch lines in other part of the unit circuits are electrically connected to the n second control signal trunk lines.
  • the semiconductor layer is an oxide semiconductor layer.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor includes a crystalline portion.
  • a demultiplexer circuit is a demultiplexer circuit including a plurality of unit circuits and a plurality of control signal trunk lines, and each of the plurality of unit circuits includes a plurality of video signal lines.
  • the video signal is distributed from one video signal line to n (n is an integer of 2 or more) source bus lines.
  • Each of the plurality of unit circuits includes at least n DMX circuit TFTs and 1
  • Each of the DMX circuit TFTs has a lower gate electrode and a gate insulating layer on the lower gate electrode.
  • the n branch wirings connected to one video signal line and the n source bus lines are provided.
  • One of the upper gate electrode and the lower gate electrode is a front gate electrode supplied with a control signal from one of the plurality of control signal trunk lines, and the other is a back gate supplied with a signal different from the control signal.
  • a gate electrode, the drain electrode is electrically connected to one of the n source bus lines, the source electrode is electrically connected to one of the n branch wirings, and the back gate electrode Is electrically connected to the one video signal line.
  • a demultiplexer circuit including a thin film transistor capable of increasing reliability and / or driving force, and an active matrix substrate including the demultiplexer circuit are provided.
  • FIG. (A) is a figure for demonstrating the structure of other demultiplexer circuit DMX_B, and shows one subcircuit 200 in demultiplexer circuit DMX_B
  • (b) shows an example of the signal waveform of subcircuit 200. It is a figure (timing chart).
  • (A) And (b) is the top view and sectional drawing which illustrate the thin-film transistor (DMX circuit TFT) 10 used by the demultiplexer circuit DMX, respectively.
  • DMX circuit TFT thin-film transistor
  • (A) And (b) is sectional drawing which shows TFT10d for evaluation which has a double gate structure, and TFT10s for evaluation which has a single gate structure, respectively. It is a figure which shows the relationship between Vds stress application time and ON current in double gate structure TFT10d and single gate structure TFT10s.
  • (A) is a figure which shows the back gate electric potential Vbg dependence of Vg-Id characteristic
  • (b) is a figure which shows the back gate electric potential Vbg dependence of Vds stress proof pressure.
  • (A) And (b) is a figure which shows one subcircuit 201,901 in the demultiplexer circuit of an Example and a comparative example, respectively.
  • FIG. 1 It is a figure which shows an example of the signal waveform and potential waveform in the subcircuits 201 and 901 of an Example and a comparative example,
  • (a) is a signal waveform of the control signal supplied from control signal trunk line SW1 and SW2
  • (b) is ,
  • (c) and (d) are respectively the gate-source voltage Vgs and the drain-source voltage Vds of the thin film transistors T1a and T2a.
  • FIG. 1 is a signal waveform of the control signal supplied from control signal trunk line SW1 and SW2
  • (b) is ,
  • (c) and (d) are respectively the gate-source voltage Vgs and the drain-source voltage Vds of the thin film transistors T1
  • (E) and (f) are the back gate potentials Vbg of the thin film transistors T1a and T2a in the sub-circuit 201 of the embodiment, and (g) and (h) are the thin-film transistors T1a and T2a in the sub-circuit 901 of the comparative example, respectively. It is a figure which shows an example of back gate electric potential Vbg.
  • FIG. 3 is a plan view illustrating a layout of a unit circuit 100 in a demultiplexer circuit DMX_A.
  • FIG. 6 is a plan view illustrating a layout of a demultiplexer circuit DMX_B.
  • FIG. 6 is a plan view illustrating a layout of a sub circuit 200A in a demultiplexer circuit DMX_B.
  • FIGS. 7A and 7B are a plan view and a cross-sectional view taken along line II-II ′ of one pixel region PIX in the active matrix substrate 1000, respectively.
  • the active matrix substrate of the first embodiment will be described with reference to the drawings.
  • an active matrix substrate in which an SSD circuit and a gate driver are monolithically formed and a source driver is mounted will be described as an example.
  • the active matrix substrate of the present embodiment only needs to have a monolithic peripheral circuit including at least one TFT.
  • FIG. 1 is a schematic diagram illustrating an example of a planar structure of an active matrix substrate 1000 according to the present embodiment.
  • the active matrix substrate 1000 has a display area DR and an area (non-display area or frame area) FR other than the display area DR.
  • the display area DR is composed of pixel areas PIX arranged in a matrix.
  • the pixel region PIX (sometimes simply referred to as “pixel”) is a region corresponding to a pixel of the display device.
  • the non-display area FR is an area that is located around the display area DR and does not contribute to display.
  • a plurality of gate bus lines GL (1) to GL (j) (j is an integer of 2 or more, hereinafter referred to as “gate bus line GL”) extending in the x direction (also referred to as row direction or second direction).
  • a plurality of source bus lines SL (1) to SL (k) (k is an integer of 2 or more, hereinafter referred to as “source bus line SL”) extending in the y direction (also referred to as column direction or first direction).
  • source bus line SL a plurality of source bus lines SL (1) to SL (k) (k is an integer of 2 or more, hereinafter referred to as “source bus line SL”) extending in the y direction (also referred to as column direction or first direction).
  • Each pixel region PIX is defined by a gate bus line GL and a source bus line SL, for example.
  • Each gate bus line GL is connected to each terminal of the gate driver GD.
  • the source bus line SL is connected to each terminal of
  • Each pixel region PIX includes a thin film transistor Pt and a pixel electrode PE.
  • the thin film transistor Pt is also referred to as a “pixel TFT”.
  • the gate electrode of the thin film transistor Pt is electrically connected to the corresponding gate bus line GL
  • the source electrode is electrically connected to the corresponding source bus line SL.
  • the drain electrode is electrically connected to the pixel electrode PE.
  • the active matrix substrate 1000 is applied to a display device in a horizontal electric field mode such as an FFS (Fringe Field Switching) mode
  • the active matrix substrate 1000 is provided with a common electrode (common electrode) CE for a plurality of pixels. It is done.
  • the common electrode CE is provided on a counter substrate that is disposed to face the active matrix substrate 1000 with a liquid crystal layer interposed therebetween.
  • a gate driver GD that drives the gate bus line GL
  • a demultiplexer circuit DMX and the like are provided integrally (monolithically).
  • the demultiplexer circuit DMX functions as an SSD circuit that drives the source bus line SL in a time division manner.
  • the source driver SD that drives the source bus line SL is mounted on the active matrix substrate 1000, for example.
  • the gate driver GD is disposed in the region FRa located on both sides of the display region DR, and the source driver SD is mounted in the region FRb located below the display region DR.
  • the demultiplexer circuit DMX is arranged between the display region DR and the source driver SD in the region FRb. Between the demultiplexer circuit DMX and the source driver SD is a terminal portion / wiring forming region LR in which a plurality of terminal portions and wirings are formed.
  • a double gate structure TFT having two gate electrodes arranged with an oxide semiconductor layer interposed therebetween is used as a switching element (DMX circuit TFT) of the demultiplexer circuit DMX.
  • DMX circuit TFT switching element
  • an electrode positioned on the substrate side of the oxide semiconductor layer may be referred to as a “lower gate electrode”
  • an electrode positioned above the oxide semiconductor layer may be referred to as an “upper gate electrode”.
  • One of the upper gate electrode and the lower gate electrode is a front gate electrode FG to which a control signal for controlling the on / off operation of the DMX circuit TFT is supplied, and the other is a back to which a signal different from the control signal is supplied.
  • the back gate electrode BG is electrically connected to a video signal line that supplies a video signal. That is, the back gate electrode BG is electrically connected to an output terminal (hereinafter, “V terminal”) of a source driver that supplies a video signal.
  • V terminal an output terminal of a source driver that supplies a video signal.
  • the potential between the back gate and the source (hereinafter referred to as “back gate potential”) Vbg is set to 0V.
  • the source bus line SL is changed from a low potential (for example, a potential for displaying the lowest gradation) to a high potential (for example, a potential for displaying the highest gradation) through the DMX circuit TFT.
  • a positive bias is applied to the back gate electrode BG of the thin film transistor only in the initial charge of the source bus line SL.
  • the threshold voltage of the DMX circuit TFT is effectively lowered, so that the driving force can be increased.
  • the demultiplexer circuit DMX in the present embodiment will be described.
  • the upper gate electrode is used as the “back gate electrode BG” and the lower gate electrode is used as the “front gate electrode FG”
  • the lower gate electrode may be used as a back gate electrode
  • the upper gate electrode may be used as a front gate electrode.
  • FIG. 2 is a diagram for explaining the configuration and operation of the demultiplexer circuit DMX_A in the active matrix substrate 1000 of the present embodiment.
  • a demultiplexer circuit DMX_A (here, an SSD circuit) is disposed between the source driver SD and the display area DR.
  • the demultiplexer circuit DMX_A and the source driver SD are controlled by the control circuit 150 provided in the non-display area FR.
  • the control signal trunk lines SW1 to SWn are connected to the control circuit 150.
  • Each of the output terminals V (1) to V (i) (hereinafter sometimes collectively referred to as “V terminal”) of the source driver SD has a plurality of video signal lines DO (1) to DO (i) (“ Any of the video signal lines DO may be collectively referred to.
  • a group of n source bus lines SL is associated with one video signal line DO.
  • a unit circuit 100 is provided for each video signal line between the video signal line DO and the grouped source bus lines SL. The unit circuit 100 distributes video data from one video signal line DO to n source bus lines SL.
  • the Nth video signal line is DO (N) (N is an integer from 1 to i), and the video signal line DO (N).
  • the unit circuit 100 and the source bus line SL associated with are 100 (N) and SL (N ⁇ 1) to SL (Nn), respectively.
  • Each unit circuit 100 (N) includes n branch wirings B1 to Bn connected to the video signal line DO (N), and at least n (here, three) thin film transistors (DMX circuit TFTs) Ta to Tc and n control signal branch lines C1 to Cn are provided.
  • the control signal branch lines C1 to Cn (sometimes collectively referred to as “control signal branch line C”) are respectively n control signal trunk lines SW1 to SWn (sometimes collectively referred to as “control signal trunk line SW”)) Electrically connected to a corresponding one of the two.
  • the thin film transistors Ta to Tc which are TFTs for the DMX circuit function as selection switches.
  • the DMX circuit TFT is a double gate structure TFT having a front gate electrode FG and a back gate electrode BG.
  • the source electrode of the TFT for DMX circuit is electrically connected to a corresponding one of the branch lines B1 to Bn.
  • the drain electrode of the DMX circuit TFT is connected to one corresponding source bus line among the source bus lines SL (N ⁇ 1) to SL (N ⁇ 3).
  • the front gate electrode FG is electrically connected to the corresponding control signal trunk line SW via the control signal branch line C.
  • the back gate electrode BG is electrically connected to the corresponding video signal line. In this example, the back gate electrode BG is connected to the branch wiring B to which the source electrode is connected.
  • a selection signal (control signal) is supplied from the corresponding control signal trunk SW to the front gate electrode FG of the DMX circuit TFT.
  • the control signal defines the ON period of the selection switch in the same group and is synchronized with the time-series signal output from the source driver SD.
  • the unit circuit 100 (N) transfers the data potential obtained by time-sharing the output of the video signal line DO (N) to the plurality of source bus lines SL (N ⁇ 1) to source bus lines SL (Nn). Write in time series (time division drive). Thereby, since the number of V terminals of the source driver SD can be reduced, the area of the non-display area FR can be further reduced (narrow frame).
  • control signal trunk line SW of the demultiplexer circuit is provided with n control signal branch lines C for each of at least two unit circuits (hereinafter referred to as “first unit circuit” and “second unit circuit”). It may be.
  • first unit circuit and “second unit circuit”.
  • second unit circuit a circuit including two or more unit circuits having a common control signal branch line C is referred to as a “sub circuit”.
  • the number of control signal branch lines C is n ⁇ number of sub-circuits. Therefore, the number of control signal branch lines C when the control signal branch line C is provided for each unit circuit (n ⁇ number of unit circuits) can be reduced to 1 ⁇ 2 or less.
  • FIG. 3A is a diagram for explaining the configuration of another demultiplexer circuit DMX_B in the present embodiment, and shows one sub-circuit 200 in the demultiplexer circuit DMX_B.
  • the sub-circuit 200 has a first unit circuit and a second unit circuit.
  • a plurality of source bus lines SL extending in the y direction are arranged in the x direction.
  • a plurality of source bus lines SL included in one sub-circuit 200 are arranged in order from one end (here, the left end), respectively, the first source bus line SL1, the second source bus line SL2, These are referred to as a 3 source bus line SL3 and a fourth source bus line SL4.
  • the first unit circuit is associated with the first source bus line SL1 and the third source bus line SL3.
  • the video signal V1 from the corresponding video signal line DO1 is distributed to the first source bus line SL1 and the third source bus line SL3 via the first unit circuit.
  • the second unit circuit is associated with the second source bus line SL2 and the fourth source bus line SL4.
  • the video signal V2 from the video signal line DO2 different from the first unit circuit is distributed to the second source bus line SL2 and the fourth source bus line SL4 via the second unit circuit.
  • the first unit circuit and the second unit circuit also have common control signal branch lines C1 and C2.
  • Control signal branch lines C1 and C2 (sometimes collectively referred to as “control signal branch line C”) are connected to control signal trunk lines SW1 and SW2, respectively.
  • the control signal branch line C is provided for each sub circuit.
  • the first unit circuit includes two thin film transistors (DMX circuit TFTs) T1a and T1b, two branch lines B1a and B1b, and two control signal branch lines C1 and C2.
  • the second unit circuit includes two thin film transistors (DMX circuit TFTs) T2a and T2b, two branch lines B2a and B2b, and control signal branch lines C1 and C2 common to the first unit circuit.
  • the branch lines B1a and B1b of the first unit circuit are electrically connected to the video signal line DO1
  • the branch lines B2a and B2b of the second unit circuit are electrically connected to the video signal line DO2.
  • the drain electrodes of the thin film transistors T1a and T1b of the first unit circuit are connected to the first source bus line SL1 and the third source bus line SL3, respectively, and the source electrodes are connected to the branch lines B1a and B1b, respectively.
  • the drain electrodes of the thin film transistors T2a and T2b of the second unit circuit are connected to the second source bus line SL2 and the fourth source bus line SL4, respectively, and the source electrodes are connected to the branch wirings B2a and B2b, respectively.
  • the front gate electrodes FG of the thin film transistors T1a and T2a are each connected to the control signal trunk line SW1 via the control signal branch line C1.
  • the front gate electrodes FG of the thin film transistors T1b and T2b are respectively connected to the control signal trunk line SW2 via the control signal branch line C2.
  • N (here, two) source bus lines SL1, SL3 associated with the first unit circuit
  • n (here, two) source bus lines SL2, SL4 associated with the second unit circuit. May be arranged alternately one by one in the x direction (row direction) in the display area.
  • Each of the DMX circuit TFTs has a back gate electrode BG on the opposite side across the front gate electrode FG and the oxide semiconductor layer.
  • the back gate electrode BG is connected to the video signal line DO (V terminal) via the corresponding branch wiring B.
  • the back gate electrodes BG of the thin film transistors T1a and T1b are electrically connected to the video signal line DO1 that supplies the input signal V1 via the branch wirings B1a and B1b, respectively.
  • the back gate electrodes BG of the thin film transistors T2a and T2b are electrically connected to the video signal line DO2 that supplies the input signal V2 via the branch wirings B2a and B2b, respectively.
  • FIG. 3B shows the gate bus line GL, the control signal trunk lines SW1 and SW2 (or the control signal branch lines C1 and C2), the video signals V1 and V2, and the signals of the first source bus line SL1 and the second source bus line SL2.
  • FIG. 3B shows the gate bus line GL, the control signal trunk lines SW1 and SW2 (or the control signal branch lines C1 and C2), the video signals V1 and V2, and the signals of the first source bus line SL1 and the second source bus line SL2.
  • FIG. 3B shows the gate bus line GL, the control signal trunk lines SW1 and SW2 (or the control signal branch lines C1 and C2), the video signals V1 and V2, and the signals of the first source bus line SL1 and the second source bus line SL2.
  • FIG. 3B shows the gate bus line GL, the control signal trunk lines SW1 and SW2 (or the control signal branch lines C1 and C2), the video signals V1 and V2, and the signals of the first source bus line SL1 and
  • the control signal of the control signal main line SW1 becomes high level, and one of the two DMX circuit TFTs in each unit circuit is selected.
  • the thin film transistors T1a and T2a are selected, and the video signal V1 is connected to the first source bus line SL1 via the thin film transistor T1a, and the video signal V2 is connected to the second source bus line SL2 via the thin film transistor T2a.
  • the video signals V1 and V2 are each driven to a desired potential to charge the first source bus line SL1 and the second source bus line SL2.
  • the control signal of the control signal main line SW1 becomes a low level (low) and the gates of the thin film transistors T1a and T2a are turned off, so that the potentials of the first source bus line SL1 and the second source bus line SL2 are determined.
  • the control signal of the control signal main line SW2 becomes high level, and the other DMX circuit TFT of each unit circuit is selected.
  • the thin film transistor T1b and the thin film transistor T2b are selected, and the video signal V1 is connected to the third source bus line SL3 via the thin film transistor T1b, and the video signal V2 is connected to the fourth source bus line SL4 via the thin film transistor T2b.
  • the video signals V1 and V2 are each driven to a desired potential, and the third source bus line SL3 and the fourth source bus line SL4 are charged.
  • the control signal of the control signal main line SW2 becomes low level, and the gates of the thin film transistors T1b and T2b are turned off, so that the potentials of the third source bus line SL3 and the fourth source bus line SL4 are determined.
  • the voltage of the scanning signal of the gate bus line GL (M) becomes low level, and writing of the pixel potential is completed.
  • the DMX circuit TFT has a double gate structure.
  • an oxide semiconductor TFT will be described as an example, but the DMX circuit TFT may be another TFT such as a silicon semiconductor TFT.
  • the active matrix substrate 1000 of the present embodiment only needs to include at least one TFT having a double gate structure as a DMX circuit TFT, and may further include a circuit TFT having another structure.
  • 4 (a) and 4 (b) are a plan view and a cross-sectional view of the thin film transistor 10 used as the DMX circuit TFT, respectively.
  • the DMX circuit TFT is supported on the substrate 1 and formed in a non-display area.
  • the DMX circuit TFT includes a lower gate electrode 3 disposed on the substrate 1, a gate insulating layer 5 covering the lower gate electrode 3, an oxide semiconductor layer 7, a source electrode 8, and a drain electrode 9.
  • the oxide semiconductor layer 7 is disposed on the gate insulating layer 5 so as to at least partially overlap the lower gate electrode 3 with the gate insulating layer 5 interposed therebetween.
  • the lower gate electrode 3 is the front gate electrode FG.
  • the source electrode 8 is provided on the oxide semiconductor layer 7 and is in contact with a part of the oxide semiconductor layer 7.
  • the drain electrode 9 is provided on the oxide semiconductor layer 7 and is in contact with another part of the oxide semiconductor layer 7.
  • a portion of the oxide semiconductor layer 7 in contact with the source electrode 8 is referred to as a source contact region 7s
  • a portion in contact with the drain electrode 9 is referred to as a drain contact region 7d.
  • the source contact region 7s is disposed on the end portion p1 side of the channel region 7c, and the end of the channel region 7c A drain contact region 7d is disposed on the portion p2 side.
  • the DMX circuit TFT further includes an upper gate electrode 14 as the back gate electrode BG.
  • the upper gate electrode 14 is disposed on the oxide semiconductor layer 7 via an insulating film (here, the inorganic insulating layer 11). When viewed from the normal direction of the substrate 1, the upper gate electrode 14 overlaps at least partially with the oxide semiconductor layer 7.
  • the upper gate electrode 14 is electrically connected to the source electrode 8 (or branch wiring B).
  • the upper gate electrode 14 in contact with the branch wiring B in the opening provided in the inorganic insulating layer 11.
  • the position and configuration of the contact part 70 are not limited to the illustrated example.
  • the direction DL parallel to the direction of current flow in the channel region 7c is referred to as “channel length direction”, and the direction DW perpendicular to the channel length direction DL is referred to as “channel width direction”.
  • the channel length direction DL is the channel length L
  • the length along the channel width direction DW is the channel width W.
  • the channel length direction DL is a direction connecting the end portions p1 and p2.
  • a source contact region 7s, a channel region 7c, and a drain contact region 7d are arranged in this order along the channel length direction DL from the end p1 to the end p2.
  • a channel length direction DL is a direction connecting the end portions p1 and p2 of the oxide semiconductor layer 7 or a direction connecting the shortest distance between the source contact region 7s and the drain contact region 7d.
  • the source electrode 8 and the drain electrode 9 are preferably designed so as to overlap the lower gate electrode 3 when viewed from the normal direction of the substrate 1.
  • the lengths xs and xd where the source electrode 8 and the drain electrode 9 overlap the lower gate electrode 3 can be set in consideration of alignment accuracy. For example, even when alignment occurs in the channel length direction DL, a region (offset region) that does not overlap any of the lower gate electrode 3, the source electrode 8, and the drain electrode 9 does not occur in the oxide semiconductor layer 7. Can be set.
  • the overlapping lengths xs and xd vary depending on the manufacturing apparatus, but are, for example, 1.5 ⁇ m or more and 3.0 ⁇ m or less. In this example, the entire width of the source electrode 8 and the drain electrode 9 overlaps with the lower gate electrode 3, and the widths of these electrodes are overlap lengths xs and xd, respectively.
  • the inorganic insulating layer 11 may be disposed so as to be in contact with the upper surfaces of the source electrode 8 and the drain electrode 9 and the channel region 7 c of the oxide semiconductor layer 7.
  • the inorganic insulating layer 11 is located between the upper gate electrode 14 and the oxide semiconductor layer 7 and functions as a gate insulating film.
  • the source electrode 8 and the drain electrode 9 are formed using the same conductive film as the source bus line SL (FIG. 1).
  • a layer formed using the same conductive film as the source bus line SL is referred to as a “source metal layer”.
  • the lower gate electrode 3 is formed using the same conductive film as the gate bus line GL (FIG. 1).
  • a layer formed using the same conductive film as the gate bus line GL is referred to as a “gate metal layer”.
  • the upper gate electrode 14 may be, for example, a transparent electrode formed using the same transparent conductive film as a transparent electrode (for example, the pixel electrode PE or the common electrode CE) disposed in the display area.
  • a lower transparent electrode and an upper transparent electrode are arranged in a display region via a dielectric layer (see FIG. 18).
  • One of the lower transparent electrode and the upper transparent electrode is a pixel electrode PE, and the other is a common electrode CE.
  • the upper gate electrode 14 can be formed using the same transparent conductive film as the lower transparent electrode or the upper transparent electrode.
  • the inorganic insulating layer 11 that is a passivation film can function as a gate insulating film.
  • the inorganic insulating layer 11 and the dielectric layer can function as a gate insulating film.
  • the lower gate electrode 3 has a first edge 3e1 and a second edge 3e2 that face each other when viewed from the normal direction of the substrate 1, and the first edge 3e1 and the second edge 3e2 are generally channel It may extend in the width direction DW.
  • the lower gate electrode 3 may be a part of the control signal branch line C extending in the channel width direction DW.
  • the oxide semiconductor layer 7 may be located inside the periphery of the lower gate electrode 3 when viewed from the normal direction of the substrate 1.
  • the source electrode 8 When viewed from the normal direction of the substrate 1, the source electrode 8 may extend across the oxide semiconductor layer 7 in the channel width direction DW. As shown in the drawing, the edge portions 8 e 1 and 8 e 2 of the source electrode 8 facing each other may be located on the oxide semiconductor layer 7. Similarly, the drain electrode 9 may extend across the oxide semiconductor layer 7 in the channel width direction DW. Both edge portions 9 e 1 and 9 e 2 of the drain electrode 9 facing each other may be located on the oxide semiconductor layer 7.
  • the upper gate electrode 14 When viewed from the normal direction of the substrate 1, the upper gate electrode 14 has two edges 14e1 and 14e2 that face each other and extend in the channel width direction WD.
  • the edges 14e1 and 14e2 may extend across the oxide semiconductor layer 7 generally in the channel width direction DW.
  • the source electrode 8 may overlap with the edge portion 14e1
  • the drain electrode 9 may overlap with the edge portion 14e2. Thereby, the overlapping area of the upper gate electrode 14, the source electrode 8, and the drain electrode 9 can be reduced.
  • FIG. 5A and 5B are cross-sectional views showing a double gate structure TFT 10d and a single gate structure TFT 10s, respectively.
  • the same components as those in FIG. 4 are denoted by the same reference numerals.
  • the channel length L was 6 ⁇ m and the channel width W was 10 ⁇ m.
  • the double gate structure TFT 10d has the configuration described above with reference to FIG. However, the organic insulating layer 12 is provided as a planarizing film on the inorganic insulating layer 11. An opening 12 p reaching the inorganic insulating layer 11 is formed in the organic insulating layer 12. The upper gate electrode 14 is provided in the opening 12p and is disposed in contact with the inorganic insulating layer 11 in the opening 12p. An upper insulating layer 16 is provided on the organic insulating layer 12 and the upper gate electrode 14.
  • the lower gate electrode 3 is a front gate electrode FG
  • the upper gate electrode 14 is a back gate electrode BG.
  • the single gate structure TFT 10s is different from the double gate structure TFT 10d in that it is covered with the inorganic insulating layer 11 and the organic insulating layer 12 and does not have the upper gate electrode 14.
  • Vds stress 35 V stress (Vds stress) was applied between the drain and source, and the relationship between the Vds stress application time and the on-current was examined.
  • the on-current was measured with a gate voltage (front gate-source voltage) Vgs of 25 V and a drain voltage (drain-source voltage) Vds of 0.1 V.
  • the same Vds stress was also applied to the single gate TFT 10s, and the relationship between the Vds stress application time and the on-current was examined.
  • FIG. 6 is a diagram showing the relationship between the Vds stress application time and the on-current in the double gate structure TFT 10d and the single gate structure TFT 10s.
  • the horizontal axis represents the Vds stress application time (seconds), and the vertical axis represents the ratio ⁇ Ion (%) of the on-current after applying the Vds stress to the initial on-current of each TFT before applying the Vds stress.
  • the change in the Vg-Id characteristics was examined by changing the back gate potential Vbg.
  • FIG. 7A shows the dependence of the Vg-Id characteristic on the back gate potential Vbg.
  • the horizontal axis represents the gate voltage Vgs, and the vertical axis represents the drain current Id. From this result, it can be seen that the threshold voltage Vth can be controlled by controlling the back gate potential Vbg. It can be seen that the threshold voltage Vth decreases as the back gate potential Vbg increases in the positive direction, and the on-current can be increased with the same gate voltage Vgs.
  • FIG. 7B is a diagram showing the dependency of the Vds stress breakdown voltage on the back gate potential Vbg.
  • FIG. 8A and 8B are diagrams showing the sub-circuits 201 and 901 in the demultiplexer circuit of the example and the comparative example. Constituent elements similar to those of the sub-circuit 200 shown in FIG.
  • the back gate electrodes BG of the thin film transistors T1a, T1b, T2a, T2b are electrically connected to the V terminal.
  • the sub circuit 201 of the embodiment has substantially the same configuration as the sub circuit 200 shown in FIG. In the comparative example, the back gate electrodes BG of the thin film transistors T1a, T1b, T2a, and T2b are fixed to the GND potential (grounded).
  • the potential of the source bus line SL1 is set to a high potential (here, the potential for displaying the highest gradation), and then the potential of the source bus line SL3 is set to the low potential (here, the lowest gradation is displayed).
  • the potential of the source bus line SL1 is set to a low potential and then the potential of the source bus line SL3 is set to a high potential in the next second horizontal scanning period. Enter.
  • the potential of the source bus line SL2 is set to a high potential in the first horizontal scanning period
  • the potential of the source bus line SL4 is set to a low potential
  • the potential of the source bus line SL2 is set to a low potential in the next second horizontal scanning period.
  • the video signal V2 is input to the source bus line SL so that the potential of the source bus line SL4 is set to a high potential.
  • FIGS. 9A and 9B are diagrams showing waveforms of signals or voltages in Case 1.
  • FIG. 10A and 10B are diagrams illustrating waveforms of signals or voltages in Case 2.
  • FIG. (A) of FIG. 9A and 10A is a figure which shows the signal waveform of the control signal supplied from control signal trunk line SW1 and SW2.
  • (B) is a diagram showing signal waveforms of the video signals V1 and V2 and potential waveforms of the source bus lines SL1 and SL2.
  • C) and (d) are diagrams showing the gate-source voltage Vgs and the drain-source voltage Vds of the thin film transistors T1a and T2a, respectively.
  • FIGS. 9B and 10B are diagrams showing the back gate potential Vbg of the thin film transistors T1a and T2a in the sub-circuit 201 of the embodiment, respectively.
  • (G) and (h) are diagrams showing back gate potentials Vbg of the thin film transistors T1a and T2a in the sub-circuit 901 of the comparative example, respectively.
  • the back gate potential Vbg varies within the range of ⁇ 5V to + 5V depending on the write condition.
  • the driving force of the TFT may be reduced.
  • FIG. 9B (h) and FIG. 10B (h) when a positive bias (+5 V) is applied to the back gate for a long period, device characteristics may be deteriorated due to stress.
  • the thin film transistors T1a and T2a When the potentials of the source bus lines SL1 and SL2 connected to the thin film transistors T1a and T2a are increased from a low potential to a high potential (eg, 0V to + 5V) (referred to as “worst case”), the thin film transistors T1a and T2a A positive bias of 5V is applied to the back gate. As a result, the threshold voltages of the thin film transistors T1a and T2a are effectively reduced, so that the driving force can be increased (see FIG. 7A). Therefore, it is advantageous because the driving force can be increased without increasing the size (channel width) of the TFT.
  • the back gate potential Vbg becomes + 5V at the initial stage of charging of the source bus lines SL1 and SL2, but the back gate potential Vbg approaches 0V as the charging proceeds. Therefore, the time for applying the positive bias to the back gate is extremely short. For example, in the second horizontal scanning period shown in FIGS. 10B (e) and 10 (f), after the potential of the first source bus line SL1 is fixed at 0V, + 5V may be input to the third source bus line SL3. The back gate is positively biased by 5V. However, the application time is only the period during which the source bus line SL3 is charged (period t7 in FIG. 3B). As described above, since +5 V is not applied to the back gate potential Vbg for a long time, it is possible to suppress degradation of TFT characteristics due to Vbg stress.
  • the back gate potential Vbg is 0 V or more, it is possible to suppress a decrease in driving force of the thin film transistors T1a and T2a due to a large negative voltage applied to the back gate.
  • FIG. 11 is a plan view illustrating the unit circuit 100 in the demultiplexer circuit DMX_A of this embodiment.
  • the unit circuit 100 includes three thin film transistors Ta to Tc (DMX circuit TFTs) supported on the substrate 1 and source bus lines SL1 to SL3 (hereinafter referred to as “source bus lines SL”) extending from the display region DR.
  • source bus lines SL One video signal line DO, branch lines B1 to B3 (hereinafter sometimes collectively referred to as “branch lines B”), and control signal trunk lines SW1 to SW3 (hereinafter referred to as “control signals”). And may be collectively referred to as “main line SW”).
  • the video signal line DO is electrically connected to the branch lines B1 to B3.
  • the source bus line SL extends in the y direction
  • the control signal trunk line SW extends in the x direction intersecting the y direction.
  • the branch wiring B and the video signal line DO are formed in the source metal layer.
  • the lower gate electrode 3 and the control signal trunk line SW are formed in the gate metal layer.
  • the upper gate electrode 14 extends in the y direction and is connected to the branch wiring B at the contact portion 70.
  • the thin film transistors Ta to Tc are respectively disposed between two adjacent source bus lines SL (overlapping with one source bus line).
  • the channel length direction DL of each thin film transistor Ta to Tc is substantially parallel to the x direction
  • the channel width direction DW is substantially parallel to the y direction.
  • the source bus line SL may extend in the y direction from the display region toward the source driver SD, and may be in contact with the upper surface of one end p2 of the corresponding oxide semiconductor layer 7 extending in the channel width direction DW. A portion of the source bus line SL that is in contact with the oxide semiconductor layer 7 functions as the drain electrode 9 of the DMX circuit TFT.
  • Each branch wiring B extends in the y direction from the video signal line DO toward the display region, and is in contact with the upper surface of the other end p1 of the corresponding oxide semiconductor layer 7 extending in the channel width direction DW. A portion of the branch wiring B in contact with the oxide semiconductor layer 7 functions as the source electrode 8 of the TFT for the DMX circuit.
  • the lower gate electrode 3 of each thin film transistor Ta to Tc is electrically connected to the corresponding control signal main line SW via the control signal branch line C.
  • the control signal branch line C includes an extended portion (extended portion) 23 of the lower gate electrode 3 and a connection wiring 25 formed in the source metal layer.
  • the extending portion 23 extends in the y direction toward the control signal main line SW, and is electrically connected to the corresponding control signal main line SW via the connection wiring 25.
  • the connection wiring 25 is in contact with the extending portion 23 in the first opening 5p provided in the gate insulating layer 5 and in the second opening 5q provided in the gate insulating layer 5. May be in contact with.
  • the thin film transistors Ta to Tc and the demultiplexer circuit DMX may be covered with an inorganic insulating layer (passivation film) 11 (see FIG. 4).
  • a planarizing film such as the organic insulating layer 12 (see FIG. 5) may or may not be provided.
  • the display region DR of the active matrix substrate 1000 may be covered with the organic insulating layer 12, and the non-display region FR may not be covered with the organic insulating layer 12.
  • An organic insulating layer 12 is provided so as to cover the demultiplexer circuit DMX, and the organic insulating layer 12 may have openings in portions located on the thin film transistors Ta to Tc (see FIG. 5A).
  • FIG. 12 is a plan view showing an example of the layout of the demultiplexer circuit DMX_B.
  • the demultiplexer circuit DMX_B is disposed below the display region DR when viewed from the normal direction of the substrate 1.
  • the demultiplexer circuit DMX_B has a plurality of sub-circuits 200 arranged in the x direction.
  • Each sub-circuit 200 has a shape extending in the y direction.
  • the DMX circuit TFT of the second unit circuit is disposed in the first unit circuit formation region u1 in which the DMX circuit TFT of the first unit circuit is disposed.
  • the second unit circuit formation region u2 is located on the display region side. That is, the first unit circuit is located between the second unit circuit and the display area. In this specification, such a configuration is referred to as a “two-stage configuration”.
  • control signal trunk lines SW1 and SW2 are arranged between the demultiplexer circuit DMX_B and the periphery of the non-display area FR.
  • the control signal branch lines C1 and C2 of each sub-circuit 200 extend from the control signal trunk lines SW1 and SW2 into the demultiplexer circuit DMX_B, respectively.
  • a drive circuit and video signal lines mounted with COG are also provided between the demultiplexer circuit DMX_B and the periphery of the non-display area FR.
  • the branch lines B1a, B2a, B1b, and B2b of each sub circuit 200 extend from the video signal line into the demultiplexer circuit DMX_B.
  • FIG. 13 is an enlarged plan view illustrating one sub circuit 200A in the demultiplexer circuit DMX_B.
  • the branch wirings B1a, B2a, B1b, B2b, the control signal branch lines C1, C2, and the source bus lines SL1 to SL4 of the first unit circuit and the second unit circuit all extend in the y direction. Yes.
  • the control signal branch lines C1 and C2 each include a portion that functions as a gate electrode of the corresponding DMX circuit TFT.
  • the control signal branch line C1 is located between the branch wiring B1a and the branch wiring B2a when viewed from the normal direction of the substrate 1.
  • the control signal branch line C1 protrudes in the x direction on the branch wiring B2a side and functions as a gate electrode of the thin film transistor T2a, and protrudes in the x direction on the branch wiring B2a side and functions as a gate electrode of the thin film transistor T1a.
  • the oxide semiconductor layers 7 of the thin film transistors T1a and T2a are respectively disposed on these convex portions of the control signal branch line C1.
  • one of the DMX circuit TFTs in the first unit circuit and one of the DMX circuit TFTs in the second unit circuit have gate electrodes integrally formed on the same control signal branch line C. Are arranged on the same control signal branch line C with a gap (two-stage configuration).
  • Each of the source bus lines SL1 to SL4 is in contact with the corresponding oxide semiconductor layer 7 of the DMX circuit TFT and includes a portion that functions as a drain electrode.
  • the first source bus line SL1 extends in the y direction from the display region DR and is in contact with the upper surface of the oxide semiconductor layer 7 of the thin film transistor T1a.
  • the second source bus line SL2 extends from the display region DR between the thin film transistors T1a and T1b in the y direction and is in contact with the upper surface of the oxide semiconductor layer 7 of the thin film transistor T2a.
  • Branch wirings B1a, B2a, B1b, and B2b each include a portion that is in contact with the corresponding oxide semiconductor layer 7 of the DMX circuit TFT and functions as a source electrode.
  • the branch wiring B2a extends in the y direction from the COG side and is in contact with the upper surface of the oxide semiconductor layer 7 of the thin film transistor T2a.
  • the branch wiring B1b extends from the COG side between the thin film transistors T2a and T2b in the y direction and is in contact with the upper surface of the oxide semiconductor layer 7 of the thin film transistor T1b.
  • the upper gate electrode 14 of each thin film transistor is connected to the video signal line DO (or V terminal) via the branch wiring B (that is, V terminal).
  • the upper gate electrode 14 may extend in the y direction on the control signal branch line C.
  • the contact portion 70 that connects the upper gate electrode 14 to the branch wiring B is in a region us (hereinafter referred to as “connection region”) located between the first unit circuit formation region u1 and the second unit circuit formation region u2. It may be arranged. Thereby, an increase in the circuit area of the demultiplexer circuit DMX can be suppressed.
  • the upper gate electrode 14 may be in direct contact with the branch wiring B in the opening formed in the inorganic insulating layer 11.
  • the contact portion 70 that connects the upper gate electrode 14 and the branch wiring B in the thin film transistors T1a and T1b of the first unit circuit is disposed in the connection region us.
  • a contact portion 70 that connects the upper gate electrode 14 and the branch wiring B in the thin film transistors T2a and T2b of the second unit circuit is disposed between the second unit circuit formation region u2 and the control signal main line SW.
  • a contact portion connecting the upper gate electrode 14 and the branch wiring B in the thin film transistors T2a and T2b of the second unit circuit is arranged in the connection region us, and branches from the upper gate electrode 14 in the thin film transistors T1a and T1b of the first unit circuit.
  • a contact portion for connecting the wiring B may be disposed between the first unit circuit formation region u1 and the display region DR.
  • the DMX circuit TFT of the first unit circuit is arranged between the Nth and (N + 2) th source bus lines SL associated with the second unit circuit.
  • N is a natural number
  • the thin film transistor T1b is disposed between the second source bus line SL2 and the fourth source bus line SL4.
  • the DMX circuit TFT of the second unit circuit is disposed between two adjacent branch lines B in the first unit circuit.
  • the thin film transistor T2a is disposed between the branch lines B1a and B2a of the first unit circuit.
  • each DMX circuit TFT is a part of the source bus line SL
  • the source electrode is a part of the branch wiring B
  • the gate electrode is a part of the control signal branch line C.
  • a common control signal branch line C is provided for two or more unit circuits.
  • a DMX circuit TFT having a desired size can be formed even if the arrangement pitch of the source bus lines SL is narrowed.
  • a DMX circuit TFT may be disposed between the Nth source bus line SL and the (N + 2) th source bus line SL.
  • the present embodiment can be suitably applied to an ultra-high definition active matrix substrate exceeding 1000 ppi, for example.
  • each sub-circuit may include three or more unit circuits, and the DMX circuit TFTs of these unit circuits may be arranged on the common control signal branch line with an interval.
  • FIG. 14 is a plan view showing a part of another sub-circuit 200B of the demultiplexer circuit DMX_B.
  • the sub circuit 200B is different from the sub circuit 200A shown in FIG. 13 in that a plurality of thin film transistors connected in parallel to one source bus line SL are provided.
  • a plurality of thin film transistors T1a connected in parallel to each other are connected to the first source bus line SL1, for example.
  • the thin film transistors T1a are arranged in the y direction on the control signal branch line C1, and a part of the control signal branch line C1 is a gate electrode, a part of the branch wiring B1a is a source electrode, and the first source bus line SL1 A part is provided as a drain electrode.
  • a plurality of thin film transistors T2a, T1b, and T2b connected in parallel are connected to the other source bus lines SL1 to SL4, respectively. With such a configuration, the current driving capability can be further increased while suppressing an increase in circuit area.
  • a common upper gate electrode 14 is provided for a plurality of thin film transistors arranged in the y direction.
  • the common upper gate electrode 14 may extend in the y direction.
  • the common upper gate electrode 14 is connected to the video signal line DO (or V terminal) via the branch wiring B (that is, V terminal).
  • the sub circuit 200B is provided with a plurality of contact portions 70.
  • the contact part 70 connects the common upper gate electrode 14 to the corresponding branch wiring B.
  • the arrangement of the contact portion 70 may be the same as that of the sub circuit 200A. That is, a part of the plurality of contact portions 70 may be disposed in the connection region us located between the first unit circuit formation region u1 and the second unit circuit formation region u2.
  • the number of TFTs connected in parallel is not particularly limited, but can be set as appropriate so that the total channel width W of these TFTs becomes a predetermined value W Total .
  • the demultiplexer circuit DMX_B in which each unit circuit is associated with two source bus lines has been described as an example.
  • the unit circuit of the demultiplexer circuit of this embodiment has three or more sources. It may be associated with a bus line.
  • FIG. 15 is a diagram showing a configuration of the sub circuit 300 in another demultiplexer circuit DMX_C of the present embodiment.
  • the sub circuit 300 includes a first unit circuit and a second unit circuit, similar to the sub circuit 200 described above. However, each unit circuit is different from the sub-circuit 200 shown in FIG. 16 in that each unit circuit distributes the video signal V1 from the video signal line DO (N) to the three source bus lines SL arranged every other line. .
  • the first unit circuit is associated with the first, third, and fifth source bus lines SL1, SL3, SL5 arranged every other line, and the second unit circuit is arranged every other line.
  • the second, fourth, and sixth source bus lines SL2, SL4, and SL6 are associated with each other.
  • the first unit circuit and the second unit circuit use common control signal branch lines C1, C2, and C3.
  • the first unit circuit includes three thin film transistors (DMX circuit TFTs) T1a, T1b, and Tc and three branch wirings B1a, B1b, and B1c.
  • the second unit circuit includes three thin film transistors (DMX circuit TFTs) T2a, T2b, T2c, and three branch lines B2a, B2b, B2c.
  • the branch wirings B1a, B1b, B1c of the first unit circuit are electrically connected to the video signal line DO1
  • the branch wirings B2a, B2b, B2c of the second unit circuit are electrically connected to the video signal line DO2. Yes.
  • the drain electrodes of the thin film transistors T1a, T1b, and T1c of the first unit circuit are connected to the first source bus line SL1, the third source bus line SL3, and the fifth source bus line SL5, respectively, and the source electrodes are respectively branched wirings. It is connected to B1a, B1b, B1c.
  • the drain electrodes of the thin film transistors T2a, T2b, and T2c of the second unit circuit are connected to the second source bus line SL2, the fourth source bus line SL4, and the sixth source bus line SL6, respectively, and the source electrodes are respectively branched wirings. It is connected to B2a, B2b, B2c.
  • the gate electrodes of the thin film transistors T1a and T2a are connected to the control signal trunk line SW1 via the control signal branch line C1, respectively.
  • the gate electrodes of the thin film transistors T1b and T2b are respectively connected to the control signal trunk line SW2 via the control signal branch line C2.
  • the gate electrodes of the thin film transistors T1c and T2c are connected to the control signal trunk line SW3 via the control signal branch line C3, respectively.
  • the back gates of the thin film transistors T1a and T1b are connected to the video signal line DO1 via the branch wiring B1a and the branch wiring B1b, respectively.
  • the back gates of the thin film transistors T2a and T2b are connected to the video signal line DO2 via the branch wiring B2a and the branch wiring B2b, respectively.
  • FIG. 16 is an enlarged plan view showing an example of the sub-circuit 300.
  • the first unit circuit formation region u1 in which the thin film transistors T1a, T1b, and T1c of the first unit circuit are arranged is the thin film transistors T2a, T2b, It is located closer to the display area than the second unit circuit formation area u2 where T2c is arranged.
  • the thin film transistor of the first unit circuit is disposed between the Nth and (N + 2) th source bus lines SL associated with the second unit circuit.
  • the thin film transistor T1b is disposed between the second source bus line SL2 and the fourth source bus line SL4, and the thin film transistor T1c is disposed between the fourth source bus line SL4 and the sixth source bus line SL6.
  • the thin film transistor of the second unit circuit is disposed between the branch wirings B of the first unit circuit.
  • the thin film transistor T2a is disposed between the branch line B1a and the branch line B1b
  • the thin film transistor T2b is disposed between the branch line B1b and the branch line B1c.
  • the control signal supplied by the control signal trunk line SW may be phase-expanded.
  • the demultiplexer circuit DMX described above has n control signal trunk lines SW, K ⁇ n (K is an integer of 2 or more) control signal trunk lines SW may be provided.
  • FIG. 17 is a diagram illustrating a configuration of two sub-circuits 400 (1) and 400 (2) in the demultiplexer circuit DMX_D in which the control signal is phase-expanded.
  • the sub-circuit 400 (1) includes a first unit circuit and a second unit circuit, and control signal branch lines C1 (1) and C2 (1).
  • the sub-circuit 400 (2) includes a first unit circuit and a second unit circuit, and control signal branch lines C1 (2) and C2 (2).
  • Control signal branch lines C1 (1) and C2 (1) of some subcircuits (including the subcircuit 400 (1)) of the demultiplexer circuit DMX_D are control signal trunk line SW1-1 and control signal trunk line SW2-1 ( Control signal branch lines C1 (2), C2 of other sub-circuits (including sub-circuit 400 (2)) of the demultiplexer circuit DMX_D. (2) is connected to the control signal main line SW1-2 and the control signal main line SW2-2 (sometimes referred to as “second control signal main line”).
  • the number of unit circuits connected to one control signal main line SW can be reduced, so that the load on each control signal main line SW can be reduced.
  • the transition time (rise and fall) of the control signal can be reduced, a higher speed operation is possible.
  • FIGS. 18A and 18B are a plan view and a sectional view taken along line IV-IV ′ of one pixel area PIX in the active matrix substrate 1000, respectively.
  • the pixel area PIX is an area surrounded by a source bus line SL extending in the y direction and a gate bus line GL extending in the x direction intersecting the source bus line SL.
  • the pixel region PIX includes a substrate 1, a TFT (hereinafter “pixel TFT”) 130 supported on the substrate 1, a lower transparent electrode 15, and an upper transparent electrode 19.
  • the upper transparent electrode 19 has a slit or notch for each pixel.
  • the lower transparent electrode 15 is a common electrode CE
  • the upper transparent electrode 19 is a pixel electrode PE.
  • the pixel TFT 10 is, for example, an oxide semiconductor TFT having a bottom gate structure.
  • the pixel TFT 130 is in contact with the gate electrode 103 supported on the substrate 1, the gate insulating layer 5 covering the gate electrode 103, the oxide semiconductor layer 107 formed on the gate insulating layer 5, and the oxide semiconductor layer 107.
  • This is a TFT having a bottom gate structure having a source electrode 108 and a drain electrode 109 arranged in the bottom. The source electrode 108 and the drain electrode 109 are in contact with the upper surface of the oxide semiconductor layer 107.
  • the gate electrode 103 is connected to the corresponding gate bus line GL, and the source electrode 108 is connected to the corresponding source bus line SL.
  • the drain electrode 109 is electrically connected to the pixel electrode PE.
  • the gate electrode 103 and the gate bus line GL may be integrally formed in the gate metal layer.
  • the source electrode 108 and the source bus line SL may be integrally formed in the source metal layer.
  • the interlayer insulating layer 13 is not particularly limited, and may include, for example, an inorganic insulating layer (passivation film) 11 and an organic insulating layer 12 disposed on the inorganic insulating layer 11. Note that the interlayer insulating layer 13 may not include the organic insulating layer 12.
  • the pixel electrode PE and the common electrode CE are arranged so as to partially overlap with each other via the dielectric layer 17.
  • the pixel electrode PE is separated for each pixel.
  • the common electrode CE may not be separated for each pixel.
  • the common electrode CE is formed on the interlayer insulating layer 13.
  • the common electrode CE may have an opening on a region where the pixel TFT 10 is formed, and may be formed over the entire pixel region PIX excluding this region.
  • the pixel electrode PE is formed on the dielectric layer 17 and is electrically connected to the drain electrode 109 in the opening CH1 provided in the interlayer insulating layer 13 and the dielectric layer 17.
  • Such an active matrix substrate 1000 can be applied to an FFS mode display device, for example.
  • the FFS mode is a transverse electric field mode in which a pair of electrodes is provided on one substrate and an electric field is applied to liquid crystal molecules in a direction parallel to the substrate surface (lateral direction).
  • an electric field expressed by electric lines of force that exit from the pixel electrode PE pass through a liquid crystal layer (not shown), and further pass through the slit-like opening of the pixel electrode PE to the common electrode CE is generated.
  • This electric field has a component transverse to the liquid crystal layer.
  • a horizontal electric field can be applied to the liquid crystal layer.
  • the horizontal electric field method has an advantage that a wider viewing angle can be realized than the vertical electric field method because liquid crystal molecules do not rise from the substrate.
  • An electrode structure in which the pixel electrode PE is disposed on the common electrode CE via the dielectric layer 17 is described in, for example, International Publication No. 2012/0886513.
  • the common electrode CE may be disposed on the pixel electrode PE via the dielectric layer 17. That is, the lower transparent electrode 15 formed on the lower transparent conductive layer may be the pixel electrode PE, and the upper transparent electrode 19 formed on the upper transparent conductive layer may be the common electrode CE.
  • Such electrode structures are described in, for example, Japanese Patent Application Laid-Open Nos. 2008-032899 and 2010-008758.
  • the entire disclosures of International Publication No. 2012/086513, Japanese Patent Application Laid-Open No. 2008-032899, and Japanese Patent Application Laid-Open No. 2010-008758 are incorporated herein by reference.
  • the substrate 1 can be, for example, a glass substrate, a silicon substrate, a heat-resistant plastic substrate (resin substrate), or the like.
  • the gate metal layer (thickness: for example, 50 nm or more and 500 nm or less) including the lower gate electrode 3 and the gate bus line GL includes, for example, aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium ( It is made of a metal such as Cr), titanium (Ti), copper (Cu), an alloy thereof, or a metal nitride thereof. Moreover, you may form from the laminated film of these several films
  • the gate metal layer can be formed by forming a metal film on the substrate 1 by sputtering or the like and patterning it by a known photolithography process (photoresist application, exposure, development, etching, resist stripping). Etching is performed by wet etching, for example.
  • the gate insulating layer (thickness: for example, 200 nm to 500 nm or less) 5 includes, for example, a silicon oxide (SiOx) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer and the like.
  • the gate insulating layer 5 may have a stacked structure. In that case, oxygen vacancies in the oxide semiconductor layer 7 can be effectively reduced by disposing the SiO 2 film on the side of the gate insulating layer 5 in contact with the oxide semiconductor layer 7.
  • the oxide semiconductor layer 7 is formed of an oxide semiconductor film (thickness: for example, 15 nm to 200 nm) such as an In—Ga—Zn—O-based semiconductor.
  • the source metal layer (thickness: for example, 50 nm or more and 500 nm or less) including the source electrode 8, the drain electrode 9, and the source bus line SL is, for example, aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta). , Chromium (Cr), titanium (Ti), copper (Cu) and other metals or alloys thereof, or a film containing a metal nitride thereof. Moreover, you may form from the laminated film of these several films
  • the source metal layer has a laminated structure in which a Ti film (thickness: 30 nm), an Al or Cu film (thickness: 300 nm), and a Ti film (thickness 50 nm) are stacked in this order from the oxide semiconductor layer side. It may be.
  • the inorganic insulating layer (thickness: for example, 100 to 500 nm, preferably 200 to 500 nm) 11 includes, for example, a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy; x> y) film, and a nitride It is formed from an inorganic insulating film (passivation film) such as a silicon oxide (SiNxOy; x> y) film.
  • the inorganic insulating layer 11 may have a laminated structure. When the SiO 2 film is disposed on the side of the inorganic insulating layer 11 in contact with the oxide semiconductor layer 7, oxygen vacancies in the oxide semiconductor layer 7 can be effectively reduced.
  • the organic insulating layer (thickness; for example, 1 to 3 ⁇ m, preferably 2 to 3 ⁇ m) 12 is formed of, for example, an organic insulating film containing a photosensitive resin material.
  • the lower transparent electrode 15 and the upper transparent electrode 19 are, for example, an ITO (indium / tin oxide) film or an In—Zn—O-based oxide (indium / zinc oxide) film, respectively. , ZnO film (zinc oxide film) or the like.
  • the second inorganic insulating layer (thickness: for example, 70 nm to 300 nm) 17 includes a silicon nitride (SiNx) film, a silicon oxide (SiOx) film, a silicon oxynitride (SiOxNy; x> y) film, and a silicon nitride oxide (SiNxOy; x> y) It may be formed from a film or the like.
  • the DMX circuit TFT illustrated in FIG. 4 is a channel etch type TFT.
  • an etch stop layer is not formed on the channel region, and the lower surface of the end of the source and drain electrodes on the channel side is disposed so as to be in contact with the upper surface of the oxide semiconductor layer.
  • a channel etch type TFT is formed, for example, by forming a conductive film for a source / drain electrode on an oxide semiconductor layer and performing source / drain separation. In the source / drain separation step, the surface portion of the channel region may be etched.
  • the structure of the DMX circuit TFT of this embodiment is not limited to the illustrated example.
  • the DMX circuit TFT may have an etch stop structure having an etch stop covering the channel region.
  • the etch stop layer for example, an insulating layer containing oxygen such as a SiO 2 layer can be used.
  • the end portions on the channel side of the source / drain electrodes are located on, for example, the etch stop layer.
  • the etch stop type TFT for example, after forming an etch stop layer covering a portion of the upper surface of the semiconductor layer which becomes a channel region, a conductive film for source / drain electrodes is formed on the semiconductor layer and the etch stop layer, and the source Formed by performing drain isolation.
  • the DMX circuit TFT of this embodiment may have a top contact structure in which the source / drain electrodes are in contact with the upper surface of the semiconductor layer, or a bottom contact structure in contact with the lower surface of the semiconductor layer.
  • the oxide semiconductor included in the oxide semiconductor layer may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • Examples of the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layer may have a stacked structure of two or more layers.
  • the oxide semiconductor layer may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer.
  • a plurality of crystalline oxide semiconductor layers having different crystal structures may be included.
  • a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably larger than the energy gap of the oxide semiconductor included in the lower layer.
  • the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • the oxide semiconductor layer may contain at least one metal element of In, Ga, and Zn, for example.
  • the oxide semiconductor layer includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such an oxide semiconductor layer can be formed using an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • the TFT is suitably used as a driving TFT (for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels) and a pixel TFT (a TFT provided in the pixel).
  • a driving TFT for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels
  • a pixel TFT a TFT provided in the pixel
  • the oxide semiconductor layer may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layer includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, and a Zn—Ti—O based semiconductor.
  • Cd—Ge—O based semiconductor Cd—Pb—O based semiconductor, CdO (cadmium oxide), Mg—Zn—O based semiconductor, In—Ga—Sn—O based semiconductor, In—Ga—O based semiconductor, A Zr—In—Zn—O based semiconductor, an Hf—In—Zn—O based semiconductor, an Al—Ga—Zn—O based semiconductor, a Ga—Zn—O based semiconductor, or the like may be included.
  • the oxide semiconductor TFT is used as the DMX circuit TFT.
  • a TFT having an active layer made of a semiconductor other than the oxide semiconductor may be used.
  • the DMX circuit TFT may be, for example, an amorphous silicon semiconductor TFT, a crystalline silicon semiconductor TFT, or the like.
  • the embodiment of the present invention can be suitably applied to an active matrix substrate having a demultiplexer circuit formed monolithically.
  • active matrix substrates include liquid crystal display devices, display devices such as organic electroluminescence (EL) display devices and inorganic electroluminescence display devices, imaging devices such as image sensor devices, image input devices, fingerprint readers, and semiconductors. It is applied to various electronic devices such as a memory.
  • Substrate 3 Lower gate electrodes 3 e 1 and 3 e 2: Edge 5 of the lower gate electrode: Gate insulating layer 7: Oxide semiconductor layer 7 c: Channel region 7 d: Drain contact region 7 s: Source contact region 8: Source electrodes 8 e 1 and 8 e 2 : Source edges 9e1, 9e2: Drain electrode 10: Thin film transistor (DMX circuit TFT) 11: Inorganic insulating layer 14: Upper gate electrodes 14e1, 14e2: Edge portion 70 of upper gate electrode: Contact portion 100: Unit circuit 200, 200A, 200B, 300, 400: Subcircuit 1000: Active matrix substrate DL: Channel length direction DW: Channel width direction DR: Display area FR: Non-display area GD: Gate driver SD: Source driver PIX: Pixel area PE: Pixel electrode GL: Gate bus line SL: Source bus lines B, B1 to B3: Branch wiring C C1 to C3: control signal branch lines DO: video signal lines DMX, DMX_A, DMX_B,

Abstract

アクティブマトリクス基板は、複数の単位回路と複数の制御信号幹線ＳＷ１、ＳＷ２とを有するデマルチプレクサ回路ＤＭＸ＿Ｂを備え、各単位回路は、１つのビデオ信号線から、ｎ本（ｎは２以上の整数）のソースバスラインへビデオ信号を分配し、各単位回路は、少なくともｎ個のＤＭＸ回路用ＴＦＴ（Ｔ１ａ～Ｔ１ｂ）と、ビデオ信号線ＤＯ１に接続されたｎ本の分岐配線Ｂ１ａ、Ｂ１ｂと、ｎ本のソースバスラインＳＬ１、ＳＬ３とを有し、各ＤＭＸ回路用ＴＦＴは、下部ゲート電極および上部ゲート電極を有し、これらの一方は、制御信号幹線の１つから制御信号が供給されるフロントゲート電極ＦＧ、他方は、制御信号とは異なる信号が供給されるバックゲート電極ＢＧであり、各ＤＭＸ回路用ＴＦＴのドレイン電極はソースバスラインの１つ、ソース電極は分岐配線の１つに電気的に接続され、バックゲート電極はビデオ信号線ＤＯ１に電気的に接続されている。

Description

アクティブマトリクス基板およびデマルチプレクサ回路
　本発明は、デマルチプレクサ回路を備えたアクティブマトリクス基板、およびデマルチプレクサ回路に関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、複数の画素を有する表示領域と、表示領域以外の領域（非表示領域または額縁領域）とを有している。表示領域には、画素毎に薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。
　アクティブマトリクス基板の非表示領域に、駆動回路などの周辺回路をモノリシック（一体的）に形成される場合がある。駆動回路をモノリシックに形成することによって、非表示領域の狭小化や、実装工程簡略化によるコストダウンが実現される。例えば、非表示領域において、ゲートドライバ回路がモノリシックに形成され、ソースドライバ回路がＣＯＧ（Ｃｈｉｐ　ｏｎ　Ｇｌａｓｓ）方式で実装される場合がある。
　スマートフォンなどの狭額縁化の要求の高いデバイスでは、ゲートドライバに加えて、ソース切替（Ｓｏｕｒｃｅ　Ｓｈａｒｅｄ　ｄｒｉｖｉｎｇ：ＳＳＤ）回路などのデマルチプレクサ回路をモノリシックに形成することが提案されている（例えば特許文献１および２）。ＳＳＤ回路は、ソースドライバの各端子からのビデオ信号線１本から、複数本のソース配線へビデオデータを振り分ける回路である。ＳＳＤ回路の搭載により、非表示領域における端子部および配線が配置される領域（端子部・配線形成領域）をさらに狭くできる。また、ソースドライバからの出力数が減り、回路規模を小さくできるので、ドライバＩＣのコストを低減できる。
　駆動回路やＳＳＤ回路などの周辺回路はＴＦＴを含んでいる。本明細書では、表示領域の各画素にスイッチング素子として配置されるＴＦＴを「画素ＴＦＴ」、周辺回路を構成するＴＦＴを「回路ＴＦＴ」と呼ぶ。また、回路ＴＦＴのうちデマルチプレクサ回路（ＳＳＤ回路）においてスイッチング素子として用いられるＴＦＴを「ＤＭＸ回路用ＴＦＴ」と呼ぶ。
国際公開第２０１１／１１８０７９号 特開２０１０－１０２２６６号公報
　ＤＭＸ回路用ＴＦＴには、高い信頼性が求められている。特に、ＤＭＸ回路用ＴＦＴとして酸化物半導体ＴＦＴを用いると、酸化物半導体ＴＦＴでは、ソース－ドレイン間に印加される電圧ストレスによって閾値電圧Ｖｔｈが変動することから、時間経過に従ってＴＦＴ特性の劣化が進む可能性がある。また、書き込み条件によっては、ＤＭＸ回路用ＴＦＴに、さらに高い電流駆動力が求められる場合がある。
　本発明の実施形態は上記事情に鑑みてなされたものであり、その目的は、信頼性および／または駆動力を高めることの可能な薄膜トランジスタを含むデマルチプレクサ回路を備えたアクティブマトリクス基板を提供することにある。
　本発明による一実施形態のアクティブマトリクス基板は、複数の画素を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、基板と、前記非表示領域に配置され、かつ、前記基板に支持されたデマルチプレクサ回路と、前記表示領域において第１方向に延びる複数のソースバスラインと、前記第１方向と交差する第２方向に延びる複数のゲートバスラインとを備え、前記デマルチプレクサ回路は、複数の単位回路と、複数の制御信号幹線とを備え、前記複数の単位回路のそれぞれは、複数のビデオ信号線のうちの１つのビデオ信号線から、複数のソースバスラインのうちのｎ本（ｎは２以上の整数）のソースバスラインへビデオ信号を分配し、前記複数の単位回路のそれぞれは、少なくともｎ個のＤＭＸ回路用ＴＦＴと、前記１つのビデオ信号線に接続されたｎ本の分岐配線と、前記ｎ本のソースバスラインとを有し、各ＤＭＸ回路用ＴＦＴは、下部ゲート電極と、前記下部ゲート電極の上にゲート絶縁層を介して配置された半導体層と、前記半導体層に電気的に接続されたソース電極およびドレイン電極と、前記半導体層上に絶縁膜を介して配置された上部ゲート電極とを有し、前記上部ゲート電極および前記下部ゲート電極の一方は、前記複数の制御信号幹線の１つから制御信号が供給されるフロントゲート電極であり、他方は、前記制御信号とは異なる信号が供給されるバックゲート電極であり、前記ドレイン電極は前記ｎ本のソースバスラインの１つに電気的に接続され、前記ソース電極は前記ｎ本の分岐配線の１つに電気的に接続され、前記バックゲート電極は前記１つのビデオ信号線に電気的に接続されている。
　ある実施形態において、前記複数の単位回路のそれぞれは、ｎ本の制御信号枝線をさらに備え、前記ｎ本の制御信号枝線のそれぞれは、前記複数の制御信号幹線の１つに電気的に接続されており、前記デマルチプレクサ回路は、複数のサブ回路を含み、各サブ回路は、前記複数の単位回路のうちの少なくとも第１単位回路および第２単位回路を含み、前記各サブ回路において、前記第１単位回路および前記第２単位回路における前記ｎ本の制御信号枝線は共通である。
　ある実施形態において、前記各サブ回路において、前記第１単位回路の前記ｎ本のソースバスラインと、前記第２単位回路の前記ｎ本のソースバスラインとは、前記表示領域において前記第２方向に１本ずつ交互に配列されている。
　ある実施形態において、前記各ＤＭＸ回路用ＴＦＴの前記フロントゲート電極は前記ｎ本の制御信号枝線の１つの一部であり、前記ソース電極は前記ｎ本の分岐配線の１つの一部であり、前記ドレイン電極は前記ｎ本のソースバスラインの１つの一部であり、前記複数の単位回路のそれぞれにおいて、前記ｎ本の制御信号枝線、前記ｎ本の分岐配線および前記ｎ本のソースバスラインは、いずれも、前記第１方向に延びている。
　ある実施形態において、前記各サブ回路において、前記第１単位回路の前記少なくともｎ個のＤＭＸ回路用ＴＦＴが形成される第１単位回路形成領域は、前記第２単位回路の前記少なくともｎ個のＤＭＸ回路用ＴＦＴが形成される第２単位回路形成領域と前記表示領域との間に位置している。
　ある実施形態において、前記各サブ回路において、前記第１単位回路における前記少なくともｎ個のＤＭＸ回路用ＴＦＴの１つと、前記第２単位回路における前記少なくともｎ個のＤＭＸ回路用ＴＦＴの１つとは、同じ制御信号枝線に接続され、かつ、前記同じ制御信号枝線の上に間隔を空けて配置されている。
　ある実施形態において、前記複数のソースバスラインは、一方の端から、前記第２方向に配列されており、前記各サブ回路は、前記一方の端からＮ番目（Ｎは自然数）、（Ｎ＋１）番目、（Ｎ＋２）番目および（Ｎ＋３）番目にそれぞれ配列された第１ソースバスライン、第２ソースバスライン、第３ソースバスラインおよび第４ソースバスラインを含み、前記第１ソースバスラインおよび前記第３ソースバスラインは、前記第１単位回路を介して、前記複数のビデオ信号線の１つに電気的に接続され、前記第２ソースバスラインおよび前記第４ソースバスラインは、前記第２単位回路を介して、前記複数のビデオ信号線の他の１つに電気的に接続されている。
　ある実施形態において、前記各サブ回路において、前記基板の法線方向から見たとき、前記第１単位回路の前記少なくともｎ個のＤＭＸ回路用ＴＦＴの１つは、前記第２ソースバスラインおよび前記第４ソースバスラインの間に配置されている。
　ある実施形態において、前記少なくともｎ個のＤＭＸ回路用ＴＦＴのそれぞれは、前記第１方向に配列され、かつ、互いに並列に接続された複数のＴＦＴを含む。
　ある実施形態において、前記複数のＴＦＴの前記バックゲート電極は共通であり、前記基板の法線方向から見たとき、前記共通のバックゲート電極は、前記第１方向に延びている。
　ある実施形態において、前記複数の制御信号幹線は、ｎ本の第１制御信号幹線と、ｎ本の第２制御信号幹線とを含み、前記ｎ本の第１制御信号幹線のそれぞれには、前記ｎ本の第２制御信号幹線の１つと同じ制御信号が供給され、前記複数の単位回路のうち一部の単位回路における前記ｎ本の制御信号枝線は、前記ｎ本の第１制御信号幹線と電気的に接続されており、他の一部の単位回路における前記ｎ本の制御信号枝線は、前記ｎ本の第２制御信号幹線と電気的に接続されている。
　ある実施形態において、前記半導体層は、酸化物半導体層である。
　ある実施形態において、前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む。
　ある実施形態において、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む。
　本発明による一実施形態のデマルチプレクサ回路は、複数の単位回路と、複数の制御信号幹線とを備えたデマルチプレクサ回路であって、前記複数の単位回路のそれぞれは、複数のビデオ信号線のうちの１つのビデオ信号線から、ｎ本（ｎは２以上の整数）のソースバスラインへビデオ信号を分配し、前記複数の単位回路のそれぞれは、少なくともｎ個のＤＭＸ回路用ＴＦＴと、前記１つのビデオ信号線に接続されたｎ本の分岐配線と、前記ｎ本のソースバスラインとを有し、各ＤＭＸ回路用ＴＦＴは、下部ゲート電極と、前記下部ゲート電極の上にゲート絶縁層を介して配置された半導体層と、前記半導体層に電気的に接続されたソース電極およびドレイン電極と、前記半導体層上に絶縁膜を介して配置された上部ゲート電極とを有し、前記上部ゲート電極および前記下部ゲート電極の一方は、前記複数の制御信号幹線の１つから制御信号が供給されるフロントゲート電極であり、他方は、前記制御信号とは異なる信号が供給されるバックゲート電極であり、前記ドレイン電極は前記ｎ本のソースバスラインの１つに電気的に接続され、前記ソース電極は前記ｎ本の分岐配線の１つに電気的に接続され、前記バックゲート電極は前記１つのビデオ信号線に電気的に接続されている。
　本発明の一実施形態によると、信頼性および／または駆動力を高めることの可能な薄膜トランジスタを含むデマルチプレクサ回路、およびデマルチプレクサ回路を備えたアクティブマトリクス基板が提供される。
本発明による実施形態のアクティブマトリクス基板１０００の平面構造の一例を示す概略図である。 アクティブマトリクス基板１０００に一体的に形成されたデマルチプレクサ回路ＤＭＸ＿Ａの構成および動作を説明するための図である。 （ａ）は、他のデマルチプレクサ回路ＤＭＸ＿Ｂの構成を説明するための図であり、デマルチプレクサ回路ＤＭＸ＿Ｂにおける１つのサブ回路２００を示し、（ｂ）は、サブ回路２００の信号波形の一例を示す図（タイミングチャート）である。 （ａ）および（ｂ）は、それぞれ、デマルチプレクサ回路ＤＭＸで用いられる薄膜トランジスタ（ＤＭＸ回路用ＴＦＴ）１０を例示する平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、ダブルゲート構造を有する評価用ＴＦＴ１０ｄ、およびシングルゲート構造を有する評価用ＴＦＴ１０ｓを示す断面図である。 ダブルゲート構造ＴＦＴ１０ｄおよびシングルゲート構造ＴＦＴ１０ｓにおける、Ｖｄｓストレス印加時間とオン電流との関係を示す図である。 （ａ）は、Ｖｇ－Ｉｄ特性のバックゲート電位Ｖｂｇ依存性を示す図であり、（ｂ）は、Ｖｄｓストレス耐圧のバックゲート電位Ｖｂｇ依存性を示す図である。 （ａ）および（ｂ）は、それぞれ、実施例および比較例のデマルチプレクサ回路における１つのサブ回路２０１、９０１を示す図である。 実施例および比較例のサブ回路２０１、９０１における信号波形及び電位波形の一例を示す図であり、（ａ）は、制御信号幹線ＳＷ１、ＳＷ２から供給される制御信号の信号波形、（ｂ）は、ビデオ信号Ｖ１、Ｖ２の信号波形およびソースバスラインＳＬ１、ＳＬ２の電位波形、（ｃ）および（ｄ）は、それぞれ、薄膜トランジスタＴ１ａおよびＴ２ａのゲート－ソース間電圧Ｖｇｓとドレイン－ソース間電圧Ｖｄｓとを示す図である。 （ｅ）および（ｆ）は、それぞれ、実施例のサブ回路２０１における薄膜トランジスタＴ１ａおよびＴ２ａのバックゲート電位Ｖｂｇ、（ｇ）および（ｈ）は、それぞれ、比較例のサブ回路９０１における薄膜トランジスタＴ１ａおよびＴ２ａのバックゲート電位Ｖｂｇの一例を示す図である。 実施例および比較例のデマルチプレクサ回路における信号波形及び電位波形の他の例を示す図であり、（ａ）は、制御信号幹線ＳＷ１、ＳＷ２から供給される制御信号の信号波形、（ｂ）は、ビデオ信号Ｖ１、Ｖ２の信号波形およびソースバスラインＳＬ１、ＳＬ２の電位波形、（ｃ）および（ｄ）は、それぞれ、薄膜トランジスタＴ１ａおよびＴ２ａのゲート－ソース間電圧Ｖｇｓとドレイン－ソース間電圧Ｖｄｓとを示す図である。 （ｅ）および（ｆ）は、それぞれ、実施例のサブ回路２０１における薄膜トランジスタＴ１ａおよびＴ２ａのバックゲート電位Ｖｂｇ、（ｇ）および（ｈ）は、それぞれ、比較例のサブ回路９０１における薄膜トランジスタＴ１ａおよびＴ２ａのバックゲート電位Ｖｂｇの他の例を示す図である。 デマルチプレクサ回路ＤＭＸ＿Ａにおける単位回路１００のレイアウトを例示する平面図である。 デマルチプレクサ回路ＤＭＸ＿Ｂのレイアウトを例示する平面図である。 デマルチプレクサ回路ＤＭＸ＿Ｂにおけるサブ回路２００Ａのレイアウトを例示する平面図である。 デマルチプレクサ回路ＤＭＸ＿Ｂの他のサブ回路２００Ｂのレイアウトを例示する平面図である。 デマルチプレクサ回路ＤＭＸ＿Ｃのサブ回路３００の構成を示す図である。 サブ回路３００のレイアウトを例示する平面図である。 デマルチプレクサ回路ＤＭＸ＿Ｄのサブ回路４００（１）、４００（２）の構成を例示する図である。 （ａ）および（ｂ）は、それぞれ、アクティブマトリクス基板１０００における１つの画素領域ＰＩＸの平面図およびＩＩ－ＩＩ’線に沿った断面図である。
　（第１の実施形態）
　以下、図面を参照しながら、第１の実施形態のアクティブマトリクス基板を説明する。以下では、ＳＳＤ回路およびゲートドライバがモノリシックに形成され、ソースドライバが実装されたアクティブマトリクス基板を例に説明する。なお、本実施形態のアクティブマトリクス基板は、ＴＦＴを少なくとも１つ含む周辺回路がモノリシックに形成されていればよい。
　＜アクティブマトリクス基板の構造＞
　図１は、本実施形態のアクティブマトリクス基板１０００の平面構造の一例を示す概略図である。
　アクティブマトリクス基板１０００は、表示領域ＤＲと、表示領域ＤＲ以外の領域（非表示領域または額縁領域）ＦＲとを有している。表示領域ＤＲは、マトリクス状に配列された画素領域ＰＩＸによって構成されている。画素領域ＰＩＸ（単に「画素」と呼ぶこともある）は、表示装置の画素に対応する領域である。非表示領域ＦＲは、表示領域ＤＲの周辺に位置し、表示に寄与しない領域である。
　表示領域ＤＲには、ｘ方向（行方向、第２方向ともいう）に延びる複数のゲートバスラインＧＬ（１）～ＧＬ（ｊ）（ｊは２以上の整数、以下、「ゲートバスラインＧＬ」と総称する）と、ｙ方向（列方向、第１方向ともいう）に延びる複数のソースバスラインＳＬ（１）～ＳＬ（ｋ）（ｋは２以上の整数、以下、「ソースバスラインＳＬ」と総称する）とが形成されている。各画素領域ＰＩＸは、例えばゲートバスラインＧＬおよびソースバスラインＳＬで規定されている。ゲートバスラインＧＬは、それぞれ、ゲートドライバＧＤの各端子に接続されている。ソースバスラインＳＬは、それぞれ、ソースドライバＳＤの各端子に接続されている。
　各画素領域ＰＩＸは、薄膜トランジスタＰｔと、画素電極ＰＥとを有している。薄膜トランジスタＰｔは、「画素ＴＦＴ」とも呼ばれる。薄膜トランジスタＰｔのゲート電極は、対応するゲートバスラインＧＬに電気的に接続され、ソース電極は、対応するソースバスラインＳＬに電気的に接続されている。ドレイン電極は画素電極ＰＥに電気的に接続されている。アクティブマトリクス基板１０００を、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界モードの表示装置に適用する場合には、アクティブマトリクス基板１０００に、複数の画素に対して共通の電極（共通電極）ＣＥが設けられる。アクティブマトリクス基板１０００を縦電界モードの表示装置に適用する場合には、共通電極ＣＥは、アクティブマトリクス基板１０００とは液晶層を挟んで対向して配置される対向基板に設けられる。
　非表示領域ＦＲには、例えばゲートバスラインＧＬを駆動するゲートドライバＧＤ、デマルチプレクサ回路ＤＭＸなどが一体的（モノリシック）に設けられている。デマルチプレクサ回路ＤＭＸは、ソースバスラインＳＬを時分割で駆動するＳＳＤ回路として機能する。ソースバスラインＳＬを駆動するソースドライバＳＤは、例えば、アクティブマトリクス基板１０００に実装されている。
　図示する例では、ゲートドライバＧＤは表示領域ＤＲを挟んで両側に位置する領域ＦＲａに配置され、ソースドライバＳＤは表示領域ＤＲの下側に位置する領域ＦＲｂに実装されている。デマルチプレクサ回路ＤＭＸは、領域ＦＲｂにおいて、表示領域ＤＲとソースドライバＳＤとの間に配置されている。デマルチプレクサ回路ＤＭＸとソースドライバＳＤとの間は、複数の端子部および配線が形成される端子部・配線形成領域ＬＲとなる。
　＜デマルチプレクサ回路ＤＭＸの構成および動作＞
　本実施形態では、デマルチプレクサ回路ＤＭＸのスイッチング素子（ＤＭＸ回路用ＴＦＴ）として、酸化物半導体層を挟んで配置された２つのゲート電極を有するダブルゲート構造ＴＦＴを用いる。これらのゲート電極のうち、酸化物半導体層の基板側に位置する電極を「下部ゲート電極」、酸化物半導体層の上方に位置する電極を「上部ゲート電極」と呼ぶことがある。上部ゲート電極および下部ゲート電極のうちの一方は、ＤＭＸ回路用ＴＦＴのオンオフ動作を制御する制御信号が供給されるフロントゲート電極ＦＧであり、他方は、制御信号とは異なる信号が供給されるバックゲート電極ＢＧである。本実施形態では、バックゲート電極ＢＧは、ビデオ信号を供給するビデオ信号線に電気的に接続される。つまり、バックゲート電極ＢＧは、ビデオ信号を供給するソースドライバの出力端子（以下、「Ｖ端子」）に電気的に接続される。
　本実施形態によると、バックゲート電極ＢＧをＶ端子側（ビデオ信号線またはＶ端子）に電気的に接続することで、バックゲート－ソース間の電位（以下、「バックゲート電位」）Ｖｂｇを０Ｖに固定できる。このため、ＤＭＸ回路用ＴＦＴの耐圧を向上でき、信頼性を高めることができる。また、ＤＭＸ回路用ＴＦＴを介して、ソースバスラインＳＬの電位を低電位（例えば最低階調を表示する電位）から高電位（例えば最高階調を表示する電位）に変化させるように、ソースバスラインＳＬに書き込みを行う場合に、ソースバスラインＳＬの充電初期のみ、薄膜トランジスタのバックゲート電極ＢＧにプラスバイアスがかかる。この結果、ＤＭＸ回路用ＴＦＴの閾値電圧は実効的に低くなるので、駆動力を高めることが可能になる。これらの効果については、後で実験結果とともに詳しく説明する。
　以下、本実施形態におけるデマルチプレクサ回路ＤＭＸの構成および動作を説明する。ここでは、上部ゲート電極を「バックゲート電極ＢＧ」、下部ゲート電極を「フロントゲート電極ＦＧ」として用いる例を説明する。なお、下部ゲート電極をバックゲート電極、上部ゲート電極をフロントゲート電極として用いてもよい。
　図２は、本実施形態のアクティブマトリクス基板１０００におけるデマルチプレクサ回路ＤＭＸ＿Ａの構成および動作を説明するための図である。
　ソースドライバＳＤと表示領域ＤＲとの間には、デマルチプレクサ回路ＤＭＸ＿Ａ（ここではＳＳＤ回路）が配置されている。デマルチプレクサ回路ＤＭＸ＿Ａは、複数の単位回路１００（１）～１００（ｉ）（ｉは２以上の整数）（「単位回路１００」と総称することがある）と、制御信号幹線ＳＷ１～ＳＷｎ（ｎは２以上の整数、ここではｎ＝３）とを含んでいる。デマルチプレクサ回路ＤＭＸ＿ＡおよびソースドライバＳＤは、非表示領域ＦＲに設けられた制御回路１５０によって制御される。制御信号幹線ＳＷ１～ＳＷｎは制御回路１５０に接続されている。
　ソースドライバＳＤの出力端子Ｖ（１）～Ｖ（ｉ）（以下、「Ｖ端子」と総称することがある）のそれぞれには、複数のビデオ信号線ＤＯ（１）～ＤＯ（ｉ）（「ビデオ信号線ＤＯ」と総称することがある）のいずれかが接続されている。１本のビデオ信号線ＤＯには、グループ化されたｎ本のソースバスラインＳＬが対応付けられている。ビデオ信号線ＤＯとグループ化されたソースバスラインＳＬとの間には、単位回路１００がビデオ信号線単位で設けられている。単位回路１００は、１つのビデオ信号線ＤＯから、ｎ本ソースバスラインＳＬへビデオデータを分配する。
　本実施形態において、複数のビデオ信号線ＤＯ（１）～ＤＯ（ｉ）のうちＮ番目のビデオ信号線をＤＯ（Ｎ）（Ｎは１からｉまでの整数）、ビデオ信号線ＤＯ（Ｎ）に対応付けられた単位回路１００およびソースバスラインＳＬを、それぞれ、１００（Ｎ）、ＳＬ（Ｎ－１）～ＳＬ（Ｎ－ｎ）とする。ソースバスラインＳＬ（Ｎ－１）～ＳＬ（Ｎ－ｎ）は、例えば、Ｒ、Ｇ、Ｂ画素に対応付けられていてもよい（すなわちｎ＝３）。
　それぞれの単位回路１００（Ｎ）は、ビデオ信号線ＤＯ（Ｎ）に接続されたｎ本の分岐配線Ｂ１～Ｂｎと、少なくともｎ個（ここでは３個）の薄膜トランジスタ（ＤＭＸ回路用ＴＦＴ）Ｔａ～Ｔｃと、ｎ本の制御信号枝線Ｃ１～Ｃｎとを備える。制御信号枝線Ｃ１～Ｃｎ（「制御信号枝線Ｃ」と総称することがある）は、それぞれ、ｎ本の制御信号幹線ＳＷ１～ＳＷｎ（「制御信号幹線ＳＷ」と総称することがある））のうちの対応する１つに電気的に接続されている。
　ＤＭＸ回路用ＴＦＴである薄膜トランジスタＴａ～Ｔｃは、選択スイッチとして機能する。ＤＭＸ回路用ＴＦＴは、フロントゲート電極ＦＧおよびバックゲート電極ＢＧを有するダブルゲート構造ＴＦＴである。ＤＭＸ回路用ＴＦＴのソース電極は、分岐配線Ｂ１～Ｂｎのうちの対応する１つに電気的に接続されている。ＤＭＸ回路用ＴＦＴのドレイン電極は、ソースバスラインＳＬ（Ｎ－１）～ＳＬ（Ｎ－３）のうちの対応する１つのソースバスラインに接続されている。フロントゲート電極ＦＧは、制御信号枝線Ｃを介して、対応する制御信号幹線ＳＷと電気的に接続されている。バックゲート電極ＢＧは、対応するビデオ信号線と電気的に接続されている。この例では、バックゲート電極ＢＧは、ソース電極が接続されている分岐配線Ｂに接続されている。
　ＤＭＸ回路用ＴＦＴのフロントゲート電極ＦＧには、対応する制御信号幹線ＳＷから選択信号（制御信号）が供給される。制御信号は、同一のグループ内における選択スイッチのオン期間を規定しており、ソースドライバＳＤからの時系列的な信号出力と同期している。単位回路１００（Ｎ）は、ビデオ信号線ＤＯ（Ｎ）の出力を時分割することで得られるデータ電位を複数のソースバスラインＳＬ（Ｎ－１）～ソースバスラインＳＬ（Ｎ－ｎ）に時系列的に書き込む（時分割駆動）。これにより、ソースドライバＳＤのＶ端子の数を削減できることができるので、非表示領域ＦＲの面積をさらに低減できる（狭額縁化）。
　なお、デマルチプレクサ回路ＤＭＸを用いた表示装置の動作、時分割駆動のタイミングチャートなどは、例えば特開２００８－２２５０３６号公報、特開２００６－１１９４０４号公報、国際公開２０１１／１１８０７９号（特許文献１）などに開示されている。本明細書では、参考のため、特開２００８－２２５０３６号公報、特開２００６－１１９４０４号および国際公開２０１１／１１８０７９号公報の開示内容の全てを援用する。
　本実施形態におけるデマルチプレクサ回路の構成、配置などは、上記に限定されない。例えば、デマルチプレクサ回路の制御信号幹線ＳＷからは、少なくとも２つの単位回路（以下、「第１単位回路」、「第２単位回路」と呼ぶ）ごとにｎ本の制御信号枝線Ｃが設けられていてもよい。本明細書では、共通の制御信号枝線Ｃを有する２以上の単位回路を含む回路を「サブ回路」と称する。制御信号枝線Ｃの数は、ｎ×サブ回路数となる。従って、制御信号枝線Ｃを単位回路ごとに設ける場合の制御信号枝線Ｃの数（ｎ×単位回路数）の１／２以下に減らすことができる。
　図３（ａ）は、本実施形態における他のデマルチプレクサ回路ＤＭＸ＿Ｂの構成を説明するための図であり、デマルチプレクサ回路ＤＭＸ＿Ｂにおける１つのサブ回路２００を示す。
　サブ回路２００は、第１単位回路および第２単位回路を有している。ここでは、各単位回路は、２本のソースバスラインに対応付けられており（ｎ＝２）、ビデオ信号１つを２つのソースバスラインＳＬに分配する。
　表示領域ＤＲには、ｙ方向に延びる複数のソースバスラインＳＬがｘ方向に配列されている。本明細書では、１つのサブ回路２００に含まれる複数のソースバスラインＳＬを、一方の端部（ここでは左端）から順に、それぞれ、第１ソースバスラインＳＬ１、第２ソースバスラインＳＬ２、第３ソースバスラインＳＬ３および第４ソースバスラインＳＬ４と呼ぶ。
　この例では、第１単位回路は、第１ソースバスラインＳＬ１および第３ソースバスラインＳＬ３に対応付けられている。対応するビデオ信号線ＤＯ１からのビデオ信号Ｖ１は、第１単位回路を介して、第１ソースバスラインＳＬ１および第３ソースバスラインＳＬ３に分配される。第２単位回路は、第２ソースバスラインＳＬ２および第４ソースバスラインＳＬ４に対応付けられている。第１単位回路とは異なるビデオ信号線ＤＯ２からのビデオ信号Ｖ２は、第２単位回路を介して、第２ソースバスラインＳＬ２および第４ソースバスラインＳＬ４に分配される。第１単位回路および第２単位回路は、また、共通の制御信号枝線Ｃ１、Ｃ２を有している。制御信号枝線Ｃ１、Ｃ２（「制御信号枝線Ｃ」と総称することがある）は、それぞれ、制御信号幹線ＳＷ１、ＳＷ２に接続されている。制御信号枝線Ｃは、サブ回路ごとに設けられる。
　各単位回路の構成をより具体的に説明する。第１単位回路は、２つの薄膜トランジスタ（ＤＭＸ回路用ＴＦＴ）Ｔ１ａ、Ｔ１ｂと、２本の分岐配線Ｂ１ａ、Ｂ１ｂと、２本の制御信号枝線Ｃ１、Ｃ２とを含む。第２単位回路は、２つの薄膜トランジスタ（ＤＭＸ回路用ＴＦＴ）Ｔ２ａ、Ｔ２ｂと、２本の分岐配線Ｂ２ａ、Ｂ２ｂと、第１単位回路と共通の制御信号枝線Ｃ１、Ｃ２とを含む。第１単位回路の分岐配線Ｂ１ａ、Ｂ１ｂはビデオ信号線ＤＯ１に電気的に接続されており、第２単位回路の分岐配線Ｂ２ａ、Ｂ２ｂはビデオ信号線ＤＯ２に電気的に接続されている。第１単位回路の薄膜トランジスタＴ１ａ、Ｔ１ｂのドレイン電極は、それぞれ、第１ソースバスラインＳＬ１、第３ソースバスラインＳＬ３に接続され、ソース電極は、それぞれ、分岐配線Ｂ１ａ、Ｂ１ｂに接続されている。第２単位回路の薄膜トランジスタＴ２ａ、Ｔ２ｂのドレイン電極は、それぞれ、第２ソースバスラインＳＬ２、第４ソースバスラインＳＬ４に接続され、ソース電極は、それぞれ、分岐配線Ｂ２ａ、Ｂ２ｂに接続されている。薄膜トランジスタＴ１ａ、Ｔ２ａのフロントゲート電極ＦＧは、それぞれ、制御信号枝線Ｃ１を介して制御信号幹線ＳＷ１に接続されている。薄膜トランジスタＴ１ｂ、Ｔ２ｂのフロントゲート電極ＦＧは、それぞれ、制御信号枝線Ｃ２を介して制御信号幹線ＳＷ２に接続されている。
　第１単位回路に対応付けられたｎ本（ここでは２本）のソースバスラインＳＬ１、ＳＬ３と、第２単位回路に対応付けられたｎ本（ここでは２本）のソースバスラインＳＬ２、ＳＬ４とは、表示領域においてｘ方向（行方向）に１本ずつ交互に配列されていてもよい。
　また、ＤＭＸ回路用ＴＦＴのそれぞれは、フロントゲート電極ＦＧと酸化物半導体層を挟んで反対側にバックゲート電極ＢＧを有している。バックゲート電極ＢＧは、対応する分岐配線Ｂを介してビデオ信号線ＤＯ（Ｖ端子）に接続されている。ここでは、薄膜トランジスタＴ１ａ、Ｔ１ｂのバックゲート電極ＢＧは、それぞれ、分岐配線Ｂ１ａ、Ｂ１ｂを介して、入力信号Ｖ１を供給するビデオ信号線ＤＯ１に電気的に接続されている。薄膜トランジスタＴ２ａ、Ｔ２ｂのバックゲート電極ＢＧは、それぞれ、分岐配線Ｂ２ａ、Ｂ２ｂを介して、入力信号Ｖ２を供給するビデオ信号線ＤＯ２に電気的に接続されている。
　次いで、サブ回路２００の動作を説明する。
　図３（ｂ）は、ゲートバスラインＧＬ、制御信号幹線ＳＷ１、ＳＷ２（あるいは制御信号枝線Ｃ１、Ｃ２）、ビデオ信号Ｖ１、Ｖ２および第１ソースバスラインＳＬ１、第２ソースバスラインＳＬ２の信号波形の一例を示す図（タイミングチャート）である。ここでは、Ｍ段目のゲートバスラインＧＬ（Ｍ）、および（Ｍ＋１）段目のゲートバスラインＧＬ（Ｍ＋１）への書き込み動作部分のみを説明する。横軸は時間であり、期間ｔ１～ｔ４は、ゲートバスラインＧＬ（Ｍ）への書き込み時間（１水平走査期間（１Ｈ期間））、期間ｔ５～ｔ８は、ゲートバスラインＧＬ（Ｍ＋１）への書き込み時間（１Ｈ期間）である。
　まず、期間ｔ１で、制御信号幹線ＳＷ１の制御信号がハイレベル（ｈｉｇｈ）となり、各単位回路における２つのＤＭＸ回路用ＴＦＴのいずれか一方が選択される。この例では、薄膜トランジスタＴ１ａ、Ｔ２ａが選択され、ビデオ信号Ｖ１が薄膜トランジスタＴ１ａを介して第１ソースバスラインＳＬ１に、ビデオ信号Ｖ２が薄膜トランジスタＴ２ａを介して第２ソースバスラインＳＬ２に、それぞれ接続される。このタイミングで、ビデオ信号Ｖ１、Ｖ２はそれぞれ所望の電位に駆動され、第１ソースバスラインＳＬ１および第２ソースバスラインＳＬ２の充電を行う。
　期間ｔ２では、制御信号幹線ＳＷ１の制御信号がローレベル（ｌｏｗ）となり、薄膜トランジスタＴ１ａ、Ｔ２ａのゲートがオフとなるので、第１ソースバスラインＳＬ１および第２ソースバスラインＳＬ２の電位が確定する。
　期間ｔ３では、制御信号幹線ＳＷ２の制御信号がハイレベルとなり、各単位回路の他方のＤＭＸ回路用ＴＦＴが選択される。この例では、薄膜トランジスタＴ１ｂ、薄膜トランジスタＴ２ｂが選択され、ビデオ信号Ｖ１が薄膜トランジスタＴ１ｂを介して第３ソースバスラインＳＬ３に、ビデオ信号Ｖ２が薄膜トランジスタＴ２ｂを介して第４ソースバスラインＳＬ４に、それぞれ接続される。このタイミングで、ビデオ信号Ｖ１、Ｖ２はそれぞれ所望の電位に駆動され、第３ソースバスラインＳＬ３および第４ソースバスラインＳＬ４の充電を行う。
　次いで、期間ｔ４で制御信号幹線ＳＷ２の制御信号がローレベルとなり、薄膜トランジスタＴ１ｂ、Ｔ２ｂのゲートがオフとなるので、第３ソースバスラインＳＬ３および第４ソースバスラインＳＬ４の電位が確定する。このタイミングで、ゲートバスラインＧＬ（Ｍ）の走査信号の電圧がローレベルとなり、画素電位の書き込みが完了する。
　期間ｔ５～ｔ８の動作も、上述した期間ｔ１～ｔ４の動作と同様である。
　＜ＤＭＸ回路用ＴＦＴの構成＞
　次いで、本実施形態におけるＤＭＸ回路用ＴＦＴの構成の一例を説明する。上述したように、ＤＭＸ回路用ＴＦＴはダブルゲート構造を有する。ここでは、酸化物半導体ＴＦＴを例に説明するが、ＤＭＸ回路用ＴＦＴはシリコン半導体ＴＦＴなどの他のＴＦＴであってもよい。なお、本実施形態のアクティブマトリクス基板１０００は、ＤＭＸ回路用ＴＦＴとしてダブルゲート構造を有するＴＦＴを少なくとも１つ有していればよく、他の構造を有する回路ＴＦＴをさらに含んでいてもよい。
　図４（ａ）および（ｂ）は、それぞれ、ＤＭＸ回路用ＴＦＴとして用いられる薄膜トランジスタ１０の平面図および断面図である。
　ＤＭＸ回路用ＴＦＴは、基板１上に支持され、非表示領域に形成されている。ＤＭＸ回路用ＴＦＴは、基板１上に配置された下部ゲート電極３と、下部ゲート電極３を覆うゲート絶縁層５と、酸化物半導体層７と、ソース電極８およびドレイン電極９とを備える。酸化物半導体層７は、ゲート絶縁層５上に、ゲート絶縁層５を介して下部ゲート電極３と少なくとも部分的に重なるように配置されている。ここでは、下部ゲート電極３はフロントゲート電極ＦＧである。
　ソース電極８は、酸化物半導体層７上に設けられ、酸化物半導体層７の一部と接している。ドレイン電極９は、酸化物半導体層７上に設けられ、酸化物半導体層７の他の一部と接している。本明細書では、酸化物半導体層７のうち、ソース電極８と接する部分をソースコンタクト領域７ｓ、ドレイン電極９と接する部分をドレインコンタクト領域７ｄと呼ぶ。基板１の法線方向から見たとき、ソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄの間に位置し、かつ、下部ゲート電極３と重なっている領域が「チャネル領域７ｃ」となる。本実施形態では、酸化物半導体層７において、チャネル長方向に互いに対向する端部をｐ１、ｐ２とすると、チャネル領域７ｃの端部ｐ１側にソースコンタクト領域７ｓが配置され、チャネル領域７ｃの端部ｐ２側にドレインコンタクト領域７ｄが配置されている。
　ＤＭＸ回路用ＴＦＴは、また、バックゲート電極ＢＧとして、上部ゲート電極１４をさらに備える。上部ゲート電極１４は、酸化物半導体層７上に絶縁膜（ここでは無機絶縁層１１）を介して配置されている。基板１の法線方向から見たとき、上部ゲート電極１４は、酸化物半導体層７と少なくとも部分的に重なっている。
　上部ゲート電極１４は、ソース電極８（あるいは分岐配線Ｂ）と電気的に接続されている。この例では、コンタクト部７０において、上部ゲート電極１４は、無機絶縁層１１に設けられた開口部内で分岐配線Ｂと接している。なお、コンタクト部７０の位置および構成は、図示する例に限定されない。
　本明細書では、基板１に平行な面内において、チャネル領域７ｃにおいて電流が流れる方向に平行な方向ＤＬを「チャネル長方向」、チャネル長方向ＤＬに直交する方向ＤＷを「チャネル幅方向」と呼ぶ。チャネル領域７ｃにおけるチャネル長方向ＤＬに沿った長さがチャネル長Ｌ、チャネル幅方向ＤＷに沿った長さがチャネル幅Ｗとなる。本実施形態では、チャネル長方向ＤＬは、端部ｐ１、ｐ２を結ぶ方向である。端部ｐ１から端部ｐ２に向かって、チャネル長方向ＤＬに沿って、ソースコンタクト領域７ｓ、チャネル領域７ｃおよびドレインコンタクト領域７ｄがこの順で配置されている。なお、下部ゲート電極３、酸化物半導体層７およびドレインコンタクト領域７ｄの形状および配置によって、チャネル領域７ｃを電流が流れる方向が一方向にならない場合もある。その場合には、酸化物半導体層７の端部ｐ１、ｐ２を結ぶ方向、あるいは、ソースコンタクト領域７ｓとドレインコンタクト領域７ｄとの最短距離で結ぶ方向をチャネル長方向ＤＬとする。
　ソース電極８およびドレイン電極９は、基板１の法線方向から見たとき、下部ゲート電極３と重なるように設計されることが好ましい。ソース電極８およびドレイン電極９と、下部ゲート電極３とが重なる部分の長さｘｓ、ｘｄは、位置合わせ精度を考慮して設定され得る。例えば、チャネル長方向ＤＬに位置合わせが生じた場合でも、酸化物半導体層７に、下部ゲート電極３、ソース電極８およびドレイン電極９のいずれにも重ならない領域（オフセット領域）が生じないように設定され得る。重なり長さｘｓ、ｘｄは、製造装置などにより異なるが、例えば、１．５μｍ以上３．０μｍ以下である。なお、この例では、ソース電極８およびドレイン電極９の幅全体が下部ゲート電極３と重なっており、これらの電極の幅が、それぞれ、重なり長さｘｓ、ｘｄとなる。
　無機絶縁層１１は、ソース電極８およびドレイン電極９の上面および酸化物半導体層７のチャネル領域７ｃと接するように配置されていてもよい。無機絶縁層１１は、上部ゲート電極１４と酸化物半導体層７との間に位置し、ゲート絶縁膜として機能する。
　本実施形態では、ソース電極８およびドレイン電極９は、ソースバスラインＳＬ（図１）と同一の導電膜を用いて形成されている。ソースバスラインＳＬと同一の導電膜を用いて形成された層を「ソースメタル層」と呼ぶ。また、下部ゲート電極３は、ゲートバスラインＧＬ（図１）と同一の導電膜を用いて形成されている。ゲートバスラインＧＬと同一の導電膜を用いて形成された層を「ゲートメタル層」と呼ぶ。
　上部ゲート電極１４は、例えば、表示領域に配置される透明電極（例えば画素電極ＰＥまたは共通電極ＣＥ）と同じ透明導電膜を用いて形成された透明な電極であってもよい。
　なお、横電界モードの表示装置に適用されるアクティブマトリクス基板では、表示領域には、下部透明電極および上部透明電極が誘電体層を介して配置される（図１８参照）。下部透明電極および上部透明電極の一方は画素電極ＰＥ、他方は共通電極ＣＥである。この場合、上部ゲート電極１４は、下部透明電極または上部透明電極と同じ透明導電膜を用いて形成され得る。下部透明電極と同じ透明導電膜を用いて上部ゲート電極１４を形成する場合、パッシベーション膜である無機絶縁層１１がゲート絶縁膜として機能し得る。上部透明電極と同じ透明導電膜を用いて上部ゲート電極１４を形成する場合には、無機絶縁層１１および誘電体層がゲート絶縁膜として機能し得る。
　下部ゲート電極３は、基板１の法線方向から見たとき、互いに対向する第１縁部３ｅ１および第２縁部３ｅ２を有し、第１縁部３ｅ１および第２縁部３ｅ２は、概ねチャネル幅方向ＤＷに延びていてもよい。下部ゲート電極３は、チャネル幅方向ＤＷの延びる制御信号枝線Ｃの一部であってもよい。また、基板１の法線方向から見たとき、下部ゲート電極３の周縁の内部に、酸化物半導体層７が位置していてもよい。
　基板１の法線方向から見たとき、ソース電極８は、チャネル幅方向ＤＷに酸化物半導体層７を横切って延びていてもよい。図示するように、ソース電極８の互いに対向する縁部８ｅ１、８ｅ２は、いずれも、酸化物半導体層７上に位置していてもよい。同様に、ドレイン電極９は、チャネル幅方向ＤＷに酸化物半導体層７を横切って延びていてもよい。ドレイン電極９の互いに対向する縁部９ｅ１、９ｅ２は、いずれも、酸化物半導体層７上に位置していてもよい。
　基板１の法線方向から見たとき、上部ゲート電極１４は、互いに対向し、チャネル幅方向ＷＤに延びる２つの縁部１４ｅ１、１４ｅ２を有している。縁部１４ｅ１、１４ｅ２は、概ねチャネル幅方向ＤＷに酸化物半導体層７を横切って延びていてもよい。また、ソース電極８は縁部１４ｅ１と重なり、ドレイン電極９は、縁部１４ｅ２と重なっていてもよい。これにより、上部ゲート電極１４とソース電極８およびドレイン電極９との重なり面積を低減できる。
　＜本実施形態の効果について＞
　以下、実験結果を用いて、ＤＭＸ回路用ＴＦＴとしてバックゲート電極を有するＴＦＴを用い、かつ、バックゲート電極をＶ端子側に接続する構成によって得られる効果を説明する。
　（ｉ）単体ＴＦＴにおけるバックゲートの効果
　本発明者は、まず、ＴＦＴにおいて、バックゲートを設けることによる効果を調べた。
　ここでは、評価用ＴＦＴとして、バックゲートを有するダブルゲート構造ＴＦＴ１０ｄと、バックゲートを有しないシングルゲート構造ＴＦＴ１０ｓとを作製した。図５（ａ）および（ｂ）は、それぞれ、ダブルゲート構造ＴＦＴ１０ｄおよびシングルゲート構造ＴＦＴ１０ｓを示す断面図である。図５では、図４と同様の構成要素には同じ参照符号を付している。いずれのＴＦＴにおいても、チャネル長Ｌを６μｍ、チャネル幅Ｗを１０μｍとした。
　ダブルゲート構造ＴＦＴ１０ｄは、図４を参照しながら前述した構成を有する。ただし、無機絶縁層１１上に、平坦化膜として有機絶縁層１２が設けられている。有機絶縁層１２には無機絶縁層１１に達する開口部１２ｐが形成されている。上部ゲート電極１４は、開口部１２ｐ内に設けられており、開口部１２ｐ内で無機絶縁層１１と接するように配置されている。有機絶縁層１２および上部ゲート電極１４上には、上部絶縁層１６が設けられている。下部ゲート電極３はフロントゲート電極ＦＧ、上部ゲート電極１４はバックゲート電極ＢＧである。
　シングルゲート構造ＴＦＴ１０ｓは、無機絶縁層１１および有機絶縁層１２で覆われており、上部ゲート電極１４を有していない点で、ダブルゲート構造ＴＦＴ１０ｄと異なる。
　ダブルゲート構造ＴＦＴ１０ｄにおいて、バックゲート電極ＢＧである上部ゲート電極１４をソース電極８と電気的に接続することで、バックゲート電位（バックゲート－ソース間電位）Ｖｂｇを０Ｖに固定した（Ｖｂｇ＝０Ｖ）。この状態でドレイン－ソース間に３５Ｖのストレス（Ｖｄｓストレス）を印加し、Ｖｄｓストレスの印加時間とオン電流との関係を調べた。オン電流は、ゲート電圧（フロントゲート―ソース間電圧）Ｖｇｓを２５Ｖ、ドレイン電圧（ドレイン―ソース間電圧）Ｖｄｓを０．１Ｖとして測定した。また、比較のため、シングルゲート構造ＴＦＴ１０ｓにも同様のＶｄｓストレスを印加し、Ｖｄｓストレスの印加時間とオン電流との関係を調べた。
　図６は、ダブルゲート構造ＴＦＴ１０ｄおよびシングルゲート構造ＴＦＴ１０ｓにおける、Ｖｄｓストレス印加時間とオン電流との関係を示す図である。横軸は、Ｖｄｓストレスの印加時間（秒）、縦軸は、各ＴＦＴのＶｄｓストレス印加前の初期オン電流に対する、Ｖｄｓストレス印加後のオン電流の割合ΔＩｏｎ（％）である。
　図６に示す測定結果から、シングルゲート構造ＴＦＴ１０ｓでは、Ｖｄｓストレスによってオン電流が大きく低下しており、劣化が生じていることが分かる。これに対し、ダブルゲート構造ＴＦＴ１０ｄでは、シングルゲート構造ＴＦＴ１０ｓよりも、Ｖｄｓストレスによるオン電流の低下が大幅に抑制されている。初期オン電流に対する割合ΔＩｏｎが８０％となるストレス印加時間を比較すると、約２桁耐圧が改善している。従って、バックゲートの電位Ｖｂｇを安定化させることで、ＴＦＴのＶｄｓストレスに対する耐圧を改善できることが分かった。
　次いで、ダブルゲート構造ＴＦＴ１０ｄにおいて、バックゲート電位Ｖｂｇを異ならせて、Ｖｇ－Ｉｄ特性（初期特性）の変化を調べた。ここでは、ソース－ドレイン間に２０Ｖの電圧を印加し（Ｖｄｓ＝２０Ｖ）、バックゲート電位Ｖｂｇが－４Ｖ、－２Ｖ、０Ｖ、２Ｖ、４Ｖのときのドレイン電流Ｉｄをそれぞれ測定した。
　図７（ａ）は、Ｖｇ－Ｉｄ特性のバックゲート電位Ｖｂｇ依存性を示す図である。横軸は、ゲート電圧Ｖｇｓ、縦軸はドレイン電流Ｉｄである。この結果から、バックゲート電位Ｖｂｇを制御することで、閾値電圧Ｖｔｈを制御できることが分かる。バックゲート電位Ｖｂｇをプラス方向に増加させるほど、閾値電圧Ｖｔｈが低くなり、同じゲート電圧Ｖｇｓでオン電流を大きくできることが分かる。
　続いて、バックゲート電位Ｖｂｇを異ならせて、Ｖｄｓストレスに対する耐圧を調べた。
　図７（ｂ）は、Ｖｄｓストレス耐圧のバックゲート電位Ｖｂｇ依存性を示す図である。横軸は、Ｖｄ＝２０Ｖのときの初期閾値電圧Ｖｔｈ（図７（ａ）参照）、縦軸は、Ｖｄｓストレス耐圧である。この結果から、バックゲート電位Ｖｂｇをプラス方向に大きくするほど、耐圧が低下することが分かる。
　従って、バックゲート電位Ｖｂｇを高く（プラス方向に大きく）すると、Ｖｄｓストレス耐圧は低下するがオン電流が大きくなり、バックゲート電位Ｖｂｇを低く（マイナス方向に大きく）すると、オン電流は小さくなるがＶｄｓストレス耐圧が向上することが確認される。
　（ｉｉ）バックゲートをＶ端子に接続することによる効果
　実施例のデマルチプレクサ回路として、ダブルゲート構造ＴＦＴのバックゲートをＶ端子に接続した回路を作製し、比較例のデマルチプレクサ回路として、ダブルゲート構造ＴＦＴのバックゲートを接地した回路を作製した。
　図８（ａ）および（ｂ）は、実施例および比較例のデマルチプレクサ回路におけるサブ回路２０１、９０１を示す図である。図３に示すサブ回路２００と同様の構成要素には同じ参照符号を付している。
　実施例のサブ回路２０１では、薄膜トランジスタＴ１ａ、Ｔ１ｂ、Ｔ２ａ、Ｔ２ｂのバックゲート電極ＢＧは、Ｖ端子に電気的に接続されている。実施例のサブ回路２０１は、図３に示すサブ回路２００と実質的に同じ構成を有している。比較例では、薄膜トランジスタＴ１ａ、Ｔ１ｂ、Ｔ２ａ、Ｔ２ｂのバックゲート電極ＢＧは、ＧＮＤ電位に固定されている（接地されている）。
　ここでは、次の2つのケースを例に、実施例および比較例のサブ回路２０１、９０１における薄膜トランジスタＴ１ａ、Ｔ２ａのバックゲート電位Ｖｂｇの波形を調べた。
　［ケース１］第１水平走査（１Ｈ）期間に、ソースバスラインＳＬ１、ＳＬ３の電位を順に高電位（ここでは最高階調を表示させる電位）とし、次の第２水平走査期間において、ソースバスラインＳＬ１、ＳＬ３の電位を順に低電位（ここでは最低階調を表示させる電位）とするようなビデオ信号Ｖ１をこれらのソースバスラインＳＬに入力する。同時に、第１水平走査（１Ｈ）期間に、ソースバスラインＳＬ２、ＳＬ４の電位を順に高電位とし、次の第２水平走査期間において、ソースバスラインＳＬ２、ＳＬ４の電位を順に低電位とするようなビデオ信号Ｖ２をこれらのソースバスラインＳＬに入力する。
　［ケース２］第１水平走査期間に、ソースバスラインＳＬ１の電位を高電位（ここでは最高階調を表示させる電位）、次いでソースバスラインＳＬ３の電位を低電位（ここでは最低階調を表示させる電位）とし、次の第２水平走査期間において、ソースバスラインＳＬ１の電位を低電位とし、次いでソースバスラインＳＬ３の電位を高電位とするように、これらのソースバスラインＳＬにビデオ信号Ｖ１を入力する。同時に、第１水平走査期間に、ソースバスラインＳＬ２の電位を高電位、次いでソースバスラインＳＬ４の電位を低電位とし、次の第２水平走査期間において、ソースバスラインＳＬ２の電位を低電位とし、次いでソースバスラインＳＬ４の電位を高電位とするように、これらのソースバスラインＳＬにビデオ信号Ｖ２を入力する。
　図９Ａおよび図９Ｂは、ケース１における各信号または各電圧の波形を示す図である。図１０Ａおよび図１０Ｂは、ケース２における各信号または各電圧の波形を示す図である。図９Ａおよび図１０Ａの（ａ）は、制御信号幹線ＳＷ１、ＳＷ２から供給される制御信号の信号波形を示す図である。（ｂ）は、ビデオ信号Ｖ１、Ｖ２の信号波形およびソースバスラインＳＬ１、ＳＬ２の電位波形を示す図である。（ｃ）および（ｄ）は、それぞれ、薄膜トランジスタＴ１ａおよびＴ２ａのゲート－ソース間電圧Ｖｇｓとドレイン－ソース間電圧Ｖｄｓとを示す図である。図９Ｂおよび図１０Ｂの（ｅ）および（ｆ）は、それぞれ、実施例のサブ回路２０１における薄膜トランジスタＴ１ａおよびＴ２ａのバックゲート電位Ｖｂｇを示す図である。（ｇ）および（ｈ）は、それぞれ、比較例のサブ回路９０１における薄膜トランジスタＴ１ａおよびＴ２ａのバックゲート電位Ｖｂｇを示す図である。
　図９Ｂおよび図１０Ｂの（ｇ）および（ｈ）から分かるように、比較例では、書き込み条件によって、バックゲート電位Ｖｂｇは－５Ｖから＋５Ｖの範囲内で変化している。図９Ｂ（ｇ）に示す第１水平走査期間に例示されるように、バックゲートにマイナス方向に大きい電圧（ー５Ｖ）が印加されると、ＴＦＴの駆動力が低下するおそれがある。また、図９Ｂ（ｈ）および図１０Ｂ（ｈ）に例示されるように、バックゲートにプラスバイアス（＋５Ｖ）が長い期間印加されると、ストレスによるデバイス特性の劣化が生じる可能性がある。
　これに対し、図９Ｂおよび図１０Ｂの（ｅ）および（ｆ）から分かるように、実施例では、通常、バックゲート電位Ｖｂｇは０Ｖに固定されている。バックゲート電位Ｖｂｇを安定化（Ｖｂｇ＝０Ｖ）できるので、耐圧を向上できる（図６参照）。
　また、薄膜トランジスタＴ１ａ、Ｔ２ａに接続されたソースバスラインＳＬ１、ＳＬ２の電位を低電位から高電位（例えば０Ｖから＋５Ｖ）に増加させる場合（「ワーストケース」と呼ぶ）には、薄膜トランジスタＴ１ａ、Ｔ２ａのバックゲートに５Ｖのプラスバイアスがかかる。この結果、薄膜トランジスタＴ１ａ、Ｔ２ａの閾値電圧は実効的に低くなるので、駆動力を高めることが可能になる（図７（ａ）参照）。従って、ＴＦＴのサイズ（チャネル幅）を増大させることなく、駆動力を高めることができるので有利である。
　また、実施例では、ワーストケースにおいて、ソースバスラインＳＬ１、ＳＬ２の充電初期にはバックゲート電位Ｖｂｇが＋５Ｖとなるが、充電が進むと、バックゲート電位Ｖｂｇは０Ｖに近づく。従って、バックゲートにプラスバイアスが印加される時間は極めて短い。なお、例えば、図１０Ｂ（ｅ）および（ｆ）に示す第２水平走査期間において、第１ソースバスラインＳＬ１の電位が０Ｖで確定した後に、第３ソースバスラインＳＬ３に＋５Ｖを入力する場合も、バックゲートに５Ｖのプラスバイアスがかかっている。しかしながら、その印加時間は、ソースバスラインＳＬ３の充電を行う期間（図３（ｂ）の期間ｔ７）のみである。このように、バックゲート電位Ｖｂｇに＋５Ｖが長時間印加されないので、ＶｂｇストレスによるＴＦＴ特性の劣化を抑制できる。
　さらに、実施例では、バックゲート電位Ｖｂｇは０Ｖ以上であるため、バックゲートにマイナス方向に大きい電圧がかかることによる薄膜トランジスタＴ１ａ、Ｔ２ａの駆動力の低下を抑制できる。
　上記の結果から分かるように、ＴＦＴのバックゲートをＶ端子に接続すると、ＧＮＤに接続する場合と比べて、ＴＦＴの信頼性を高めるとともに、所定の条件で書き込みを行うときのみ、バックゲート電位ＶｂｇをＨｉｇｈとして電流駆動力を高めることが可能になる。
　＜デマルチプレクサ回路ＤＭＸ＿Ａのレイアウト例＞
　図１１は、本実施形態のデマルチプレクサ回路ＤＭＸ＿Ａにおける単位回路１００を例示する平面図である。単位回路１００は、図２を参照しながら前述した構成を有している。この例では、単位回路１００は、Ｒ、Ｇ、Ｂ画素に対応付けられたソースバスラインＳＬ（１）～ＳＬ（３）に対して配置されている（つまりｎ＝３である）。
　単位回路１００は、基板１に支持された３個の薄膜トランジスタＴａ～Ｔｃ（ＤＭＸ回路用ＴＦＴ）と、表示領域ＤＲから延設されたソースバスラインＳＬ１～ＳＬ３（以下、「ソースバスラインＳＬ」と総称することがある）と、１つのビデオ信号線ＤＯと、分岐配線Ｂ１～Ｂ３（以下、「分岐配線Ｂ」と総称することがある）と、制御信号幹線ＳＷ１～ＳＷ３（以下、「制御信号幹線ＳＷ」と総称することがある）とを備える。ビデオ信号線ＤＯは、分岐配線Ｂ１～Ｂ３に電気的に接続されている。この例では、ソースバスラインＳＬはｙ方向に延びており、制御信号幹線ＳＷはｙ方向に交差するｘ方向に延びている。また、分岐配線Ｂ、ビデオ信号線ＤＯは、ソースメタル層内に形成されている。下部ゲート電極３および制御信号幹線ＳＷは、ゲートメタル層内に形成されている。また、上部ゲート電極１４は、ｙ方向に延びて、コンタクト部７０において分岐配線Ｂに接続されている。
　本実施形態では、薄膜トランジスタＴａ～Ｔｃは、それぞれ、隣接する２つのソースバスラインＳＬの間に（一方のソースバスラインとは重なる）配置されている。この例では、各薄膜トランジスタＴａ～Ｔｃのチャネル長方向ＤＬがｘ方向に略平行となり、チャネル幅方向ＤＷがｙ方向に略平行である。
　ソースバスラインＳＬは、表示領域からソースドライバＳＤ側にｙ方向に延び、対応する酸化物半導体層７のチャネル幅方向ＤＷに延びる一方の端部ｐ２の上面と接してもよい。ソースバスラインＳＬのうち酸化物半導体層７と接する部分がＤＭＸ回路用ＴＦＴのドレイン電極９として機能する。
　各分岐配線Ｂは、ビデオ信号線ＤＯから表示領域側にｙ方向に延び、対応する酸化物半導体層７のチャネル幅方向ＤＷに延びる他方の端部ｐ１の上面と接している。分岐配線Ｂのうち酸化物半導体層７と接する部分がＤＭＸ回路用ＴＦＴのソース電極８として機能する。
　各薄膜トランジスタＴａ～Ｔｃの下部ゲート電極３は、制御信号枝線Ｃを介して、対応する制御信号幹線ＳＷに電気的に接続されている。この例では、制御信号枝線Ｃは、下部ゲート電極３の延設された部分（延設部）２３と、ソースメタル層内に形成された接続配線２５とを含む。延設部２３は、制御信号幹線ＳＷに向かってｙ方向に延びており、接続配線２５を介して、対応する制御信号幹線ＳＷに電気的に接続されている。接続配線２５は、例えば、ゲート絶縁層５に設けられた第１開口部５ｐ内で延設部２３と接し、かつ、ゲート絶縁層５に設けられた第２開口部５ｑ内で制御信号幹線ＳＷと接していてもよい。
　各薄膜トランジスタＴａ～Ｔｃおよびデマルチプレクサ回路ＤＭＸは、無機絶縁層（パッシベーション膜）１１（図４参照）で覆われていてもよい。無機絶縁層１１上には、有機絶縁層１２（図５参照）などの平坦化膜を有していてもよいし、有していなくてもよい。例えば、アクティブマトリクス基板１０００のうち表示領域ＤＲが有機絶縁層１２で覆われ、非表示領域ＦＲ上は有機絶縁層１２で覆われていなくてもよい。デマルチプレクサ回路ＤＭＸを覆うように有機絶縁層１２が設けられ、有機絶縁層１２は、薄膜トランジスタＴａ～Ｔｃ上に位置する部分に開口部を有していてもよい（図５（ａ）参照）。
　＜デマルチプレクサ回路ＤＭＸ＿Ｂのレイアウト例＞
　続いて、図３を参照しながら前述したデマルチプレクサ回路ＤＭＸ＿Ｂのレイアウト例を説明する。以下では、前述のデマルチプレクサ回路ＤＭＸ＿Ａと異なる点を主に説明し、同様の構成については説明を省略する。
　図１２は、デマルチプレクサ回路ＤＭＸ＿Ｂのレイアウトの一例を示す平面図である。
　デマルチプレクサ回路ＤＭＸ＿Ｂは、基板１の法線方向から見たとき、表示領域ＤＲの下方に配置されている。この例では、デマルチプレクサ回路ＤＭＸ＿Ｂは、ｘ方向に配列された複数のサブ回路２００を有している。各サブ回路２００は、ｙ方向に延伸された形状を有している。
　各サブ回路２００を基板１の法線方向から見たとき、第１単位回路のＤＭＸ回路用ＴＦＴが配置されている第１単位回路形成領域ｕ１は、第２単位回路のＤＭＸ回路用ＴＦＴが配置されている第２単位回路形成領域ｕ２の表示領域側に位置している。つまり、第１単位回路は、第２単位回路と表示領域との間に位置している。本明細書では、このような構成を「２段構成」と呼ぶ。
　デマルチプレクサ回路ＤＭＸ＿Ｂと非表示領域ＦＲの周縁との間には、ｎ本（ここでは２本）の制御信号幹線ＳＷ１、ＳＷ２が配置されている。各サブ回路２００の制御信号枝線Ｃ１、Ｃ２は、それぞれ、制御信号幹線ＳＷ１、ＳＷ２からデマルチプレクサ回路ＤＭＸ＿Ｂ内に延びている。図示していないが、デマルチプレクサ回路ＤＭＸ＿Ｂと非表示領域ＦＲの周縁との間には、また、ＣＯＧ実装された駆動回路およびビデオ信号線が設けられている。各サブ回路２００の分岐配線Ｂ１ａ、Ｂ２ａ、Ｂ１ｂ、Ｂ２ｂは、それぞれ、ビデオ信号線からデマルチプレクサ回路ＤＭＸ＿Ｂ内に延びている。
　図１３は、デマルチプレクサ回路ＤＭＸ＿Ｂにおける１つのサブ回路２００Ａを例示する拡大平面図である。
　サブ回路２００Ａにおいて、第１単位回路および第２単位回路の分岐配線Ｂ１ａ、Ｂ２ａ、Ｂ１ｂ、Ｂ２ｂ、制御信号枝線Ｃ１、Ｃ２、およびソースバスラインＳＬ１～ＳＬ４は、いずれも、ｙ方向に延びている。
　制御信号枝線Ｃ１、Ｃ２は、それぞれ、対応するＤＭＸ回路用ＴＦＴのゲート電極として機能する部分を含む。例えば、制御信号枝線Ｃ１は、基板１の法線方向から見たとき、分岐配線Ｂ１ａと分岐配線Ｂ２ａとの間に位置している。制御信号枝線Ｃ１は、分岐配線Ｂ２ａ側にｘ方向に突出し、薄膜トランジスタＴ２ａのゲート電極として機能する凸部と、分岐配線Ｂ２ａ側にｘ方向に突出し、薄膜トランジスタＴ１ａのゲート電極として機能する凸部とを有している。薄膜トランジスタＴ１ａおよび薄膜トランジスタＴ２ａの酸化物半導体層７は、それぞれ、制御信号枝線Ｃ１のこれらの凸部上に配置されている。このように、第１単位回路におけるＤＭＸ回路用ＴＦＴの１つと、第２単位回路におけるＤＭＸ回路用ＴＦＴの１つとは、同一の制御信号枝線Ｃに一体的に形成されたゲート電極を有しており、同一の制御信号枝線Ｃの上に間隔を空けて配置されている（２段構成）。
　ソースバスラインＳＬ１～ＳＬ４は、それぞれ、対応するＤＭＸ回路用ＴＦＴの酸化物半導体層７と接し、ドレイン電極として機能する部分を含む。例えば第１ソースバスラインＳＬ１は、表示領域ＤＲからｙ方向に延びて、薄膜トランジスタＴ１ａの酸化物半導体層７の上面と接している。第２ソースバスラインＳＬ２は、表示領域ＤＲから、薄膜トランジスタＴ１ａと薄膜トランジスタＴ１ｂとの間をｙ方向に延びて、薄膜トランジスタＴ２ａの酸化物半導体層７の上面と接している。
　分岐配線Ｂ１ａ、Ｂ２ａ、Ｂ１ｂ、Ｂ２ｂは、それぞれ、対応するＤＭＸ回路用ＴＦＴの酸化物半導体層７と接し、ソース電極として機能する部分を含む。例えば分岐配線Ｂ２ａは、ＣＯＧ側からｙ方向に延びて、薄膜トランジスタＴ２ａの酸化物半導体層７の上面と接している。分岐配線Ｂ１ｂは、ＣＯＧ側から、薄膜トランジスタＴ２ａと薄膜トランジスタＴ２ｂとの間をｙ方向に延びて、薄膜トランジスタＴ１ｂの酸化物半導体層７の上面と接している。
　各薄膜トランジスタの上部ゲート電極１４は、分岐配線Ｂ（すなわちＶ端子）を介してビデオ信号線ＤＯ（またはＶ端子）に接続されている。上部ゲート電極１４は、制御信号枝線Ｃ上をｙ方向に延びていてもよい。
　上部ゲート電極１４を分岐配線Ｂに接続するコンタクト部７０は、第１単位回路形成領域ｕ１と第２単位回路形成領域ｕ２との間に位置する領域（以下、「接続領域」と呼ぶ）ｕｓに配置されていてもよい。これにより、デマルチプレクサ回路ＤＭＸの回路面積の増大を抑えることができる。コンタクト部７０では、上部ゲート電極１４は、無機絶縁層１１に形成された開口部内で分岐配線Ｂと直接接していてもよい。ここでは、第１単位回路の薄膜トランジスタＴ１ａ、Ｔ１ｂにおける上部ゲート電極１４と分岐配線Ｂとを接続するコンタクト部７０を接続領域ｕｓに配置している。また、第２単位回路の薄膜トランジスタＴ２ａ、Ｔ２ｂにおける上部ゲート電極１４と分岐配線Ｂとを接続するコンタクト部７０を、第２単位回路形成領域ｕ２と制御信号幹線ＳＷとの間に配置している。なお、第２単位回路の薄膜トランジスタＴ２ａ、Ｔ２ｂにおける上部ゲート電極１４と分岐配線Ｂとを接続するコンタクト部を接続領域ｕｓに配置し、第１単位回路の薄膜トランジスタＴ１ａ、Ｔ１ｂにおける上部ゲート電極１４と分岐配線Ｂとを接続するコンタクト部を第１単位回路形成領域ｕ１と表示領域ＤＲとの間に配置してもよい。
　基板１の法線方向から見たとき、第１単位回路のＤＭＸ回路用ＴＦＴは、第２単位回路に対応付けられたＮ番目および（Ｎ＋２）番目のソースバスラインＳＬの間に配置されている（Nは自然数）。例えば、薄膜トランジスタＴ１ｂは、第２ソースバスラインＳＬ２および第４ソースバスラインＳＬ４の間に配置されている。また、第２単位回路のＤＭＸ回路用ＴＦＴは、第１単位回路における隣接する２つの分岐配線Ｂの間に配置されている。例えば、薄膜トランジスタＴ２ａは、第１単位回路の分岐配線Ｂ１ａ、Ｂ２ａの間に配置されている。
　本実施形態では、各ＤＭＸ回路用ＴＦＴのドレイン電極はソースバスラインＳＬの一部であり、ソース電極は分岐配線Ｂの一部であり、ゲート電極は制御信号枝線Ｃの一部である。また、２以上の単位回路に共通の制御信号枝線Ｃを設けている。これにより、デマルチプレクサ回路ＤＭＸに要する面積をより効果的に低減できる。また、チャネル幅Ｗをｙ方向に大きくすることで、電流駆動力をさらに高くできる。
　さらに、本実施形態では、複数の単位回路を２段構成で配置するので、ソースバスラインＳＬの配列ピッチが狭くなっても、所望のサイズのＤＭＸ回路用ＴＦＴを形成できる。例えば前述の実施形態では、隣接する２つのソースバスラインＳＬの間にＤＭＸ回路用ＴＦＴを配置する必要があった。これに対し、本実施形態では、例えば、Ｎ番目のソースバスラインＳＬと（Ｎ＋２）番目のソースバスラインＳＬとの間にＤＭＸ回路用ＴＦＴを配置すればよいので、所望のチャネル長および重なり長さを有する信頼性の高いＤＭＸ回路用ＴＦＴを形成できる。従って、本実施形態は、例えば１０００ｐｐｉを超えるような超高精細のアクティブマトリクス基板にも好適に適用され得る。酸化物半導体を用いたデマルチプレクサ回路ＤＭＸをモノリシックに形成することで、非表示領域における配線・端子部領域の面積を小さくできるので、狭額縁化を実現できる。
　なお、ここでは、２段構成の例を示したが、３段以上の構成も採用し得る。その場合にも、上記と同様に、各サブ回路は３以上の単位回路を含み、これらの単位回路のＤＭＸ回路用ＴＦＴは、共通の制御信号枝線上に間隔を空けて配置されてもよい。
　図１４は、デマルチプレクサ回路ＤＭＸ＿Ｂの他のサブ回路２００Ｂの一部を示す平面図である。
　サブ回路２００Ｂでは、１つのソースバスラインＳＬに対し、並列に接続された複数の薄膜トランジスタが設けられている点で、図１３に示すサブ回路２００Ａと異なっている。
　この例では、例えば第１ソースバスラインＳＬ１に、互いに並列に接続された複数の薄膜トランジスタＴ１ａが接続されている。これらの薄膜トランジスタＴ１ａは、制御信号枝線Ｃ１上にｙ方向に配列されており、制御信号枝線Ｃ１の一部をゲート電極、分岐配線Ｂ１ａの一部をソース電極、第１ソースバスラインＳＬ１の一部をドレイン電極として有する。同様に、他のソースバスラインＳＬ１～ＳＬ４にも、それぞれ、並列に接続された複数の薄膜トランジスタＴ２ａ、Ｔ１ｂ、Ｔ２ｂが接続されている。このような構成により、回路面積の増大を抑えつつ、電流駆動力をさらに高めることができる。
　サブ回路２００Ｂでは、ｙ方向に配列された複数の薄膜トランジスタに対して、共通の上部ゲート電極１４を設けられている。共通の上部ゲート電極１４は、ｙ方向に延びていてもよい。共通の上部ゲート電極１４は、それぞれ、分岐配線Ｂ（すなわちＶ端子）を介してビデオ信号線ＤＯ（またはＶ端子）に接続されている。
　また、サブ回路２００Ｂには、複数のコンタクト部７０が設けられている。コンタクト部７０は、共通の上部ゲート電極１４を対応する分岐配線Ｂに接続する。コンタクト部７０の配置は、サブ回路２００Ａと同様であってもよい。すなわち、複数のコンタクト部７０の一部は、第１単位回路形成領域ｕ１と第２単位回路形成領域ｕ２との間に位置する接続領域ｕｓに配置されていてもよい。
　並列接続されるＴＦＴの数は特に限定しないが、これらのＴＦＴのチャネル幅Ｗの合計が所定の値ＷTotalとなるように適宜設定され得る。ただし、各ＴＦＴのチャネル幅Ｗ（酸化物半導体層７のチャネル幅方向ＤＷの長さ）が、例えば６μｍ以上１００μｍ以下であることが好ましい。チャネル幅Ｗが６μｍ以下であれば所望の特性が得られない場合がある。チャネル幅Ｗが１００μｍよりも大きいと、ＴＦＴ特性が安定しない可能性がある。例えば、ＷTotalが３００μｍの場合、Ｗ≦１００μｍのＴＦＴを３つ以上並列接続させてもよい。なお、ＷTotalが１００μｍ以下であれば、複数のＴＦＴを並列接続させる代わりに、チャネル幅Ｗの大きい（Ｗ＝ＷTotal）ＴＦＴを１つ形成してもよい。
　（その他のバリエーション）
　上記では、各単位回路が２本のソースバスラインに対応付けられた（ｎ＝２）デマルチプレクサ回路ＤＭＸ＿Ｂを例に説明したが、本実施形態のデマルチプレクサ回路の単位回路は、３以上のソースバスラインに対応付けられていてもよい。
　図１５は、本実施形態の他のデマルチプレクサ回路ＤＭＸ＿Ｃにおけるサブ回路３００の構成を示す図である。
　サブ回路３００は、前述したサブ回路２００等と同様に、第１単位回路および第２単位回路を有している。ただし、各単位回路が、ビデオ信号線ＤＯ（Ｎ）からのビデオ信号Ｖ１を、１本おきに配列された３本のソースバスラインＳＬに分配する点で、図１６に示すサブ回路２００と異なる。
　第１単位回路は、１本おきに配列された第１、第３および第５ソースバスラインＳＬ１、ＳＬ３、ＳＬ５に対応付けられており、第２単位回路は、一本おきに配列された第２、第４および第６ソースバスラインＳＬ２、ＳＬ４、ＳＬ６に対応付けられている。また、第１単位回路および第２単位回路は、共通の制御信号枝線Ｃ１、Ｃ２、Ｃ３を用いている。
　第１単位回路は、３つの薄膜トランジスタ（ＤＭＸ回路用ＴＦＴ）Ｔ１ａ、Ｔ１ｂ、Ｔｃと、３本の分岐配線Ｂ１ａ、Ｂ１ｂ、Ｂ１ｃとを含む。第２単位回路は、３つの薄膜トランジスタ（ＤＭＸ回路用ＴＦＴ）Ｔ２ａ、Ｔ２ｂ、Ｔ２ｃと、３本の分岐配線Ｂ２ａ、Ｂ２ｂ、Ｂ２ｃとを含む。第１単位回路の分岐配線Ｂ１ａ、Ｂ１ｂ、Ｂ１ｃはビデオ信号線ＤＯ１に電気的に接続されており、第２単位回路の分岐配線Ｂ２ａ、Ｂ２ｂ、Ｂ２ｃはビデオ信号線ＤＯ２に電気的に接続されている。第１単位回路の薄膜トランジスタＴ１ａ、Ｔ１ｂ、Ｔ１ｃのドレイン電極は、それぞれ、第１ソースバスラインＳＬ１、第３ソースバスラインＳＬ３、第５ソースバスラインＳＬ５に接続され、ソース電極は、それぞれ、分岐配線Ｂ１ａ、Ｂ１ｂ、Ｂ１ｃに接続されている。第２単位回路の薄膜トランジスタＴ２ａ、Ｔ２ｂ、Ｔ２ｃのドレイン電極は、それぞれ、第２ソースバスラインＳＬ２、第４ソースバスラインＳＬ４、第６ソースバスラインＳＬ６に接続され、ソース電極は、それぞれ、分岐配線Ｂ２ａ、Ｂ２ｂ、Ｂ２ｃに接続されている。薄膜トランジスタＴ１ａ、Ｔ２ａのゲート電極は、それぞれ、制御信号枝線Ｃ１を介して制御信号幹線ＳＷ１に接続されている。薄膜トランジスタＴ１ｂ、Ｔ２ｂのゲート電極は、それぞれ、制御信号枝線Ｃ２を介して制御信号幹線ＳＷ２に接続されている。薄膜トランジスタＴ１ｃ、Ｔ２ｃのゲート電極は、それぞれ、制御信号枝線Ｃ３を介して制御信号幹線ＳＷ３に接続されている。薄膜トランジスタＴ１ａ、Ｔ１ｂのバックゲートは、それぞれ、分岐配線Ｂ１ａ、分岐配線Ｂ１ｂを介してビデオ信号線ＤＯ１に接続されている。薄膜トランジスタＴ２ａ、Ｔ２ｂのバックゲートは、それぞれ、分岐配線Ｂ２ａ、分岐配線Ｂ２ｂを介してビデオ信号線ＤＯ２に接続されている。
　図１６は、サブ回路３００の一例を示す拡大平面図である。サブ回路３００でも、前述したサブ回路２００Ａ、２００Ｂと同様に、第１単位回路の薄膜トランジスタＴ１ａ、Ｔ１ｂ、Ｔ１ｃが配置された第１単位回路形成領域ｕ１は、第２単位回路の薄膜トランジスタＴ２ａ、Ｔ２ｂ、Ｔ２ｃが配置された第２単位回路形成領域ｕ２よりも表示領域側に位置している。第１単位回路の薄膜トランジスタは、第２単位回路に対応付けられたＮ番目および（Ｎ＋２）番目のソースバスラインＳＬの間に配置されている。例えば薄膜トランジスタＴ１ｂは第２ソースバスラインＳＬ２と第４ソースバスラインＳＬ４との間に配置され、薄膜トランジスタＴ１ｃは第４ソースバスラインＳＬ４と第６ソースバスラインＳＬ６との間に配置されている。また、第２単位回路の薄膜トランジスタは、第１単位回路の分岐配線Ｂの間に配置されている。例えば薄膜トランジスタＴ２ａは分岐配線Ｂ１ａと分岐配線Ｂ１ｂとの間に配置され、薄膜トランジスタＴ２ｂは分岐配線Ｂ１ｂと分岐配線Ｂ１ｃとの間に配置されている。
　＜制御信号の相展開＞
　制御信号幹線ＳＷによって供給される制御信号を相展開してもよい。上述したデマルチプレクサ回路ＤＭＸではｎ本の制御信号幹線ＳＷを有するが、Ｋ×ｎ（Ｋは２以上の整数）の制御信号幹線ＳＷを設けてもよい。
　図１７は、制御信号を相展開したデマルチプレクサ回路ＤＭＸ＿Ｄにおける２つのサブ回路４００（１）、４００（２）の構成を例示する図である。各単位回路は２本のソースバスラインＳＬに対応付けられている（ｎ＝２）。
　サブ回路４００（１）は、第１単位回路および第２単位回路と、制御信号枝線Ｃ１（１）、Ｃ２（１）とを含む。サブ回路４００（２）は、第１単位回路および第２単位回路と、制御信号枝線Ｃ１（２）、Ｃ２（２）とを含む。
　この例では、デマルチプレクサ回路ＤＭＸ＿Ｄは、４本の制御信号幹線ＳＷ１－１、ＳＷ１－２、ＳＷ２－１、ＳＷ２－２を有している（Ｋ＝２）。制御信号幹線ＳＷ１－１、ＳＷ１－２には同じ制御信号が供給され、制御信号幹線ＳＷ２－１、ＳＷ２－２には同じ制御信号が供給される。デマルチプレクサ回路ＤＭＸ＿Ｄの一部のサブ回路（サブ回路４００（１）を含む）の制御信号枝線Ｃ１（１）、Ｃ２（１）は、制御信号幹線ＳＷ１－１、制御信号幹線ＳＷ２－１（「第１制御信号幹線」と呼ぶことがある）に接続され、デマルチプレクサ回路ＤＭＸ＿Ｄの他の一部のサブ回路（サブ回路４００（２）を含む）の制御信号枝線Ｃ１（２）、Ｃ２（２）は、制御信号幹線ＳＷ１－２、制御信号幹線ＳＷ２－２（「第２制御信号幹線」と呼ぶことがある）に接続される。
　このように、制御信号幹線ＳＷの制御信号の相展開を行うことにより、１つの制御信号幹線ＳＷに接続される単位回路の数を低減できるので、各制御信号幹線ＳＷにかかる負荷を小さくできる。この結果、制御信号の遷移時間（立上り、および立下り）を低減できるので、より高速な動作が可能になる。
　＜画素領域ＰＩＸの構成＞
　次いで、アクティブマトリクス基板１０００における各画素領域ＰＩＸの構成を説明する。ここでは、ＦＦＳモードのＬＣＤパネルに適用されるアクティブマトリクス基板を例に説明する。
　図１８（ａ）および（ｂ）は、それぞれ、アクティブマトリクス基板１０００における１つの画素領域ＰＩＸの平面図およびＩＶ－ＩＶ’線に沿った断面図である。
　画素領域ＰＩＸは、ｙ方向に延びるソースバスラインＳＬ、および、ソースバスラインＳＬと交差するｘ方向に延びるゲートバスラインＧＬに包囲された領域である。画素領域ＰＩＸは、基板１と、基板１に支持されたＴＦＴ（以下、「画素ＴＦＴ」）１３０と、下部透明電極１５と、上部透明電極１９とを有している。図示していないが、上部透明電極１９は、画素ごとにスリットまたは切り欠き部を有する。この例では、下部透明電極１５は共通電極ＣＥであり、上部透明電極１９は画素電極ＰＥである。画素ＴＦＴ１０は、例えばボトムゲート構造を有する酸化物半導体ＴＦＴである。
　次いで、画素ＴＦＴ１３０の構造をより詳細に説明する。
　画素ＴＦＴ１３０は、基板１に支持されたゲート電極１０３と、ゲート電極１０３を覆うゲート絶縁層５と、ゲート絶縁層５上に形成された酸化物半導体層１０７と、酸化物半導体層１０７に接するように配置されたソース電極１０８およびドレイン電極１０９とを有するボトムゲート構造のＴＦＴである。ソース電極１０８およびドレイン電極１０９は、それぞれ、酸化物半導体層１０７の上面と接している。
　ゲート電極１０３は対応するゲートバスラインＧＬに接続され、ソース電極１０８は対応するソースバスラインＳＬに接続されている。ドレイン電極１０９は画素電極ＰＥと電気的に接続されている。ゲート電極１０３およびゲートバスラインＧＬは、ゲートメタル層内において一体的に形成されていてもよい。ソース電極１０８およびソースバスラインＳＬは、ソースメタル層内において一体的に形成されていてもよい。
　層間絶縁層１３は、特に限定しないが、例えば、無機絶縁層（パッシベーション膜）１１と、無機絶縁層１１上に配置された有機絶縁層１２とを含んでいてもよい。なお、層間絶縁層１３は有機絶縁層１２を含んでいなくてもよい。
　画素電極ＰＥおよび共通電極ＣＥは、誘電体層１７を介して部分的に重なるように配置される。画素電極ＰＥは、画素毎に分離されている。共通電極ＣＥは、画素毎に分離されていなくても構わない。この例では、共通電極ＣＥは、層間絶縁層１３上に形成されている。共通電極ＣＥは、画素ＴＦＴ１０が形成されている領域上に開口部を有し、この領域を除く画素領域ＰＩＸ全体に亘って形成されていてもよい。画素電極ＰＥは、誘電体層１７上に形成され、層間絶縁層１３および誘電体層１７に設けられた開口部ＣＨ１内で、ドレイン電極１０９と電気的に接続されている。
　このようなアクティブマトリクス基板１０００は、例えばＦＦＳモードの表示装置に適用され得る。ＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。この例では、画素電極ＰＥから出て液晶層（図示せず）を通り、さらに画素電極ＰＥのスリット状の開口を通って共通電極ＣＥに出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。
　共通電極ＣＥ上に誘電体層１７を介して画素電極ＰＥが配置される電極構造は、例えば国際公開第２０１２／０８６５１３号に記載されている。なお、画素電極ＰＥ上に誘電体層１７を介して共通電極ＣＥが配置されていてもよい。すなわち、下部透明導電層に形成される下部透明電極１５が画素電極ＰＥであり、上部透明導電層に形成される上部透明電極１９が共通電極ＣＥであってもよい。このような電極構造は、例えば特開２００８－０３２８９９号公報、特開２０１０－００８７５８号公報に記載されている。参考のため、国際公開第２０１２／０８６５１３号、特開２００８－０３２８９９号公報および特開２０１０－００８７５８号公報の開示内容の全てを本明細書に援用する。
　＜アクティブマトリクス基板１０００における各層の材料および厚さ＞
　基板１は、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などであり得る。
　下部ゲート電極３およびゲートバスラインＧＬを含むゲートメタル層（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物から形成されている。また、これら複数の膜の積層膜から形成されていてもよい。ゲートメタル層は、基板１上にスパッタ法などで金属膜を形成し、公知のフォトリソグラフィプロセス（フォトレジスト付与、露光、現像、エッチング、レジスト剥離）でパターニングすることによって形成され得る。エッチングは例えばウェットエッチングで行われる。
　ゲート絶縁層（厚さ：例えば２００ｎｍ以上５００ｎｍ以下）５は、例えば、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等である。ゲート絶縁層５は積層構造を有していてもよい。その場合、ゲート絶縁層５の酸化物半導体層７と接する側にＳｉＯ2膜を配置すると、酸化物半導体層７の酸素欠損を効果的に低減することができる。
　酸化物半導体層７は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体などの酸化物半導体膜（厚さ：例えば１５ｎｍ以上２００ｎｍ以下）から形成されている。
　ソース電極８、ドレイン電極９およびソースバスラインＳＬを含むソースメタル層（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を用いて形成されている。また、これら複数の膜の積層膜から形成されていてもよい。ソースメタル層は、酸化物半導体層側からＴｉ膜（厚さ：３０ｎｍ）、ＡｌまたはＣｕ膜（厚さ：３００ｎｍ）、およびＴｉ膜（厚さ５０ｎｍ）をこの順で積み重ねた積層構造を有していてもよい。
　無機絶縁層（厚さ：例えば１００～５００ｎｍ、好ましくは２００～５００ｎｍ）１１は、例えば、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等の無機絶縁膜（パッシベーション膜）から形成されている。無機絶縁層１１は積層構造を有していてもよい。無機絶縁層１１の酸化物半導体層７と接する側にＳｉＯ2膜を配置すると、酸化物半導体層７の酸素欠損を効果的に低減することができる。
　有機絶縁層（厚さ；例えば１～３μｍ、好ましくは２～３μｍ）１２は、例えば、感光性樹脂材料を含む有機絶縁膜から形成されている。
　下部透明電極１５および上部透明電極１９（厚さ：例えば５０ｎｍ以上２００ｎｍ以下）は、それぞれ、例えばＩＴＯ（インジウム・錫酸化物）膜、Ｉｎ－Ｚｎ－Ｏ系酸化物（インジウム・亜鉛酸化物）膜、ＺｎＯ膜（酸化亜鉛膜）などから形成されていてもよい。第２無機絶縁層（厚さ：例えば７０ｎｍ以上３００ｎｍ以下）１７は、窒化珪素（ＳｉＮｘ）膜、酸化珪素（ＳｉＯｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等から形成されていてもよい。
　＜ＴＦＴ構造について＞
　図４に例示したＤＭＸ回路用ＴＦＴは、チャネルエッチ型のＴＦＴである。チャネルエッチ型のＴＦＴでは、チャネル領域上にエッチストップ層が形成されておらず、ソースおよびドレイン電極のチャネル側の端部下面は、酸化物半導体層の上面と接するように配置されている。チャネルエッチ型のＴＦＴは、例えば酸化物半導体層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。ソース・ドレイン分離工程において、チャネル領域の表面部分がエッチングされる場合がある。
　なお、本実施形態のＤＭＸ回路用ＴＦＴの構造は、図示した例に限定されない。ＤＭＸ回路用ＴＦＴは、チャネル領域を覆うエッチストップを有するエッチストップ構造を有していてもよい。エッチストップ層として、例えば、ＳｉＯ2層などの酸素を含む絶縁層を用いることができる。エッチストップ構造を有するＴＦＴでは、ソース・ドレイン電極のチャネル側の端部は、例えばエッチストップ層上に位置する。エッチストップ型のＴＦＴは、例えば半導体層の上面のうちチャネル領域となる部分を覆うエッチストップ層を形成した後、半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。さらに、本実施形態のＤＭＸ回路用ＴＦＴは、ソース・ドレイン電極が半導体層の上面と接するトップコンタクト構造であってもよいし、半導体層の下面と接するボトムコンタクト構造であってもよい。
　＜酸化物半導体について＞
　酸化物半導体層に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
　酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　なお、本実施形態では、ＤＭＸ回路用ＴＦＴとして酸化物半導体ＴＦＴを用いたが、酸化物半導体以外の半導体からなる活性層を有するＴＦＴを用いてもよい。ＤＭＸ回路用ＴＦＴは、例えば、非晶質シリコン半導体ＴＦＴ、結晶質シリコン半導体ＴＦＴなどであってもよい。
　本発明の実施形態は、モノリシックに形成されたデマルチプレクサ回路を有するアクティブマトリクス基板に好適に適用され得る。このようなアクティブマトリクス基板は、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置に適用される。
１　　　　　　　　　　：基板
３　　　　　　　　　　：下部ゲート電極
３ｅ１、３ｅ２　　　　：下部ゲート電極の縁部
５　　　　　　　　　　：ゲート絶縁層
７　　　　　　　　　　：酸化物半導体層
７ｃ　　　　　　　　　：チャネル領域
７ｄ　　　　　　　　　：ドレインコンタクト領域
７ｓ　　　　　　　　　：ソースコンタクト領域
８　　　　　　　　　　：ソース電極
８ｅ１、８ｅ２　　　　：ソース縁部
９ｅ１、９ｅ２　　　　：ドレイン電極
１０　　　　　　　　　：薄膜トランジスタ（ＤＭＸ回路用ＴＦＴ）
１１　　　　　　　　　：無機絶縁層
１４　　　　　　　　　：上部ゲート電極
１４ｅ１、１４ｅ２　　：上部ゲート電極の縁部
７０　　　　　　　　　：コンタクト部
１００　　　　　　　　：単位回路
２００、２００Ａ、２００Ｂ、３００、４００　　　　：サブ回路
１０００　　　　　　　：アクティブマトリクス基板
ＤＬ　　　　　　　　　：チャネル長方向
ＤＷ　　　　　　　　　：チャネル幅方向
ＤＲ　　　　　　　　　：表示領域
ＦＲ　　　　　　　　　：非表示領域
ＧＤ　　　　　　　　　：ゲートドライバ
ＳＤ　　　　　　　　　：ソースドライバ
ＰＩＸ　　　　　　　　：画素領域
ＰＥ　　　　　　　　　：画素電極
ＧＬ　　　　　　　　　：ゲートバスライン
ＳＬ　　　　　　　　　：ソースバスライン
Ｂ、Ｂ１～Ｂ３　　　　：分岐配線
Ｃ、Ｃ１～Ｃ３　　　　：制御信号枝線
ＤＯ　　　　　　　　　：ビデオ信号線
ＤＭＸ、ＤＭＸ＿Ａ、ＤＭＸ＿Ｂ、ＤＭＸ＿Ｃ、ＤＭＸ＿Ｄ　　：デマルチプレクサ回路ＳＷ、ＳＷ１～ＳＷ３　：制御信号幹線
Ｔａ、Ｔｂ、Ｔｃ、Ｔ１ａ、Ｔ１ｂ、Ｔ１ｃ、Ｔ２ａ、Ｔ２ｂ、Ｔ２ｃ　　　：薄膜トランジスタ（ＤＭＸ回路用ＴＦＴ）
ｕ１　　　　　　　　　：第１単位回路形成領域
ｕ２　　　　　　　　　：第２単位回路形成領域
ｕｓ　　　　　　　　　：接続領域

Claims (15)

  1. 　複数の画素を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、
    　基板と、
    　前記非表示領域に配置され、かつ、前記基板に支持されたデマルチプレクサ回路と、
    　前記表示領域において第１方向に延びる複数のソースバスラインと、
    　前記第１方向と交差する第２方向に延びる複数のゲートバスラインと
    を備え、
    　前記デマルチプレクサ回路は、複数の単位回路と、複数の制御信号幹線とを備え、
    　前記複数の単位回路のそれぞれは、複数のビデオ信号線のうちの１つのビデオ信号線から、複数のソースバスラインのうちのｎ本（ｎは２以上の整数）のソースバスラインへビデオ信号を分配し、
    　前記複数の単位回路のそれぞれは、少なくともｎ個のＤＭＸ回路用ＴＦＴと、前記１つのビデオ信号線に接続されたｎ本の分岐配線と、前記ｎ本のソースバスラインとを有し、
    　各ＤＭＸ回路用ＴＦＴは、下部ゲート電極と、前記下部ゲート電極の上にゲート絶縁層を介して配置された半導体層と、前記半導体層に電気的に接続されたソース電極およびドレイン電極と、前記半導体層上に絶縁膜を介して配置された上部ゲート電極とを有し、
    　前記上部ゲート電極および前記下部ゲート電極の一方は、前記複数の制御信号幹線の１つから制御信号が供給されるフロントゲート電極であり、他方は、前記制御信号とは異なる信号が供給されるバックゲート電極であり、
    　前記ドレイン電極は前記ｎ本のソースバスラインの１つに電気的に接続され、前記ソース電極は前記ｎ本の分岐配線の１つに電気的に接続され、前記バックゲート電極は前記１つのビデオ信号線に電気的に接続されている、アクティブマトリクス基板。
  2. 　前記複数の単位回路のそれぞれは、ｎ本の制御信号枝線をさらに備え、前記ｎ本の制御信号枝線のそれぞれは、前記複数の制御信号幹線の１つに電気的に接続されており、
    　前記デマルチプレクサ回路は、複数のサブ回路を含み、
    　各サブ回路は、前記複数の単位回路のうちの少なくとも第１単位回路および第２単位回路を含み、
    　前記各サブ回路において、前記第１単位回路および前記第２単位回路における前記ｎ本の制御信号枝線は共通である、請求項１に記載のアクティブマトリクス基板。
  3. 　前記各サブ回路において、前記第１単位回路の前記ｎ本のソースバスラインと、前記第２単位回路の前記ｎ本のソースバスラインとは、前記表示領域において前記第２方向に１本ずつ交互に配列されている、請求項２に記載のアクティブマトリクス基板。
  4. 　前記各ＤＭＸ回路用ＴＦＴの前記フロントゲート電極は前記ｎ本の制御信号枝線の１つの一部であり、前記ソース電極は前記ｎ本の分岐配線の１つの一部であり、前記ドレイン電極は前記ｎ本のソースバスラインの１つの一部であり、
    　前記複数の単位回路のそれぞれにおいて、前記ｎ本の制御信号枝線、前記ｎ本の分岐配線および前記ｎ本のソースバスラインは、いずれも、前記第１方向に延びている、請求項２または３に記載のアクティブマトリクス基板。
  5. 　前記各サブ回路において、前記第１単位回路の前記少なくともｎ個のＤＭＸ回路用ＴＦＴが形成される第１単位回路形成領域は、前記第２単位回路の前記少なくともｎ個のＤＭＸ回路用ＴＦＴが形成される第２単位回路形成領域と前記表示領域との間に位置している、請求項４に記載のアクティブマトリクス基板。
  6. 　前記各サブ回路において、前記第１単位回路における前記少なくともｎ個のＤＭＸ回路用ＴＦＴの１つと、前記第２単位回路における前記少なくともｎ個のＤＭＸ回路用ＴＦＴの１つとは、同じ制御信号枝線に接続され、かつ、前記同じ制御信号枝線の上に間隔を空けて配置されている、請求項４または５に記載のアクティブマトリクス基板。
  7. 　前記複数のソースバスラインは、一方の端から、前記第２方向に配列されており、前記各サブ回路は、前記一方の端からＮ番目（Ｎは自然数）、（Ｎ＋１）番目、（Ｎ＋２）番目および（Ｎ＋３）番目にそれぞれ配列された第１ソースバスライン、第２ソースバスライン、第３ソースバスラインおよび第４ソースバスラインを含み、
    　前記第１ソースバスラインおよび前記第３ソースバスラインは、前記第１単位回路を介して、前記複数のビデオ信号線の１つに電気的に接続され、
    　前記第２ソースバスラインおよび前記第４ソースバスラインは、前記第２単位回路を介して、前記複数のビデオ信号線の他の１つに電気的に接続されている、請求項４から６のいずれかに記載のアクティブマトリクス基板。
  8. 　前記各サブ回路において、前記基板の法線方向から見たとき、前記第１単位回路の前記少なくともｎ個のＤＭＸ回路用ＴＦＴの１つは、前記第２ソースバスラインおよび前記第４ソースバスラインの間に配置されている、請求項７に記載のアクティブマトリクス基板。
  9. 　前記少なくともｎ個のＤＭＸ回路用ＴＦＴのそれぞれは、前記第１方向に配列され、かつ、互いに並列に接続された複数のＴＦＴを含む、請求項１から８のいずれかに記載のアクティブマトリクス基板。
  10. 　前記複数のＴＦＴの前記バックゲート電極は共通であり、前記基板の法線方向から見たとき、前記共通のバックゲート電極は、前記第１方向に延びている、請求項９に記載のアクティブマトリクス基板。
  11. 　前記複数の制御信号幹線は、ｎ本の第１制御信号幹線と、ｎ本の第２制御信号幹線とを含み、前記ｎ本の第１制御信号幹線のそれぞれには、前記ｎ本の第２制御信号幹線の１つと同じ制御信号が供給され、
    　前記複数の単位回路のうち一部の単位回路における前記ｎ本の制御信号枝線は、前記ｎ本の第１制御信号幹線と電気的に接続されており、他の一部の単位回路における前記ｎ本の制御信号枝線は、前記ｎ本の第２制御信号幹線と電気的に接続されている、請求項４から１０のいずれかに記載のアクティブマトリクス基板。
  12. 　前記半導体層は、酸化物半導体層である、請求項１から１１のいずれかに記載のアクティブマトリクス基板。
  13. 　前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項１２に記載のアクティブマトリクス基板。
  14. 　前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む、請求項１３に記載のアクティブマトリクス基板。
  15. 　複数の単位回路と、複数の制御信号幹線とを備えたデマルチプレクサ回路であって、
    　前記複数の単位回路のそれぞれは、複数のビデオ信号線のうちの１つのビデオ信号線から、ｎ本（ｎは２以上の整数）のソースバスラインへビデオ信号を分配し、
    　前記複数の単位回路のそれぞれは、少なくともｎ個のＤＭＸ回路用ＴＦＴと、前記１つのビデオ信号線に接続されたｎ本の分岐配線と、前記ｎ本のソースバスラインとを有し、
    　各ＤＭＸ回路用ＴＦＴは、下部ゲート電極と、前記下部ゲート電極の上にゲート絶縁層を介して配置された半導体層と、前記半導体層に電気的に接続されたソース電極およびドレイン電極と、前記半導体層上に絶縁膜を介して配置された上部ゲート電極とを有し、
    　前記上部ゲート電極および前記下部ゲート電極の一方は、前記複数の制御信号幹線の１つから制御信号が供給されるフロントゲート電極であり、他方は、前記制御信号とは異なる信号が供給されるバックゲート電極であり、
    　前記ドレイン電極は前記ｎ本のソースバスラインの１つに電気的に接続され、前記ソース電極は前記ｎ本の分岐配線の１つに電気的に接続され、前記バックゲート電極は前記１つのビデオ信号線に電気的に接続されている、デマルチプレクサ回路。
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