JP2012084572A - アクティブマトリクス基板及びその駆動方法 - Google Patents
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Abstract
【課題】高い画素開口率と、更に広いTFT製造プロセスマージン、小さな周辺回路レイアウト面積、長い寿命、のいずれかを実現するアクティブマトリクス基板を提供する。
【解決手段】基板上に、チャネル層と、ソース電極・ドレイン電極と、第1の絶縁層と、第1の電極と、を有し、第1の電極は第1の絶縁層を介してチャネル層と対向して設けられた画素薄膜トランジスタと、基板上に、チャネル層と、ソース電極・ドレイン電極と、第2の絶縁層と、第2の電極と、第3の絶縁層と、第3の電極と、を有し、第2の電極は第2の絶縁層を介してチャネル層と対向して設けられ、第3の電極は第3の絶縁層を介してチャネル層と対向して設けられた薄膜トランジスタと、を有することを特徴とするアクティブマトリクス基板。
【選択図】図1
【解決手段】基板上に、チャネル層と、ソース電極・ドレイン電極と、第1の絶縁層と、第1の電極と、を有し、第1の電極は第1の絶縁層を介してチャネル層と対向して設けられた画素薄膜トランジスタと、基板上に、チャネル層と、ソース電極・ドレイン電極と、第2の絶縁層と、第2の電極と、第3の絶縁層と、第3の電極と、を有し、第2の電極は第2の絶縁層を介してチャネル層と対向して設けられ、第3の電極は第3の絶縁層を介してチャネル層と対向して設けられた薄膜トランジスタと、を有することを特徴とするアクティブマトリクス基板。
【選択図】図1
Description
本発明は、周辺回路を一体形成するアクティブマトリクス基板及びその駆動方法に関する。
薄膜トランジスタ(TFT)を用いた表示装置において、低コスト化や高信頼性化のために、画素を駆動する回路(周辺回路)をアクティブマトリクス基板上に一体形成する要求が高まっている。例えば液晶ディスプレイ(LCD)のアクティブマトリクス基板では、低温ポリシリコンTFT(LTPS−TFT)を周辺回路とする構成が知られている。上記周辺回路はゲートドライバ・レベルシフタ・DC−DCコンバータ・デマルチプレクサ等を含む。非特許文献1には水素化アモルファスシリコンTFT(a−Si:H TFT)をシフトレジスタとする構成が開示されている。
TFTにはシングルゲート構造又はダブルゲート構造が用いられる。シングルゲートTFTは、ドレイン電極−ソース電極間の抵抗(チャネル抵抗)を制御する電極をチャネル層に対して下方(基板側)又は上方(基板の反対側)のみに有する。ダブルゲートTFTは、上記電極をチャネル層に対して下方及び上方の両側に有する。a−Si:H TFTにおいて、LCDの画素電極を利用してダブルゲート構造を形成することで、シングルゲート構造と比較して電流駆動力を高めることができる、或いはリーク電流を抑制できることが知られている。
また、近距離・遠距離均一性と電流駆動力を兼ね備える高性能なTFTとして、チャネル層に酸化物半導体薄膜を使用した酸化物TFTが近年注目を集めている。酸化物TFTにおいてもシングルゲート構造のみならずダブルゲート構造を用いることができる。ダブルゲート酸化物TFTにおいては、バックゲート電位を制御することで、TFTチャネル抵抗を幅広い範囲で調整できることが知られている。非特許文献2にはバックゲート電位を制御することで、ゲート電極側での閾値電圧を制御できることが開示されており、特許文献1には電気特性の不良を抑制できるダブルゲート酸化物TFTが開示されている。
B.−S.Bae et al.,IEEE Trans.Elec.Dev.,53(3),pp.494−498(2006).
H.Lim,et al., Appl.Phys.Lett., vol.93(6), p.063505 (2008).
従来、酸化物TFTによって周辺回路一体型アクティブマトリクス基板を構成する場合、設計及び製造工程管理の面から、アクティブマトリクス基板上の全てのTFTをシングルゲート構造又はダブルゲート構造のいずれかに統一することが好ましいとされていた。
しかし、画素領域において特許文献1及び非特許文献2のダブルゲート構造のTFTを導入すると、バックゲート電位を制御するための配線やコンタクトホールを画素領域に設ける必要が生じ、画素開口率が減少するという問題があった。
一方、周辺回路領域においてシングルゲート構造を導入すると以下(1)−(3)の問題があった。
(1)非特許文献1のシフトレジスタのチャネル抵抗の許容範囲は、TFTのドレインリーク電流(ゲート−ソース間電圧がゼロのときのドレイン−ソース間電流)が一定値以下であり、かつTFTが十分な電流駆動力を有するような範囲である。この範囲であればTFTを所望の周波数で正確に動作させることができる。しかし、シングルゲート酸化物TFTでは、製造プロセスパラメタのわずかな変動によりチャネル抵抗が変動し、上記範囲を越えることがある。即ち、TFTを正確に動作させるためのTFT製造プロセスマージンが狭い。
(2)LTPS−TFTによってアクティブマトリクス基板を構成する場合と比べて、酸化物TFTは電流駆動力が小さいため、周辺回路のレイアウト面積が増大する。
(3)TFTが劣化する(ゲート電圧を長期間印加することでチャネル抵抗が不可逆的に増加する)ため、周辺回路の寿命が短い。
そこで、本発明は、高い画素開口率を有し、更に(1)広いTFT製造プロセスマージン、(2)小さな周辺回路レイアウト面積、(3)周辺回路の長寿命化、のいずれかを兼ね備えるアクティブマトリクス基板及びその駆動方法を提供することを目的とする。
上記課題を解決するために、本発明は、基板上に画素が複数配置された画素領域と、該基板上に該画素を駆動する周辺回路が配置された周辺回路領域と、を有するアクティブマトリクス基板であって、前記画素領域は画素薄膜トランジスタを有しており、該画素薄膜トランジスタは、前記基板上に、半導体からなるチャネル層と、該チャネル層に接して設けられたソース電極・ドレイン電極と、第1の絶縁層と、第1の電極と、を有し、該第1の電極が該第1の絶縁層により、該チャネル層及び該ソース電極・ドレイン電極と隔てられ、かつ該チャネル層と対向して設けられ、前記周辺回路領域は薄膜トランジスタを有しており、該薄膜トランジスタは、前記基板上に、半導体からなるチャネル層と、該チャネル層に接して設けられたソース電極・ドレイン電極と、第2の絶縁層と、第2の電極と、第3の絶縁層と、第3の電極と、を有し、該第2の電極が該第2の絶縁層により、該チャネル層の上方と下方のうちの一方の側で該チャネル層及び該ソース電極・ドレイン電極と隔てられ、かつ該チャネル層と対向して設けられ、該第3の電極が該第3の絶縁層により、該チャネル層の上方と下方のうちの他方の側で該チャネル層及び該ソース電極・ドレイン電極と隔てられ、かつ該チャネル層と対向して設けられていることを特徴とするアクティブマトリクス基板を提供するものである。
また、本発明は、基板上に画素が複数配置された画素領域と、該基板上に該画素を駆動する周辺回路が配置された周辺回路領域と、を有し、前記画素領域は画素薄膜トランジスタを有しており、該画素薄膜トランジスタは、前記基板上に、半導体からなるチャネル層と、該チャネル層に接して設けられたソース電極・ドレイン電極と、第1の絶縁層と、第1の電極と、を有し、該第1の電極が該第1の絶縁層により、該チャネル層及び該ソース電極・ドレイン電極と隔てられ、かつ該チャネル層と対向して設けられ、前記周辺回路領域は薄膜トランジスタを有しており、該薄膜トランジスタは、前記基板上に、半導体からなるチャネル層と、該チャネル層に接して設けられたソース電極・ドレイン電極と、第2の絶縁層と、第2の電極と、第3の絶縁層と、第3の電極と、を有し、該第2の電極が該第2の絶縁層により、該チャネル層の上方と下方のうちの一方の側で該チャネル層及び該ソース電極・ドレイン電極と隔てられ、かつ該チャネル層と対向して設けられ、該第3の電極が該第3の絶縁層により、該チャネル層の上方と下方のうちの他方の側で該チャネル層及び該ソース電極・ドレイン電極と隔てられ、かつ該チャネル層と対向して設けられているアクティブマトリクス基板の駆動方法であって、該第3の電極に電圧を印加して、該薄膜トランジスタのチャネル抵抗を増加又は減少させることを特徴とするアクティブマトリクス基板の駆動方法を提供するものである。
本発明によれば、高い画素開口率を維持しながら、製造プロセスマージンを拡大すること、又は周辺回路レイアウト面積を縮小すること、若しくは周辺回路の寿命を延長することができる。
本発明は、基板上に画素がマトリクス状に複数配置された画素領域と、基板上に画素を駆動する周辺回路が配置された周辺回路領域とを有するアクティブマトリクス基板である。画素領域は画素薄膜トランジスタ(画素TFT)を有し、周辺回路領域は薄膜トランジスタ(TFT(周辺回路TFTともいう))を有する。
本発明の骨子は、画素領域の各画素に配置される画素TFTにシングルゲート構造を用い、周辺回路領域に配置される周辺回路TFTにダブルゲート構造を用いることである。
これにより、画素領域では配線やコンタクトホールの数が少なくなり、高い画素開口率を維持することができる。
周辺回路領域では例えば以下の方法でTFTのチャネル抵抗を調節することができる。一つ目の方法は、TFTのドレインリーク電流や閾値電圧が所望の範囲に収まるようにチャネル抵抗を調節する方法である。これにより、TFTの製造プロセスパラメタの変動に起因するチャネル抵抗の変動を補償し、製造プロセスマージンを拡大することができる。二つ目の方法は、実効的な電流駆動力を大きくする、或いはTFTの劣化を補償するようにチャネル抵抗を調節する方法である。これにより、周辺回路のレイアウト面積を縮小する、或いは周辺回路の寿命を延長することが可能となる。
図1は本発明のアクティブマトリクス基板の一例を示す断面図である。以下、本発明に用いられる要素について詳細に説明する。
(TFT構造について)
画素TFTはシングルゲート構造であり、基板上に、半導体からなるチャネル層(半導体層)と、ソース電極・ドレイン電極と、第1の絶縁層と、ゲート電極として機能する第1の電極とを有している。ソース電極・ドレイン電極はチャネル層に接している。第1の電極は第1の絶縁層により、チャネル層及びソース電極・ドレイン電極と隔てられ(電気的に絶縁され)、かつチャネル層と対向して設けられている。第1の電極はチャネル層に対し下方にあっても上方にあっても良い。
画素TFTはシングルゲート構造であり、基板上に、半導体からなるチャネル層(半導体層)と、ソース電極・ドレイン電極と、第1の絶縁層と、ゲート電極として機能する第1の電極とを有している。ソース電極・ドレイン電極はチャネル層に接している。第1の電極は第1の絶縁層により、チャネル層及びソース電極・ドレイン電極と隔てられ(電気的に絶縁され)、かつチャネル層と対向して設けられている。第1の電極はチャネル層に対し下方にあっても上方にあっても良い。
また、画素TFTは遮光層を備えていても良い。特に遮光層をフローティング電位とする場合、画素領域に配線やコンタクトホールを設ける必要がなくなり、高い開口率を維持できるため、本発明の効果を損なわない。
周辺回路TFTはダブルゲート構造であり、半導体からなるチャネル層(半導体層)と、ソース電極・ドレイン電極と、第2の絶縁層と、ゲート電極として機能する第2の電極と、第3の絶縁層と、ゲート電極として機能する第3の電極とを有している。ソース電極・ドレイン電極はチャネル層に接している。
第2の電極は第2の絶縁層により、チャネル層の上方と下方のうちの一方の側でチャネル層及びソース電極・ドレイン電極と隔てられ(電気的に絶縁され)、かつチャネル層と対向して設けられている。第3の電極は第3の絶縁層により、チャネル層の上方と下方のうちの他方の側でチャネル層及びソース電極・ドレイン電極と隔てられ(電気的に絶縁され)、かつチャネル層と対向して設けられている。
第2の電極・第3の電極はチャネル層に対しどちらが下方にあっても良い。即ち、基板側から第2の電極―第2の絶縁層―チャネル層―第3の絶縁層―第3の電極の順に積層されていても良いし、基板側から第3の電極―第3の絶縁層―チャネル層―第2の絶縁層―第2の電極の順に積層されていても良い。第2の電極・第3の電極は構造上互いに区別できないことがあるが、本発明では周辺回路TFTのチャネル抵抗を主に制御する機能を有する電極が第2の電極であるとする。これに対し第3の電極は周辺回路TFTのチャネル抵抗を補助的に調整する。
n型TFTを例にとり、図2を参照して第3の電極の機能を説明する。ソース電極及び第3の電極を接地し、ドレイン電極に正の一定電圧を印加して第2の電極の電圧を掃引しながらドレイン−ソース間電流を測定すると、ドレイン−ソース間電流は図2(a)の実線で示す電流となる。次に、第3の電極に負の電圧を印加して同様の測定を行うと、ドレイン−ソース間電流は図2(a)の破線で示す電流となるため、第3の電極を接地した場合と比べてチャネル抵抗を増加させることができる。この場合、第3の電極に印加する電圧の絶対値が大きいほどチャネル抵抗を増加させる効果が大きい。
一方、第3の電極に正の電圧を印加して同様の測定を行うと、ドレイン−ソース間電流は図2(b)の破線で示す電流となるため、第3の電極を接地した場合と比べてチャネル抵抗を減少させることができる。この場合、第3の電極に印加する電圧が大きいほどチャネル抵抗を減少させる効果が大きい。
これらの駆動方法を適宜用いることで、閾値電圧やドレインリーク電流を調節することができるため、TFT製造プロセスマージンを拡大することができる。また、複数の周辺回路TFTの第3の電極が互いに電気的に接続されている場合には、これらの第3の電極に電圧を印加することにより複数の周辺回路TFTのチャネル抵抗を同時に調整することができる点でより好ましい。p型TFTの場合には各電圧の符号を変えれば上記の説明が成り立つ。
第3の電極による上記変調効果を十分に得るためには、第2の絶縁層の容量C2に対する第3の絶縁層の容量C3の比がある程度以上大きくなるように、各層の構成材料や膜厚を選択することが好ましい。例えばソース電極を接地した場合、第2の電極における閾値電圧V2thは、第3の電極に印加する電圧V3により下記のとおりに変調される。
V2th−V2th0=−(C3/C2)V3 ・・・(a)
V2th−V2th0=−(C3/C2)V3 ・・・(a)
V2th0はV3=0のときのV2thの値であり、真空の誘電率ε0、絶縁層の比誘電率εr、絶縁層の膜厚dを用いて各絶縁層の容量C=ε0×εr/dと定義する。通常の表示装置に用いられるアクティブマトリクス基板では10V程度の電源電圧が利用できるため、この電圧によって1Vの閾値電圧変調を得るためには(C3/C2)≧0.1でなければならない。外部からのノイズによる誤動作等が起こらない範囲であればC3/C2の値に上限はない。0.1より大きな値を用いることで、上記変調効果がより大きくなり好ましい。
In,Ga,Znのいずれかを主成分に含む酸化物等のn型酸化物半導体を画素TFTのチャネル層及び周辺回路TFTのチャネル層に用いると、例えば第3の電極に大きな負の電圧を印加して半導体層を空乏化させても正孔の蓄積が起こらない。よって、チャネル層がa−Si:HやLTPSである場合と比較して上記(a)式が成立する電圧範囲が広い。即ち、TFTの閾値電圧又はチャネル抵抗を広い範囲にわたって調節することができ、より好ましい。
(層間絶縁層について)
層間絶縁層とは、ソース電極・ドレイン電極の上方に導電材料を形成する場合、ソース電極・ドレイン電極と導電材料とが他の電極と接触導通することを避けるために、ソース電極・ドレイン電極と導電材料との間に挿入される絶縁層である。SiOx、SiNx、SiOxNy等の無機絶縁材料や、アクリルやポリイミド等の高分子絶縁材料、及びこれらの積層膜等を用いることができる。
層間絶縁層とは、ソース電極・ドレイン電極の上方に導電材料を形成する場合、ソース電極・ドレイン電極と導電材料とが他の電極と接触導通することを避けるために、ソース電極・ドレイン電極と導電材料との間に挿入される絶縁層である。SiOx、SiNx、SiOxNy等の無機絶縁材料や、アクリルやポリイミド等の高分子絶縁材料、及びこれらの積層膜等を用いることができる。
(電圧保持容量について)
電圧保持容量とは、画素TFTのソース電極に接続された第4の電極と、外部電源に接続された第5の電極とで構成される静電容量である。第4の電極・第5の電極のうちの少なくとも一方は層間絶縁層の上方に配置されている。第4の電極・第5の電極は平行平板キャパシタのように絶縁体を挟んで互いに基板法線方向に対向配置させることができる。或いは、第4の電極・第5の電極はくし歯等の形状に形成し互いに略基板面内方向に対向配置させても良い。
電圧保持容量とは、画素TFTのソース電極に接続された第4の電極と、外部電源に接続された第5の電極とで構成される静電容量である。第4の電極・第5の電極のうちの少なくとも一方は層間絶縁層の上方に配置されている。第4の電極・第5の電極は平行平板キャパシタのように絶縁体を挟んで互いに基板法線方向に対向配置させることができる。或いは、第4の電極・第5の電極はくし歯等の形状に形成し互いに略基板面内方向に対向配置させても良い。
前者の例は実施例1乃至5で後述するが、TN(Twisted nematic)−LCD、VA(Vertical Alignment)−LCD、IPS(In−plane switching)−LCDや反射型電子ペーパ等における蓄積容量である。後者の例は実施例6で後述するが、一部のIPS−LCDにおける画素電極と共通電極とが形成する画素容量である。この場合、両電極は基板に対して必ずしも同一面上になくても良い。
(周辺回路について)
周辺回路は画素TFTに電流や電圧を印加して画素を駆動するだけでなく、そのための制御信号を生成したり、電流又は電圧情報を保持したりする機能を有していても良い。具体的には、ゲートドライバ・シフトレジスタ・レベルシフタ・DC−DCコンバータ・バッファ・デマルチプレクサ・メモリ等を備えることができる。
周辺回路は画素TFTに電流や電圧を印加して画素を駆動するだけでなく、そのための制御信号を生成したり、電流又は電圧情報を保持したりする機能を有していても良い。具体的には、ゲートドライバ・シフトレジスタ・レベルシフタ・DC−DCコンバータ・バッファ・デマルチプレクサ・メモリ等を備えることができる。
[実施例1]
図1(a)は本発明を適用できるTN−LCDのアクティブマトリクス基板及びその対向基板(アクティブマトリクス基板と対向する基板)の断面図であり、図3は同アクティブマトリクス基板の平面図である。
図1(a)は本発明を適用できるTN−LCDのアクティブマトリクス基板及びその対向基板(アクティブマトリクス基板と対向する基板)の断面図であり、図3は同アクティブマトリクス基板の平面図である。
アクティブマトリクス基板1は、複数の画素209が基板100上に配置された画素領域210と、複数の画素209を駆動する周辺回路が基板100上に配置された周辺回路領域310とを有する。画素領域210は画素TFT200を有し、周辺回路領域310は周辺回路TFT300・300’を有する。画素209は電圧保持容量109を有する。画素209の一部はアクティブマトリクス基板1だけでなく対向基板110に形成されていても良く、本実施例では電圧保持容量109はアクティブマトリクス基板1に形成された第4の電極101と対向基板110に形成された第5の電極111とを含む。
アクティブマトリクス基板1の構造についてより詳細に説明する。図1(b)は図1(a)のアクティブマトリクス基板1の周辺回路領域310と画素領域210の一部である画素209を抽出した部分図である。
基板100上に第3の電極305・305’が配置されている。これらの上に絶縁層403を介してドレイン電極203・303・303’及びソース電極204・304・304’が配置されている。これらの上にソース電極・ドレイン電極に接して半導体からなるチャネル層201・301・301’が配置されている。これらの上に絶縁層402を介して第1の電極202、第2の電極302・302’が配置されている。これらの上方にソース電極204と電気的に接続された第4の電極101が、絶縁層401を介して配置されている。
第1の絶縁層208及び第2の絶縁層308・308’は絶縁層402からなり、第3の絶縁層309・309’は絶縁層403からなる。
本実施例では、画素TFT200及び周辺回路TFT300・300’はいずれもトップゲート・ボトムコンタクト構造としたが、任意の構造のTFTを用いることができる。即ち、第1の電極及び第2の電極がチャネル層の下方にあっても上方にあっても良いし、ソース電極・ドレイン電極がチャネル層に接する位置も問わない。具体的には、トップゲート構造・ボトムゲート構造のいずれを用いても良いし、またトップコンタクト構造・ボトムコンタクト構造・コプレーナ構造のいずれを用いても良い。
周辺回路TFT300・300’は公知の周辺回路の一部である。本実施例では周辺回路が図4のシフトレジスタを含んでいる。但し、周辺回路に用いられるシフトレジスタは図4の回路に限定されるわけではない。図4の回路は非特許文献2に記載のシフトレジスタと類似の回路であるが、全てのTFTが第2の電極及び第3の電極を有する点、及び全ての第3の電極が共通電位Vbに接続されている点が非特許文献2に記載のシフトレジスタと異なる。図4の回路は相補クロックCLK1、CLK2及びスタートパルスVstartの供給によって非特許文献2と同様の動作を行う。
図5は本実施例においてドレイン−ソース間に一定電圧(+0.1V)を印加した場合の周辺回路TFTの伝達特性である。ドレイン−ソース間電流はチャネル幅/チャネル長比(W/L)によって規格化して示してある。図4の回路を電源電圧+12V・動作周波数60Hzで動作させるためには、周辺回路TFTのドレインリーク電流が2×10-8A・(W/L)-1以下でなければならない。また、図4のキャパシタの容量を14.4pFから0.5pFに小さくしてレイアウト面積を削減するためには、ドレインリーク電流を8×10-9A・(W/L)-1程度以下とすることが好ましい。
TFT製造プロセスの変動によって周辺回路TFTのチャネル抵抗が低下すると、周辺回路TFTのドレインリーク電流が上記の許容値を越えてしまうことがある。例えば第3の電極を接地した状態での周辺回路TFTの伝達特性が図5の実線になったとすると、ドレインリーク電流は3×10-8A・(W/L)-1となり図4の回路は正常に動作しない。
周辺回路TFTのチャネル抵抗は、第3の電極の電位を減少させていくと単調に増加していく。このため、第3の電極−ソース間に−1.7Vの電圧を印加すると周辺回路TFTの伝達特性は図5の点線となりドレインリーク電流が2×10-8A・(W/L)-1となる。これは図4の回路はVb=−1.7(V)とすれば正常に動作することを意味する。
更に第3の電極−ソース間に−5.7Vの電圧を印加すると、周辺回路TFTの伝達特性は図5の破線となりドレインリーク電流は8×10-9A・(W/L)-1以下となる。即ち、図4の回路においてVb=−5.7(V)とすれば、図4の回路のキャパシタ容量を小さくすることができる。
第3の電極−ソース間に−5.7Vよりも負の電圧を印加することで、ドレインリーク電流を更に小さくすることができる。但し、第3の電極−ソース間に−53Vの電圧を印加すると、周辺回路TFTの伝達特性は図5の一点鎖線となる。図4の回路においてVb=−53Vとすると、オン状態(例えば第2の電極−ソース間電圧=+12(V)の状態)における電流駆動力が不足し、回路が正常に動作しない。
以上より、図4の回路が正常に動作するのは−53(V)<Vb≦−1.7(V)の範囲であり、第3の電極−ソース間にこの範囲で電圧を印加して周辺回路TFTのチャネル抵抗を増加させることにより本発明の効果が得られる。
上記と類似の議論は、図4以外の任意の周辺回路についても成立する。この場合、周辺回路が正常に動作する第3の電極の電圧範囲は、(1)周辺回路TFTのドレインリーク電流の許容値及びオン状態電流駆動力の許容値、(2)周辺回路TFTの伝達特性、(3)上記(a)式における係数(C3/C2)に依存して変化する。
本実施例により、下記比較例1よりも高い画素開口率を維持しながら、TFT製造プロセスマージンを拡大することができる。
[比較例1]
本比較例は実施例1において、周辺回路TFT300における第3の電極305に相当する電極が画素TFT200にも備わっている構成とする。この電極の電位を制御するためには、この電極を(1)画素領域を横切って延在する電源配線(図1に不図示)、(2)画素TFTのドレイン電極203又はソース電極204、のいずれかと接続する必要がある。(1)の場合、画素領域に配線が増加することになり、画素開口率が低下する。(2)の場合、画素領域にコンタクトホールを設けなければならず、やはり画素開口率が低下する。従って、実施例1は本比較例よりも画素開口率が大きい。
本比較例は実施例1において、周辺回路TFT300における第3の電極305に相当する電極が画素TFT200にも備わっている構成とする。この電極の電位を制御するためには、この電極を(1)画素領域を横切って延在する電源配線(図1に不図示)、(2)画素TFTのドレイン電極203又はソース電極204、のいずれかと接続する必要がある。(1)の場合、画素領域に配線が増加することになり、画素開口率が低下する。(2)の場合、画素領域にコンタクトホールを設けなければならず、やはり画素開口率が低下する。従って、実施例1は本比較例よりも画素開口率が大きい。
[実施例2]
本実施例は実施例1を変形した例である。実施例1との一つ目の違いは第3の電極−ソース間に印加する電圧が実施例1と逆符号であることである。この場合、第3の電極を接地したときと比較して実効的な電流駆動力が大きくなる。実施例1との二つ目の違いは周辺回路が図4のシフトレジスタではなく図6のシフトレジスタを含むことである。図6のシフトレジスタは図4のシフトレジスタに対して全てのTFTのチャネル幅が半分になっている。
本実施例は実施例1を変形した例である。実施例1との一つ目の違いは第3の電極−ソース間に印加する電圧が実施例1と逆符号であることである。この場合、第3の電極を接地したときと比較して実効的な電流駆動力が大きくなる。実施例1との二つ目の違いは周辺回路が図4のシフトレジスタではなく図6のシフトレジスタを含むことである。図6のシフトレジスタは図4のシフトレジスタに対して全てのTFTのチャネル幅が半分になっている。
図7は本実施例においてドレイン−ソース間に一定電圧(+0.1V)を印加した場合の周辺回路TFTの伝達特性である。図7の実線は図6の回路におけるTFTをW/L=5(μm)/5(μm)とし、第3の電極を接地して測定した伝達特性である。TFT製造プロセス条件が実施例1とは異なるため、Vb=0(V)でも図6の回路が正常に動作する。
この状態において第3の電極−ソース間に正の電圧を印加することで、周辺回路TFTの実効的な電流駆動力を大きくし、図4の回路と同等のドレイン−ソース電流を得ることができる。例えば第3の電極−ソース間に+20Vの電圧を印加することで、周辺回路TFTの伝達特性は図7の点線となる。
比較のために、W/L=10(μm)/5(μm)のTFTにおいて第3の電極を接地して測定した伝達特性を図7の破線で示す。第2の電極−ソース間電圧=+12Vのときの両者のチャネル抵抗が等しいことが分かる。即ち、図6の回路においてVb=+20(V)とすることで、全てのTFTのレイアウト面積を図4の回路のほぼ1/2倍としながら、図4の回路と同等の回路動作を実現できる。また、Vbに印加する電圧を調節することで、レイアウト面積を所望の程度だけ縮小することができる。
本実施例においては、Vb>0(V)かつ周辺回路が正常に動作する範囲であればいかなるVbの値においても本発明の効果を得ることができる。TFTの電気的安定性及びチャネル抵抗制御の容易性を考慮すると、第3の絶縁層−チャネル層界面に伝導チャネルが生成しない範囲にVbの値を限定することが好ましい。
本実施例により、高い画素開口率を維持しながら、周辺回路のレイアウト面積を縮小することができる。
[実施例3]
本実施例は実施例1を変形した例である。実施例2と同様、第3の電極−ソース間に印加する電圧が実施例1と逆符号である。周辺回路は実施例1と同様、図4のシフトレジスタを含んでいる。
本実施例は実施例1を変形した例である。実施例2と同様、第3の電極−ソース間に印加する電圧が実施例1と逆符号である。周辺回路は実施例1と同様、図4のシフトレジスタを含んでいる。
図8は本実施例においてドレイン−ソース間に一定電圧(+0.1V)を印加した場合の周辺回路TFTの伝達特性である。図8の実線は図4の回路作製直後の周辺回路TFTにおいて、第3の電極を接地して測定した伝達特性である。TFT製造プロセス条件が実施例1とは異なるため、回路作製直後においては、Vb=0(V)でも図4の回路が正常に動作する。
図4の回路を長期間にわたり動作させると、周辺回路TFTが劣化し、その伝達特性が図8の点線になる。このとき、オン状態における電流駆動力が不足しているため図4の回路は正常に動作しない。即ち、Vb=0(V)とした場合、図4の回路は寿命を迎えている。
この状態においてVb>0(V)とすることで、周辺回路TFTの劣化を補償し、図4の回路は再び正常に動作するようになる。例えばVb=+40(V)とすることで、周辺回路TFTの伝達特性を図8の破線の伝達特性にまで回復させることができ、図4の回路の寿命を延長することができる。周辺回路TFTの劣化の程度が上記と異なっていても、上記と同様にVbの電位を適宜調節することで、周辺回路TFTの劣化を所望の程度だけ補償することができる。Vbの適切な範囲については実施例2と同様である。
本実施例により、高い画素開口率を維持しながら、周辺回路の寿命を延長することができる。
[実施例4]
図9(a)は本発明を適用できるIPS−LCDのアクティブマトリクス基板及びその対向基板(アクティブマトリクス基板と対向する基板)の断面図であり、図2は同アクティブマトリクス基板の平面図である。アクティブマトリクス基板1は、複数の画素209が基板100上に配置された画素領域210と、複数の画素209を駆動する周辺回路が基板100上に配置された周辺回路領域310とを有する。画素領域210は画素TFT200を有し、周辺回路領域310は周辺回路TFT300・300’を有する。画素209は電圧保持容量109を有する。
図9(a)は本発明を適用できるIPS−LCDのアクティブマトリクス基板及びその対向基板(アクティブマトリクス基板と対向する基板)の断面図であり、図2は同アクティブマトリクス基板の平面図である。アクティブマトリクス基板1は、複数の画素209が基板100上に配置された画素領域210と、複数の画素209を駆動する周辺回路が基板100上に配置された周辺回路領域310とを有する。画素領域210は画素TFT200を有し、周辺回路領域310は周辺回路TFT300・300’を有する。画素209は電圧保持容量109を有する。
アクティブマトリクス基板1の構造についてより詳細に説明する。図9(b)は図9(a)のアクティブマトリクス基板1の周辺回路領域310と画素領域210の一部である画素209を抽出した部分図である。
基板100上に第1の電極202及び第2の電極302・302’が配置されている。これらの上に絶縁層403を介して半導体からなるチャネル層201・301・301’が配置されている。これらのチャネル層はIn・Ga・Znを主成分に含む酸化物半導体により形成されている。これらの上にチャネル層201・301・301’と電気的にそれぞれ接続されたドレイン電極203・303・303’及びソース電極204・304・304’が、絶縁層402を介して配置されている。
チャネル層201の上方には絶縁層401が配置され、更にその上の少なくとも一部の領域に平坦化層400が配置されている。平坦化層400の上に第5の電極111が配置されている。その上にソース電極204と電気的に接続された第4の電極101が、絶縁層404を介して配置されている。
電圧保持容量109は第4の電極101と第5の電極111とが基板法線方向に対向して構成される平行平板キャパシタである。一方、チャネル層301・301’の上方には絶縁層401を介して第3の電極305・305’が配置されている。チャネル層301・301’と、第3の電極305・305’が対向する部分には平坦化層400がない。
第3の電極305・305’は互いに一体形成されているため電気的にも互いに接続されている。これらは第5の電極111と同一の導電材料で形成され、電圧印加手段となる不図示の電源に接続されている。第1の絶縁層208及び第2の絶縁層308・308’は絶縁層403からなる。第3の絶縁層309・309’は絶縁層402及び絶縁層401の積層膜からなる。また、平坦化層400と絶縁層401を併せて層間絶縁層410と定義する。
本実施例では、画素TFT200及び周辺回路TFT300・300’はいずれもボトムゲート・コプレーナ構造としたが、第1の電極及び第2の電極がチャネル層に対して下方にある任意の構造のTFTを用いることができる。
画素領域210における層間絶縁層410の厚さは、下地の凹凸を十分に吸収する厚さが必要である。厚さは不均一でも良いが、画素TFTのチャネル層201上方における厚さを代表値とする。
周辺回路領域310の少なくとも一部の領域、特に第3の絶縁層309・309’と周辺回路TFTのチャネル層301・301’とが対向する領域における層間絶縁層410の厚さが、その画素領域210における厚さよりも薄ければ、本発明の効果が得られる。このため、本実施例のように層間絶縁層410の一部である平坦化層400を画素領域210のみに形成されるようパターニングすることが好ましい。或いは、周辺回路領域310の一部において平坦化層400を初めから形成しないことも好ましい。
以上は、平坦化層400を感光性ポリイミド等の高分子材料で構成することにより実現できる。本実施例では、平坦化層400の膜厚を2.5μm、容量をC=1.2(nF・cm-2)とする。
絶縁層401・402・403としては、PECVD法で形成したSiOx・SiNx・SiOxNy等の無機薄膜や、これらの積層膜を選択することができる。ここで、絶縁層403の膜厚を200nm、絶縁層402及び絶縁層401の積層膜の膜厚を合計900nm程度とする。第1の絶縁層208及び第2の絶縁層308・308’の容量はC1=C2=18.6(nF・cm-2)とし、第3の絶縁層309・309’の容量はC3=4.3(nF・cm-2)とする。このとき第2の絶縁層の容量に対する第3の絶縁層の容量の比は、C3/C2=0.23である。
本実施例では、実施例1により得られる効果に加え、更に下記の効果が得られる。
ア)第3の絶縁層の容量が第2の絶縁層の容量の10分の1以上であるため、第3の電極電圧による周辺回路TFTのチャネル抵抗変調の効果が十分に得られる。
イ)周辺回路領域の少なくとも一部の領域における層間絶縁層が、画素領域の少なくとも一部における層間絶縁層より薄い。よって、第3の絶縁層の容量を大きくすることが容易である。
ウ)複数の周辺回路TFTの第3の電極が互いに電気的に接続されており、第3の電極に電圧を印加する手段を有するため、実施例1乃至3に記載した電圧印加方法等により複数の周辺回路TFTのチャネル抵抗を同時に調整することができる。
エ)上記電気的接続が、電圧保持容量を構成する電極と同一の導電材料によって行われているため、電気的接続と電圧保持容量の電極とを個別の材料で形成する場合と比べて製造プロセスステップ数を削減することができる。
オ)複数の周辺回路TFTの第3の電極が、電圧保持容量を構成する電極と同一の導電材料からなるため、製造プロセスステップ数を更に削減することができる。
カ)画素TFT及び周辺回路TFTの各チャネル層が、ともにIn・Ga・Znを主成分に含む酸化物半導体であるため、周辺回路TFTのチャネル抵抗を広い範囲にわたって調節することができる。
[比較例2]
本比較例は実施例4において、平坦化層400が、画素領域210での厚さと等しい厚さで第3の電極305・305’の下部にまで延在している構成とする。第3の電極305・305’とチャネル層301・301’との対向間隔が、平坦化層400の厚さだけ増加する。第3の絶縁層の容量は
C3=(4.3×1.2)/(4.3+1.2)=0.94(nF・cm-2)
となり、第2の絶縁層の容量に対する第3の絶縁層の容量の比はC3/C2=0.050となる。従って、第3の電極電圧による周辺回路TFTのチャネル抵抗変調の効果が十分に得られない。
本比較例は実施例4において、平坦化層400が、画素領域210での厚さと等しい厚さで第3の電極305・305’の下部にまで延在している構成とする。第3の電極305・305’とチャネル層301・301’との対向間隔が、平坦化層400の厚さだけ増加する。第3の絶縁層の容量は
C3=(4.3×1.2)/(4.3+1.2)=0.94(nF・cm-2)
となり、第2の絶縁層の容量に対する第3の絶縁層の容量の比はC3/C2=0.050となる。従って、第3の電極電圧による周辺回路TFTのチャネル抵抗変調の効果が十分に得られない。
[実施例5]
本実施例は実施例4を更に改良した例である。図10は、図9(b)に対応する本実施例の断面図である。
本実施例は実施例4を更に改良した例である。図10は、図9(b)に対応する本実施例の断面図である。
実施例4との違いは下記のとおりである。第3の電極305・305’は、ソース電極304・304’又はドレイン電極303・303’と同一の材料で構成される。また、第3の電極305・305’が、絶縁層401に設けたコンタクトホールを介し、第5の電極111と同一の材料からなる配線層112によって互いに電気的に接続されている。よって、この部分の層間絶縁層410の厚さはゼロとみなせ、第3の絶縁層309・309’は絶縁層402のみからなる。なお、実施例4と同様、第3の電極305・305’はともに不図示の電源に接続されている。
ここで、絶縁層402をSiOx及びSiOxNy膜の積層膜(膜厚合計600nm)とし、第3の絶縁層の容量をC3=6.4(nF・cm-2)であるとする。第2の絶縁層の容量に対する前記第3の絶縁層の容量の比は、C3/C2=0.34である。
第3の電極305・305’とチャネル層301・301’との対向間隔が実施例4よりも小さいため、第2の絶縁層の容量に対する第3の絶縁層の容量の比が実施例4よりも更に大きくなる。よって、第3の電極の電圧による周辺回路TFTのチャネル抵抗変調の効果が大きくなる。
[実施例6]
本実施例は実施例4を変形した例である。図11は、図9(a)に対応する本実施例の断面図であり、不図示の画素領域210に含まれる1つの画素209のみを示している。
本実施例は実施例4を変形した例である。図11は、図9(a)に対応する本実施例の断面図であり、不図示の画素領域210に含まれる1つの画素209のみを示している。
実施例4との違いは下記のとおりである。画素TFT200及び周辺回路TFT300・300’が、ボトムゲート・トップコンタクト構造であり、実施例4での絶縁層402に相当する絶縁層を有していない。第4の電極101は平坦化層400の上に配置される一方、第5の電極111は平坦化層400よりも下方の任意の高さに配置され、本実施例では基板100上に配置されている。第4の電極101及び第5の電極111はくし歯状やスリット状等にパターニングされており、これらが略基板面内方向に対向して電圧保持容量109を構成する。
第4の電極101又は第5の電極111のうち少なくとも一方の面積を基板面内方向に拡張することもできる。この場合の電圧保持容量109は、実施例1乃至5と同様、基板法線方向に対向して構成される平行平板キャパシタとなる。
第3の電極305・305’は互いに一体形成されているため電気的にも互いに接続されている。また、第3の電極305・305’を、第5の電極111ではなく第4の電極101と同時に形成しているため、実施例4と同等の効果が得られる。
1:アクティブマトリクス基板、100:基板、101:第4の電極、109:電圧保持容量、111:第5の電極、200:画素TFT、201、301、301’:チャネル層、202:第1の電極、203、303、303’:ドレイン電極、204、304、304’:ソース電極、208:第1の絶縁層、209:画素、210:画素領域、300、300’:周辺回路TFT、302、302’:第2の電極、305、305’:第3の電極、308、308’:第2の絶縁層、309、309’:第3の絶縁層、310:周辺回路領域、410:層間絶縁層
Claims (9)
- 基板上に画素が複数配置された画素領域と、該基板上に該画素を駆動する周辺回路が配置された周辺回路領域と、を有するアクティブマトリクス基板であって、
前記画素領域は画素薄膜トランジスタを有しており、
該画素薄膜トランジスタは、前記基板上に、半導体からなるチャネル層と、該チャネル層に接して設けられたソース電極・ドレイン電極と、第1の絶縁層と、第1の電極と、を有し、
該第1の電極が該第1の絶縁層により、該チャネル層及び該ソース電極・ドレイン電極と隔てられ、かつ該チャネル層と対向して設けられ、
前記周辺回路領域は薄膜トランジスタを有しており、
該薄膜トランジスタは、前記基板上に、半導体からなるチャネル層と、該チャネル層に接して設けられたソース電極・ドレイン電極と、第2の絶縁層と、第2の電極と、第3の絶縁層と、第3の電極と、を有し、
該第2の電極が該第2の絶縁層により、該チャネル層の上方と下方のうちの一方の側で該チャネル層及び該ソース電極・ドレイン電極と隔てられ、かつ該チャネル層と対向して設けられ、
該第3の電極が該第3の絶縁層により、該チャネル層の上方と下方のうちの他方の側で該チャネル層及び該ソース電極・ドレイン電極と隔てられ、かつ該チャネル層と対向して設けられていることを特徴とするアクティブマトリクス基板。 - 前記第3の絶縁層の容量が、前記第2の絶縁層の容量の10分の1以上であることを特徴とする請求項1に記載のアクティブマトリクス基板。
- 前記アクティブマトリクス基板が、前記画素薄膜トランジスタのソース電極・ドレイン電極及び前記薄膜トランジスタのソース電極・ドレイン電極の上方に層間絶縁層を有し、
前記画素が、前記画素薄膜トランジスタのソース電極に電気的に接続された第4の電極と、該第4の電極と対向する第5の電極と、で構成される電圧保持容量を有し、
該第4の電極又は該第5の電極の少なくとも一方が該層間絶縁層の上方に配置され、
前記周辺回路領域の少なくとも一部の領域における該層間絶縁層が、前記画素領域の少なくとも一部における該層間絶縁層より薄いことを特徴とする請求項1又は2に記載のアクティブマトリクス基板。 - 複数の前記薄膜トランジスタの第3の電極が互いに電気的に接続されていることを特徴とする請求項1乃至3のいずれか1項に記載のアクティブマトリクス基板。
- 複数の前記薄膜トランジスタの第3の電極が、前記第4の電極又は第5の電極のいずれかと同一の導電材料によって、互いに電気的に接続されることを特徴とする請求項3に記載のアクティブマトリクス基板。
- 前記第3の電極が、前記第4の電極又は第5の電極のいずれかと同一の導電材料からなることを特徴とする請求項5に記載のアクティブマトリクス基板。
- 前記第3の電極が、前記薄膜トランジスタのソース電極又はドレイン電極と同一の導電材料からなることを特徴とする請求項5に記載のアクティブマトリクス基板。
- 前記画素薄膜トランジスタのチャネル層と、前記薄膜トランジスタのチャネル層とが、ともにIn,Ga,Znのいずれかを主成分に含む酸化物半導体であることを特徴とする請求項1乃至7のいずれか1項に記載のアクティブマトリクス基板。
- 基板上に画素が複数配置された画素領域と、該基板上に該画素を駆動する周辺回路が配置された周辺回路領域と、を有し、
前記画素領域は画素薄膜トランジスタを有しており、
該画素薄膜トランジスタは、前記基板上に、半導体からなるチャネル層と、該チャネル層に接して設けられたソース電極・ドレイン電極と、第1の絶縁層と、第1の電極と、を有し、
該第1の電極が該第1の絶縁層により、該チャネル層及び該ソース電極・ドレイン電極と隔てられ、かつ該チャネル層と対向して設けられ、
前記周辺回路領域は薄膜トランジスタを有しており、
該薄膜トランジスタは、前記基板上に、半導体からなるチャネル層と、該チャネル層に接して設けられたソース電極・ドレイン電極と、第2の絶縁層と、第2の電極と、第3の絶縁層と、第3の電極と、を有し、
該第2の電極が該第2の絶縁層により、該チャネル層の上方と下方のうちの一方の側で該チャネル層及び該ソース電極・ドレイン電極と隔てられ、かつ該チャネル層と対向して設けられ、
該第3の電極が該第3の絶縁層により、該チャネル層の上方と下方のうちの他方の側で該チャネル層及び該ソース電極・ドレイン電極と隔てられ、かつ該チャネル層と対向して設けられているアクティブマトリクス基板の駆動方法であって、
該第3の電極に電圧を印加して、該薄膜トランジスタのチャネル抵抗を増加又は減少させることを特徴とするアクティブマトリクス基板の駆動方法。
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