JP5370637B2 - 薄膜トランジスタ、アクティブマトリックス回路並びに表示装置 - Google Patents
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〔1〕 基板上に、帯状に設けられるゲート電極と、該ゲート電極に対して絶縁膜を介して設けられるソース電極及びドレイン電極と、を有し、ソース電極とドレイン電極との間のチャネル部に半導体層を有する薄膜トランジスタにおいて、ゲート電極の幅方向をx方向、長手方向をy方向とし、ゲート電極とソース電極の間で許容されるx方向の位置ずれを±△dとしたとき、前記ソース電極は、長手をy方向に延設される少なくとも1つの矩形で、ゲート電極の上または下の目標位置に配置される領域S2からなり、前記ドレイン電極は、ゲート電極の上または下をx方向に横断し、該ゲート電極両端からのはみ出し部分それぞれの長さが△d以上である矩形の領域D1と、領域D1からy方向に延設されソース電極の領域S2と長手方向同士を並行に隣接してチャネル部を形成する矩形で、該矩形の長手方向の一端部が最も近いゲート電極の端部位置よりも△d以上内側となるゲート電極の上または下の目標位置に配置される領域D2と、からなる薄膜トランジスタ。
〔2〕 前記ゲート電極と同じ階層に設けられ、y方向を長手とする帯状の第1の補助容量形成用電極と、前記ソース電極及びドレイン電極と同じ階層に設けられ、前記第1の補助容量形成用電極の上または下をx方向に横断し、該第1の補助容量形成用電極両端からのはみ出し部分それぞれの長さが△d以上である矩形の第2の補助容量形成用電極と、を有する前記〔1〕に記載の薄膜トランジスタ。
〔3〕 前記ソース電極における領域S2を構成する2つの矩形領域が、前記ドレイン電極における領域D2を構成する1つの矩形領域を挟んで配置され、あるいは前記ドレイン電極における領域D2を構成する2つの矩形領域が、前記ソース電極における領域S2を構成する1つの矩形領域を挟んで配置される前記〔1〕または〔2〕に記載の薄膜トランジスタ。
〔4〕 基板上に、帯状に設けられるゲート電極と、該ゲート電極に対して絶縁膜を介して設けられるソース電極及びドレイン電極と、を有し、ソース電極とドレイン電極との間のチャネル部に半導体層を有し、ゲート電極の幅方向をx方向、長手方向をy方向とし、ゲート電極とソース電極の間で許容されるx方向の位置ずれを±△dとしたとき、前記ソース電極は、長手をy方向に延設される少なくとも1つの矩形で、ゲート電極の上または下の目標位置に配置される領域S2からなり、前記ドレイン電極は、ゲート電極の上または下をx方向に横断し、該ゲート電極両端からのはみ出し部分それぞれの長さが△d以上である矩形の領域D1と、領域D1からy方向に延設されソース電極の領域S2と長手方向同士を並行に隣接してチャネル部を形成する矩形で、該矩形の長手方向の一端部が最も近いゲート電極の端部位置よりも△d以上内側となるゲート電極の上または下の目標位置に配置される領域D2と、からなる薄膜トランジスタから構成されるアクティブマトリックス回路。
〔5〕 前記薄膜トランジスタは、前記ゲート電極と同じ階層に設けられ、y方向を長手とする帯状の第1の補助容量形成用電極と、前記ソース電極及びドレイン電極と同じ階層に設けられ、前記第1の補助容量形成用電極の上または下をx方向に横断し、該第1の補助容量形成用電極両端からのはみ出し部分それぞれの長さが△d以上である矩形の第2の補助容量形成用電極と、を有する前記〔4〕に記載のアクティブマトリックス回路。
〔6〕 前記ソース電極における領域S2を構成する2つの矩形領域が、前記ドレイン電極における領域D2を構成する1つの矩形領域を挟んで配置され、あるいは前記ドレイン電極における領域D2を構成する2つの矩形領域が、前記ソース電極における領域S2を構成する1つの矩形領域を挟んで配置される前記〔4〕または〔5〕に記載のアクティブマトリックス回路。
〔7〕 前記〔4〕〜〔6〕のいずれかに記載のアクティブマトリックス回路を有する表示装置。
請求項2,5の発明によれば、請求項1,4記載の発明の特徴に加えて、基板の伸縮などにより第1の補助容量形成用電極と第2の補助容量形成用電極の相対的な位置が基板の面内において同一でない場合においても、アライメントずれによって生じる第1の補助容量形成用電極と第2の補助容量形成用電極の重なり面積の増加分と減少分が同じであるため(すなわち第1の補助容量形成用電極の階層と第2の補助容量形成用電極の階層とのずれに対して、第1の補助容量形成用電極と第2の補助容量形成用電極の重なり面積が一定であるため)、薄膜トランジスタにおけるゲート−ドレイン間容量成分Cgdおよび補助容量成分Cstの変化に起因するフィールドスルー電圧ΔVのバラツキを無くすことが可能になる。
請求項3,6の発明によれば、前記ソース電極における領域S2を構成する2つの矩形領域が、前記ドレイン電極における領域D2を構成する1つの矩形領域を挟んで配置され、あるいは前記ドレイン電極における領域D2を構成する2つの矩形領域が、前記ソース電極における領域S2を構成する1つの矩形領域を挟んで配置されることにより、実効的なチャネルの幅を長く設けることができ、薄膜トランジスタのON電流を大きくすることができる。
請求項7の発明によれば、フィールドスルー電圧ΔVのバラツキのない薄膜トランジスタから構成されるアクティブマトリックス回路を用いるので、表示特性を面内で均一にすることができる。
TFT1001の構造は、基板1201の上にゲート電極1002と補助容量形成用電極1010とを形成し、これらの電極1002,1010の上にゲート絶縁膜1012を形成する。そして、このゲート絶縁膜1012の上にソース電極1003及びドレイン電極1004を形成し、これらの電極1003,1004間に活性層(半導体層ともいう)1013を形成する。ソース電極1003、ドレイン電極1004、活性層1013は、保護膜1015に覆われている。保護膜1015にはスルーホール1016が形成されていて、このスルーホール1016を通じてドレイン電極1004と画素電極1005との電気的な導通路をとる。また、アースに接続されている透明電極1006と、これに対向して配置される画素電極1005との間には、表示素子1014が配置されている。
ΔV=Vg×Cgd/(Cgd+Cst) ・・・(1)
第1の違いは、本発明の構成においては、トランジスタのソース・ドレイン間を流れる電流がゲート電極幅wの中心線A−A’と並行となっているのに対し、従来技術の図16の場合は、トランジスタのソース・ドレイン間を流れる電流がゲート電極幅wの中心線A−A’と直交している点である。
実施例は、これまでに説明した本発明に係る薄膜トランジスタ1001のトラジスタ構造の内、図6〜図13の構造を有するトランジスタを実施例とした。すなわち、実施例1は図6の構造、実施例2は図7の構造、実施例3は図8の構造、実施例4は図9の構造、実施例5は図10の構造、実施例6は図11の構造、実施例7は図12の構造、実施例8は図13の構造とした。また、比較例として、これまでに説明したトラジスタ構造の内、図5、図14、図16の構造をもつトランジスタを比較例とした。すなわち、比較例1は図5の構造、比較例2は図14の構造、比較例3は図16の構造とした。なお、図14の構造は、図5において第1の補助容量形成用電極1010がないものである。
基板としては厚さ100μmのPETフィルム(ポリエチレンテレフタレートフィルム)を用いた。
まず基板1201上に厚さ100nmのAl膜を真空蒸着法により成膜して、フォトリソグラフィおよびエッチングを行い、ゲート電極1002、及び実施例5〜8、比較例1,3では第1の補助容量形成用電極1010を形成した。このとき、ゲート電極1002の幅wは30μm、第1の補助容量形成用電極1010の幅w’は20μmとした。
次に、ゲート絶縁膜1012として、シアノエチルプルラン絶縁膜(信越化学株式会社製の商品名「シアノレジンCR−S」)をスピンコートし、ホットプレートを用い100℃で30分乾燥させて形成した。膜厚は200nmとした。
次に、ゲート絶縁膜1012の上に厚さ50nmのAu膜を、シャドウマスクを用いて真空蒸着法により成膜して、ソース電極1003およびドレイン電極1004(実施例5〜8、比較例1,3では第2補助容量形成用電極D3を含むドレイン電極1004)を形成した。尚、ソース電極1003(領域S2)とドレイン電極1004(領域D2)の距離であるチャネル長Lは比較例3を除いて5μmとした。また比較例3ではレイアウト上、チャネル長Lを短く取ることが出来なかったため、チャネル長Lを40μmとした。
続いて、半導体材料としてペンタセンを用いて真空蒸着法によりマスク蒸着して半導体層1013を形成した。
次に、保護膜1015として、パリレンを蒸気蒸着法によって形成した。膜厚は1μmとした。
次に、フォトリソグラフィとエッチングを用いてスルーホール1016を形成し、最後に、画素電極1005として、真空蒸着法を用いてITO(透明導電膜)を形成し、さらにフォトリソグラフィとエッチングを用い、画素電極をピクセル毎に分割した。
このようにして作成したTFTの上に、電気泳動表示素子1014を、ウレタン樹脂を用いて貼り合わせた。電気泳動素子1014は、マイクロカプセル中の炭化水素溶媒Isoperに、プラスに帯電したカーボン黒粒子、マイナスに帯電した酸化チタン白粒子を分散させており、TFTと対向する面と反対面に透明電極1006を形成した透明PET基板が設けられている。
また、応答速度とは、白の定常状態の白反射率をA、黒の定常状態の白反射をBとしたとき、Aの状態からB+(A−B)×0.2の反射率になるまでの時間と定義する。
また、実施例1〜4に対して、実施例5〜8の方が応答速度が速い。これは、実施例5〜8は補助容量を有するためである。実施例1と実施例2〜4を比較すると実施例2〜4の方が応答速度が速い。これは実施例2〜4の方が実施例1に比べてチャネル巾が広く、トランジスタ電流を多く取ることが出来るからである。同じことが、実施例5と実施例6〜8の間でも言える。
1002 ゲート電極
1003 ソース電極
1004 ドレイン電極
1005 画素電極
1006 透明電極
1010 第1の補助容量形成用電極
1012 絶縁膜
1013 半導体層(活性層)
1014 表示素子
1015 保護膜
1016 スルーホール
1102 ゲート−ドレイン間容量成分Cgd
1103 補助容量成分Cst
1201 基板(TFT基板)
S1,S2,D1,D2 領域
D3 第2の補助容量形成用電極
Claims (7)
- 基板上に、帯状に設けられるゲート電極と、該ゲート電極に対して絶縁膜を介して設けられるソース電極及びドレイン電極と、を有し、ソース電極とドレイン電極との間のチャネル部に半導体層を有する薄膜トランジスタにおいて、
ゲート電極の幅方向をx方向、長手方向をy方向とし、ゲート電極とソース電極の間で許容されるx方向の位置ずれを±△dとしたとき、
前記ソース電極は、長手をy方向に延設される少なくとも1つの矩形で、ゲート電極の上または下の目標位置に配置される領域S2からなり、
前記ドレイン電極は、ゲート電極の上または下をx方向に横断し、該ゲート電極両端からのはみ出し部分それぞれの長さが△d以上である矩形の領域D1と、領域D1からy方向に延設されソース電極の領域S2と長手方向同士を並行に隣接してチャネル部を形成する矩形で、該矩形の長手方向の一端部が最も近いゲート電極の端部位置よりも△d以上内側となるゲート電極の上または下の目標位置に配置される領域D2と、からなる薄膜トランジスタ。 - 前記ゲート電極と同じ階層に設けられ、y方向を長手とする帯状の第1の補助容量形成用電極と、
前記ソース電極及びドレイン電極と同じ階層に設けられ、前記第1の補助容量形成用電極の上または下をx方向に横断し、該第1の補助容量形成用電極両端からのはみ出し部分それぞれの長さが△d以上である矩形の第2の補助容量形成用電極と、
を有する請求項1に記載の薄膜トランジスタ。 - 前記ソース電極における領域S2を構成する2つの矩形領域が、前記ドレイン電極における領域D2を構成する1つの矩形領域を挟んで配置され、
あるいは前記ドレイン電極における領域D2を構成する2つの矩形領域が、前記ソース電極における領域S2を構成する1つの矩形領域を挟んで配置される請求項1または2に記載の薄膜トランジスタ。 - 基板上に、帯状に設けられるゲート電極と、該ゲート電極に対して絶縁膜を介して設けられるソース電極及びドレイン電極と、を有し、ソース電極とドレイン電極との間のチャネル部に半導体層を有し、
ゲート電極の幅方向をx方向、長手方向をy方向とし、ゲート電極とソース電極の間で許容されるx方向の位置ずれを±△dとしたとき、
前記ソース電極は、長手をy方向に延設される少なくとも1つの矩形で、ゲート電極の上または下の目標位置に配置される領域S2からなり、
前記ドレイン電極は、ゲート電極の上または下をx方向に横断し、該ゲート電極両端からのはみ出し部分それぞれの長さが△d以上である矩形の領域D1と、領域D1からy方向に延設されソース電極の領域S2と長手方向同士を並行に隣接してチャネル部を形成する矩形で、該矩形の長手方向の一端部が最も近いゲート電極の端部位置よりも△d以上内側となるゲート電極の上または下の目標位置に配置される領域D2と、からなる薄膜トランジスタから構成されるアクティブマトリックス回路。 - 前記薄膜トランジスタは、
前記ゲート電極と同じ階層に設けられ、y方向を長手とする帯状の第1の補助容量形成用電極と、
前記ソース電極及びドレイン電極と同じ階層に設けられ、前記第1の補助容量形成用電極の上または下をx方向に横断し、該第1の補助容量形成用電極両端からのはみ出し部分それぞれの長さが△d以上である矩形の第2の補助容量形成用電極と、
を有する請求項4に記載のアクティブマトリックス回路。 - 前記ソース電極における領域S2を構成する2つの矩形領域が、前記ドレイン電極における領域D2を構成する1つの矩形領域を挟んで配置され、
あるいは前記ドレイン電極における領域D2を構成する2つの矩形領域が、前記ソース電極における領域S2を構成する1つの矩形領域を挟んで配置される請求項4または5に記載のアクティブマトリックス回路。 - 請求項4〜6のいずれかに記載のアクティブマトリックス回路を有する表示装置。
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